CN111913828A - 具纠错电路的存储器 - Google Patents

Abstract

本发明提供一种具纠错电路的存储器，包括：第一纠错电路，对第一部分数据执行纠错以产生一第一部分写入数据或一第一部分读出数据；第二纠错电路，对第二部分数据执行纠错以产生第二部分写入数据或第二部分读出数据；在写入模式中多个感测驱动电路分别接收第一部分写入数据的多个第一部分写入比特与第二部分写入数据的多个第二部分写入比特，各感测驱动电路使第一部分写入比特与第二部分写入比特结合以写入对应的存储单元行；在读出模式中多个感测驱动电路分别感测多个存储单元行的存储数据以产生多个第一部分读出数据与第二部分读出数据。

Description

具纠错电路的存储器

技术领域

本发明涉及一种存储器电路，尤其涉及一种具纠错电路的存储器。

背景技术

纠错编码(Error-correcting code,ECC)电路被集成在动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片上。由于具有两比特错误纠错能力的纠错编码电路需要较大的线路面积以及较长的纠错时间，因此大多是使用具单一比特错误纠错能力的纠错编码电路。

请参阅图1，存储器100包含第一纠错电路ECC1、第二纠错电路ECC2、多个存储单元行MCC以及多个感测驱动电路SD。其中，第一纠错电路ECC1与第二纠错电路ECC2皆具有单一比特错误纠错能力。各存储单元行MCC包含多个相互串联的存储单元区块MC，各存储单元区块MC又包含多个存储单元(图未示)。多个感测驱动电路SD分别耦接多个存储单元行MCC，并且各感测驱动电路SD耦接至第一纠错电路ECC1或是第二纠错电路ECC2。以图1为例，位于存储器100的左半边的多个感测驱动电路SD耦接至第一纠错电路ECC1，位于存储器100的右半边的多个感测驱动电路SD耦接至第二纠错电路ECC2。

当相邻的存储单元一起发生故障时，发生故障的相邻存储单元耦接至同一个纠错电路，会使得纠错电路(例如第一纠错电路ECC1)无法正确地纠正多个比特的错误。为了避免前述问题，在现有技术中，本领域的技术人员常采用备用的纠错电路的存储器，而导致线路面积变大以及制造成本的增加。

发明内容

针对上述问题，本发明提出一种具纠错电路的存储器，来因应因相邻存储单元发生故障而导致的两比特错误的状况。

本发明提供一种具纠错电路的存储器，包括第一纠错电路、第二纠错电路、多个存储单元行以及多个感测驱动电路。其中，第一纠错电路针对第一部分数据执行纠错，以产生一第一部分写入数据或一第一部分读出数据。第二纠错电路针对第二部分数据执行纠错，以产生第二部分写入数据或第二部分读出数据。多个感测驱动电路分别耦接多个存储单元行，并耦接第一纠错电路以及第二纠错电路。在写入模式中，多个感测驱动电路分别接收第一部分写入数据的多个第一部分写入比特，以及分别接收第二部分写入数据的多个第二部分写入比特。各感测驱动电路并使对应的第一部分写入比特以及第二部分写入比特结合以写入对应的存储单元行。在读出模式中，多个感测驱动电路分别感测多个存储单元行的存储数据，以产生前述多个第一部分读出数据以及前述第二部分读出数据。

基于上述，相邻的两个存储单元会分别耦接至第一纠错电路与第二纠错电路。在前述相邻的两个存储单元故障而导致读出错误时，对第一纠错电路而言只会存在一个读出错误，同样地，对于第二纠错电路而言，也只会存在一个读出错误，而使得第一纠错电路与第二纠错电路得以应对单一比特错误并进行纠错。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是现有的一种具纠错电路的存储器。

图2为依照本发明一实施例所示出的具纠错电路的存储器。

图3为各存储单元行中第1列的存储单元区块的示意图。

【符号说明】

100：存储器

200：存储器

ADD：地址解码器

BL：位线

BL1：第一位线

BL2：第二位线

BLSA：位线传感器

BLSA1：第一位线传感器

BLSA2：第二位线传感器

C：电容

CSL0、CSL1、CSLN：行选择线

D：数据

D1：第一部分数据

D2：第二部分数据

DB1：第一部分写入比特或第一部分读出比特

DB2：第二部分写入比特或第二部分读出比特

ECC1：第一纠错电路

ECC2：第二纠错电路

ECCD1：第一部分写入数据或第一部分读出数据

ECCD2：第二部分写入数据或第二部分读出数据

M：存储单元

M1：第一存储单元

M2：第二存储单元

MC/MC(11)：存储单元区块

MCC、MCC(1)、MCC(P-1)、MCC(P)、MCC(P+1)、MCC(P+2)、MCC(N)：存储单元行

MCR：存储单元列

MIO：主输入输出线

RSW：列开关

SD、SD(1)、SD(P-1)、SD(P)、SD(P+1)、SD(P+2)、SD(N)：感测驱动电路

S：选择信号

SW1：第一选择开关

SW2：第二选择开关

SWD：子字线驱动器

T：晶体管

具体实施方式

请参阅图2，存储器200包括第一纠错电路ECC1、第二纠错电路ECC2、多个感测驱动电路SD、地址解码器ADD以及存储单元阵列，其中存储单元阵列由多个存储单元行MCC与多个存储单元列MCR构成，各存储单元行MCC包含串联的多个存储单元区块MC，各存储单元区块MC包含多个存储单元M(如图3所示)。多个存储单元行MCC经由地址解码器ADD分别耦接多个感测驱动电路SD，各感测驱动电路SD同时耦接第一纠错电路ECC1与第二纠错电路ECC2。其中，第一纠错电路ECC1与第二纠错电路ECC2可以针对单一比特错误进行纠正。地址解码器ADD可包含行解码器(图未示)以及列解码器(图未示)。

存储器200可容许特定大小的数据D被读出或写入。在存储器的写入模式中，数据D被拆分为第一部分数据D1以及第二部分数据D2。第一纠错电路ECC1依据第一部分数据D1产生包含第一纠错码的第一部分写入数据ECCD1；类似地，第二纠错电路ECC2依据第二部分数据D2产生包含第二纠错码的第二部分写入数据ECCD2。在本实施例中，数据D的大小例如可以为256比特，第一部分数据D1及第二部分数据D2的大小为128比特，而第一部分写入数据ECCD1及第二部分写入数据ECCD2的大小为136比特，其中包含8比特的第一纠错码及第二纠错码。

接着，第一部分写入数据ECCD1可被分成多个第一部分写入比特DB1(大小例如4比特)，第二部分写入数据ECCD2则可被分成多个第二部分写入比特DB2。各感测驱动电路SD同时接收第一部分写入比特DB1与第二部分写入比特DB2，并将第一部分写入比特DB1与第二部分写入比特DB2结合后，经由地址解码器ADD进行地址指定，写入对应的存储单元行MCC的指定地址。

以感测驱动电路SD(1)为例，感测驱动电路SD(1)接收第一部分写入比特DB1与第二部分写入比特DB2，并将第一部分写入比特DB1与第二部分写入比特DB2结合后，写入对应的MCC(1)的指定地址，此地址由地址解码器ADD所指定，例如为图3所示的存储单元行MCC(1)的第1列存储单元区块MC。

请继续参酌图2，在本实施例中，由第一纠错电路ECC1所产生、包含于第一部分写入数据ECCD1的第一纠错码(例如8比特)，同样被分成两个第一部分写入比特DB1(例如4比特)，并分别由感测驱动电路SD(P)与感测驱动电路SD(P+1)接收。类似地，由第二纠错电路ECC2所产生、包含于第二部分写入数据ECCD2的第二纠错码(例如8比特)，被分成两个第二部分写入比特DB2(例如4比特)，并分别由感测驱动电路SD(P)与感测驱动电路SD(P+1)接收。也就是说，感测驱动电路SD(P)(称作第一纠错码存储单元行)分别接收部分的第一纠错码与部分的第二纠错码，感测驱动电路SD(P+1)亦同(称作第二纠错码存储单元行)。接着，类似地，感测驱动电路SD(P)将部分的第一纠错码与部分的第二纠错码结合后写入对应的存储单元行MCC(P)中的指定地址，感测驱动电路SD(P+1)亦同。

在本实施例中，多个存储单元行MCC共有N行，其中第一纠错码存储单元行与第二纠错码存储单元行分别位于第P行与第P+1行，并相邻配置(如图2所示)，其中P、N皆为自然数，并且1<P<N。在另一实施例中，第一纠错码存储单元行与第二纠错码存储单元行位于多个存储单元行MCC的中央位置。为了方便说明，图示中第一纠错码存储单元行的左侧的多个存储单元行称为第一数据码存储单元行，以及图示中第二纠错码存储单元行的右侧的多个存储单元行称为第二数据码存储单元行。

在存储器200的读出模式中，各感测驱动电路SD从对应的存储单元行MCC的指定地址(由地址解码器ADD指定)感测并读出数据字节，并分成第一部分读出比特与第二部分读出比特；为方便说明，第一部分读出比特与第二部分读出比特同样记作DB1与DB2。接着，感测驱动电路SD分别将第一部分读出比特DB1与第二部分读出比特DB2送往第一纠错电路ECC1与第二纠错电路ECC2进行纠错。请参阅图2，多个第一部分读出比特DB1结合为第一部分读出数据(包含第一纠错码)，并为第一纠错电路ECC1所接收；类似地，多个第二部分读出比特DB2结合为第二部分读出数据(包含第二纠错码)，并为第二纠错电路ECC2所接收。

为方便说明，第一部分读出数据与第二部分读出数据同样记作ECCD1与ECCD2。接着，第一纠错电路ECC1依据第一部分读出数据ECCD1中的第一纠错码，对第一部分读出数据ECCD1进行纠错，产生第一部分数据D1；类似地，第二纠错电路ECC2依据第二部分读出数据ECCD2中的第二纠错码，对第二部分读出数据ECCD2进行纠错，产生第二部分数据D2。最后，第一部份数据D1与第二部份数据D2被结合并输出为数据D。在本实施例中，多个第一部分读出比特DB1与多个第二部分读出比特DB2的大小皆为4比特，第一部分读出数据与第二部分读出数据的大小皆为136比特，而第一纠错码与第二纠错码的大小可以皆为8比特，最后，数据D的大小为256比特。

下面将以图3来说明各感测驱动电路SD将写入数据字节写入对应的存储单元行MCC的指定地址的细节，以及从对应的存储单元行MCC的指定地址读出数据字节的细节。各存储单元区块MC包含多个第一存储单元M1、第二存储单元M2、子字线驱动器SWD、第一位线传感器BLSA1、第二位线传感器BLSA2、第一选择开关SW1，以及第二选择开关SW2。其中，图2仅以位线传感器BLSA通称第一位线传感器BLSA1与第二位线传感器BLSA2。在图3中，各个第一存储单元M1以及各个第二存储单元M2包含晶体管T以及电容C，其中电容C耦接于晶体管T与参考电位端之间。晶体管T的控制端经由字线WL耦接于子字线驱动器SWD，并受控于子字线驱动器SWD。晶体管T并串接在电容C以及对应的位线间。晶体管T(第一存储单元M1中的晶体管)并耦接至第一位线传感器BLSA1，或是(第二存储单元M2中的晶体管)耦接至第二位线传感器BLSA2。第一位线传感器BLSA1经由第一位线BL1感测第一存储单元M1的存储数据，第二位线传感器BLSA2经由第二位线BL2感测第二存储单元M2的存储数据。第一位线传感器BLSA1经由列开关RSW耦接主输入输出线MIO，类似地，第二位线传感器BLSA2经由列开关RSW耦接主输入输出线MIO。为了方便说明，将第一存储单元M1所连接的位线BL称作第一位线BL1，将第二存储单元M2所连接的位线BL称作第二位线BL2。在本实施例中，晶体管T可为金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，并且位于同一存储单元列MCR的存储单元M可以由同一条字线WL控制。

请同时参阅图2与图3，在存储器200的写入模式中，假设地址解码器ADD所指定的写入地址对应至存储单元行MCC(1)、…、MCC(P-1)、MCC(P)、MCC(P+1)、MCC(P+2)、…、MCC(N)当中的存储单元行MCC(1)的第1列存储单元区块(记作MC(11))，于是感测驱动电路SD(1)、…、SD(P-1)、SD(P)、SD(P+1)、SD(P+2)、…、SD(N)当中的感测驱动电路SD(1)通过子字线驱动器SWD开启存储单元区块MC(11)的所有存储单元M的晶体管T。另外，感测驱动电路SD(1)控制列开关RSW开启，并控制行选择线CSL0、CSL1、…、CSLN当中的行选择线CSL0发送选择信号S以开启存储单元区块MC(11)的第一选择开关SW1与第二选择开关SW2，以使主输入输出线MIO与存储单元区块MC(11)连接。其中，多个第一位线传感器BLSA1经由多个第一位线BL1与多个第一存储单元M1连接，多个第二位线传感器BLSA2经由多个第二位线BL2与多个第二存储单元M2连接。接着，感测驱动电路SD(1)将结合后的第一部分写入比特DB1与第二部分写入比特DB2，经由主输入输出线MIO分别通过第一位线传感器BLSA1以及第二位线传感器BLSA2来写入至存储单元区块MC(11)的多个存储单元M。

为了方便说明，耦接开启的第一选择开关SW1的第一位线BL1被称为第一选中位线；类似地，耦接开启的第二选择开关SW2的第二位线BL2被称为第二选中位线。

在存储器200的读出模式中，假设地址解码器ADD所指定的读出地址对应至存储单元区块MC(11)，类似地，感测驱动器SD(1)控制列开关RSW开启，并控制行选择线CSL0发送选择信号S以开启存储单元区块MC(11)的第一选择开关SW1与第二选择开关SW2，以使主输入输出线MIO与存储单元区块MC(11)的第一位线传感器BLSA1以及第二位线传感器BLSA2连接。其中多个第一位线传感器BLSA1经由多个第一位线BL1与多个第一存储单元M1连接，多个第二位线传感器BLSA2经由多个第二位线BL2与多个第二存储单元M2连接。接着，感测驱动电路SD(1)自存储单元区块MC(11)的第一存储单元M1感测出存储数据，并将存储数据经由第一位线传感器BLSA1以及主输入输出线MIO传送至第一纠错电路ECC1。感测驱动电路SD(1)自存储单元区块MC(11)的第二存储单元M2感测出存储数据，并将存储数据经由第二位线传感器BLSA2以及主输入输出线MIO，传送至第二纠错电路ECC2。也就是说，存储单元区块MC中相邻的两个存储单元M分别对应至第一纠错电路ECC1与第二纠错电路ECC2。

在相邻的两个存储单元故障(例如图3的存储单元区块MC(11)的第一存储单元M1与第二存储单元M2)，而导致存储数据错误的状况下，由于相邻的两个存储单元M1与M2会分别耦接至第一纠错电路ECC1与第二纠错电路ECC2，因此，对第一纠错电路ECC1而言只会存在一个读出错误(例如第一存储单元M1的读出数据)，同样地，对于第二纠错电路ECC2而言，也只会存在一个读出错误(例如第二存储单元M2的读出数据)，而使得第一纠错电路ECC1与第二纠错电路ECC2得以针对单一比特错误进行纠错。对本领域的技术人员而言，在相同的成本之下，本发明的具有纠错电路的存储器可得到较佳的纠错效果，并可以减少备用存储器的使用。此外，第一存储单元M1与第二存储单元M2交错排列的设置方式可以降低彼此的电性干扰。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

[产业利用性]

本发明将相邻的两个存储单元分别耦接至第一纠错电路与第二纠错电路。在相邻的两个存储单元故障的情形下，对于第一纠错电路与第二纠错电路而言，仅需要处里单一比特的错误。因此在相同的成本之下，本发明的具有纠错电路的存储器可得到较佳的纠错效果，并可以减少备用存储器的使用。

Claims (10)

1.一种具纠错电路的存储器，包括：

第一纠错电路，针对第一部分数据执行纠错以产生第一部分写入数据或第一部分读出数据；

第二纠错电路，针对第二部分数据执行纠错以产生第二部分写入数据或第二部分读出数据；

多个存储单元行；以及

多个感测驱动电路，分别耦接所述多个存储单元行，并耦接所述第一纠错电路以及所述第二纠错电路，

其中，在写入模式中，所述多个感测驱动电路分别接收所述第一部分写入数据的多个第一部分写入比特，以及分别接收所述第二部分写入数据的多个第二部分写入比特，各所述感测驱动电路并使对应的第一部分写入比特以及第二部分写入比特结合以写入对应的存储单元行；以及

在读出模式中，所述多个感测驱动电路分别感测所述多个存储单元行的存储数据，以产生所述第一部分读出数据以及所述第二部分读出数据。

2.根据权利要求1所述的存储器，其中所述多个存储单元行包括第一纠错码存储单元行以及第二纠错码存储单元行，所述第一纠错码存储单元行以及所述第二纠错码存储单元行皆存储所述第一部分写入数据中的第一纠错码的一部分以及所述第二部分写入数据中的第二纠错码的一部分，并且所述第一纠错码存储单元行以及所述第二纠错码存储单元行相邻配置，其中所述多个存储单元行还包括多个第一数据码存储单元行以及多个第二数据码存储单元行，所述多个第一数据码存储单元行相邻配置，并配置在所述第一纠错码存储单元行的第一侧，所述多个第二数据码存储单元行相邻配置，并配置在所述第二纠错码存储单元行的第二侧，其中所述第一侧与所述第二侧相对。

3.根据权利要求1所述的存储器，其中各所述存储单元行包括相互串联耦接的多个存储单元区块，各所述存储单元区块包括：

多个存储单元，受控于字线；

第一位线传感器，耦接所述多个存储单元中的多个第一存储单元的多个第一位线；

多个第一选择开关，依据选择信号以使所述多个第一位线中的多个第一选中位线耦接至对应的所述感测驱动电路；以及

第二位线传感器，耦接所述多个存储单元中的多个第二存储单元的多个第二位线；以及

多个第二选择开关，依据所述选择信号以使所述多个第二位线中的多个第二选中位线耦接至对应的所述感测驱动电路，

其中，所述多个第一存储单元与所述多个第二存储单元交错排列。

4.根据权利要求3所述的存储器，其中各所述存储单元区块还包括：

字线驱动器，耦接所述字线，用以产生字线信号。

5.根据权利要求1～4中任一项所述的存储器，其中所述第一部分写入数据与所述第二部分写入数据的比特数相同，所述第一部分读出数据与所述第二部分读出数据的比特数相同。

6.根据权利要求1～4中任一项所述的存储器，所述存储器还包含：

地址解码电路，耦接所述多个存储单元行以及所述多个感测驱动电路，所述地址解码电路在所述写入模式中指定所述多个第一部分写入比特以及所述多个第二部分写入比特所对应的存储单元行的地址，以及所述地址解码电路在所述写入模式中指定所述多个第一部分读出数据以及所述多个第二部分读出数据所对应的存储单元行的地址。

7.根据权利要求3所述的存储器，其中各所述存储单元包括：

晶体管，所述晶体管耦接所述第一位线传感器；以及

电容，耦接于所述晶体管与参考电位端之间。

8.根据权利要求1～4中任一项所述的存储器，其中在所述读出模式中，各所述感测驱动电路自对应的存储单元行感测出至少2比特的存储数据。

9.根据权利要求8所述的存储器，其中各所述感测驱动电路将所述至少2比特的存储数据分为至少1比特的第一部分读出数据以及至少1比特的第二部分读出数据。

10.根据权利要求2所述的存储器，其中各所述第一纠错码与各所述第二纠错码皆为至少2比特。

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