KR20100014235A - 메모리 디바이스, 집적 회로 및 메모리 디바이스에서 사용하기 위한 방법 - Google Patents

메모리 디바이스, 집적 회로 및 메모리 디바이스에서 사용하기 위한 방법 Download PDF

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Abstract

메모리 디바이스는 메모리 어레이 및 메모리 어레이에 연결되는 에러 교정 회로를 포함한다. 이 메모리 디바이스는 적어도 하나의 부분적 워드 기록 동작 및 판독 동작을 수행하도록 구성되며, 부분적 워드 기록 동작은 판독 단계 및 기록 단계를 포함한다. 부분적 워드 기록 동작의 기록 단계는 예를 들어, 부분적 워드 기록 동작의 기록 단계와 판독 동작 사이의 클록 사이클 내의 메모리 어레이의 비트라인을 시간 다중화함으로써 판독 동작 단계와 동일한 메모리 디바이스의 클록 사이클에서 일어난다. 따라서, 부분적 워드 기록 동작은 메모리 디바이스를 포함하거나 사용하는 상위 레벨 시스템에 대해 그 동작이 메모리 디바이스의 단일 클록 사이클만을 요구하는 것처럼 보여진다.

Description

메모리 디바이스, 집적 회로 및 메모리 디바이스에서 사용하기 위한 방법{MEMORY DEVICE WITH ERROR CORRECTION CAPABILITY AND EFFICIENT PARTIAL WORD WRITE OPERATION}
본 발명은 전반적으로 반도체 메모리 디바이스에 관한 것으로, 특히 에러 교정 기능을 포함하는 메모리 디바이스에 관한 것이다.
반도체 메모리 디바이스는 일부 메모리 셀이 부정확한 데이터로 판독되게 할 수 있는 결함을 겪게 된다. 일반적으로 이러한 결함은 집적 회로 메모리 디바이스의 제조 후 테스팅 동안에 발견된다. 결함 있는 메모리 디바이스는 폐기되어야 하며, 이로써 집적 회로 제조 공정의 산출량을 감소시키고 결함 없는 디바이스를 위한 순수 제조 비용을 증가시킨다.
결함이 존재하는 경우에 동작 상태를 유지하는 메모리 디바이스를 구성하는 많은 기술이 알려져 있다. 이러한 기술 중 하나는 셀의 중복 라인, 행 또는 블록을 디바이스로 포함시키는 것을 포함한다. 이는 결함 있는 셀을 갖는 라인, 행 또는 블록이 대응하는 결함 없는 중복 요소와 교체되게 한다. 휘발성 또는 비휘발성 교환 요소가 사용되어 교체를 구현한다.
메모리 디바이스의 결함을 다루는 다른 기술은 결함에 기인할 수 있는 데이터 에러를 교정하기 위해 에러 교정 코딩(ECC)을 사용하는 것을 포함한다. 이 종류의 방안의 예는 "Built-In Self-Test for Memory Arrays Using Error Correction Coding"란 명칭의 미국 특허 출원 공개 번호 제 2006/0048031 호에 개시되어 있으며, 공동 양도되었고 본 명세서에서 참조한다.
일반적으로, 에러 교정 기능을 포함하는 메모리 디바이스상의 부분적 워드 기록 동작을 지원하는 것이 바람직하다. 부분적 워드 기록 동작은 데이터워드의 비트 중 하나 이상이지만 전부는 아닌 비트가 기록되어야 할 때 발생한다. 데이터워드의 나머지 비트는 변경되지 않고 이전 값으로 유지된다. 부분적 워드 기록 동작의 예는 바이트 기록 동작 및 비트 기록 동작을 포함한다.
ECC를 포함하는 메모리 디바이스는 통상적으로 부분적 워드 기록 동작을 수행하기 위해 외부 클록의 2개의 사이클을 요구하는데, 즉, 부분적 워드 기록 동작의 판독 단계를 위한 제 1 사이클과 부분적 워드 기록 동작의 기록 단계를 위한 제 2 사이클을 요구한다. 2개의 클록 사이클을 요구하는 것은 단점을 갖는데, 메모리 디바이스와 메모리 디바이스를 포함하거나 사용하는 상위 레벨 시스템 사이의 데이터 전송 레이트를 느리게 하기 때문이다. 예를 들어, 메모리 디바이스에 대한 외부 사이클 시간 사양 및 그 외부 클록 주파수는 2배로 감소되어 2개의 사이클이 메모리 디바이스에 내부적으로 발생하는 시간을 허용한다. 불행히도, 이 방안은 데이터 전송 레이트를 2배 느리게 한다. 이와 달리, 2개의 외부 사이클이 하나의 정 해진 부분적 워드 기록 동작을 수행하도록 사용될 수 있다. 그러나, 이 방안은 부분적 워드 기록 동작을 개시하는 사이클에 후속하는 비동작(NOOP) 사이클을 요구함으로써 역시 데이터 전송 레이트를 2배 느리게 한다.
ECC를 포함하는 메모리 디바이스에서 부분적 워드 기록 동작을 수행하기 위해 필요한 시간을 감소시키기 위해 많은 기술이 이 기술 분야에 알려져 있다. 일반적으로 이들 기술은 부분적 워드 기록 동작의 기록 단계가 전체 사이클보다 다소 짧은 시간 내에 달성될 수 있게 하며, 부분적 워드 기록 동작이 2개의 사이클보다 다소 작게 실행될 수 있다.
하나의 이러한 기술은 "Transparent Error Correcting Menory That Supports Partial-Word Writes"란 명칭의 미국 특허 출원 공개 번호 제 2006/0112321 호에 개시되어 있으며, 본 명세서에서 참조한다. 이 기술은 판독 단계로부터 기록 단계를 거쳐 특정 감지 증폭기와 메모리 디바이스의 행을 활동적으로 유지하는데, 이에 반해 원래는 판독 단계의 끝부분에서 비활성화되고 기록 단계의 시작 부분에서 재활성화되어 왔다.
부분적 워드 기록 동작을 수행하기 위해 필요한 시간을 감소시키는 다른 기술은 예측 ECC로 불리는데, "Predictive Error Correction Code Generation Facilitating High-Speed Byte-Write in a Semiconductor Memory"란 명칭의 미국 특허 출원 공개 번호 제 2006/0123322 호에 개시되어 있으며, 이를 본 명세서에서 참조한다. 이 기술은 판독 데이터워드의 ECC 디코드가 기록될 데이터워드의 ECC 인코드와 동일한 시간에 수행되게 하여, 부분적 워드 기록 동작을 완료하기 위해 요구되는 전체 시간을 감소시킨다.
그러나, 두 기술 모두 부분적 워드 기록 동작을 완료하기 위한 하나의 클록 사이클보다 실질적으로 큰 경과 시간을 여전히 요구한다.
따라서, 에러 교정 기능을 사용하는 메모리 디바이스에서 부분적 워드 기록 동작을 수행하는 개선된 방안에 대한 필요성이 존재한다.
하나 이상의 실시예의 본 발명은 에러 교정 기능을 갖는 메모리 디바이스에서 부분적 워드 기록 동작의 효율을 향상시키는 기술을 제공한다.
본 발명의 한 양태에 따르면, 메모리 디바이스는 메모리 어레이 및 메모리 어레이에 연결되는 에러 교정 회로를 포함한다. 이 메모리 디바이스는 적어도 하나의 부분적 워드 기록 동작 및 판독 동작을 수행하도록 구성되며, 부분적 워드 기록 동작은 판독 단계 및 기록 단계를 포함한다. 부분적 워드 기록 동작의 기록 단계는 예를 들어, 부분적 워드 기록 동작의 기록 단계와 판독 동작 사이의 클록 사이클 내의 메모리 어레이의 비트라인을 시간 다중화함으로써 판독 동작 단계와 동일한 메모리 디바이스의 클록 사이클에서 일어난다. 보다 구체적으로, 클록 사이클의 첫 번째 부분 동안, 부분적 워드 기록 동작의 일부로서 메모리 셀 중 첫 번째 것에 기록될 기록 데이터는 메모리 어레이의 정해진 비트라인에 의해 전달되고, 클록 사이클의 두 번째 부분 동안, 판독 동작의 일부로서 메모리 셀의 두 번째 셀로부터 판독되는 판독 데이터 또한 정해진 비트라인에 의해 전달된다. 예를 들어, 판독 동작은 다른 부분적 워드 기록 동작의 판독 단계일 수 있다.
실시예에서, 메모리 셀은 각각의 로컬 비트라인 세트를 갖는 복수의 서브-블록으로 배열되고, 로컬 비트라인은 복수의 서브-블록에 의해 공유되는 글로벌 비트라인 세트에 연결된다. 글로벌 비트라인은 부분적 워드 기록 동작의 기록 단계와 파독 동작 사이의 클록 사이클 내에서 시간 다중화된다. 예를 들어, 클록 사이클의 첫 번째 부분 동안, 글로벌 비트라인은 부분적 워드 기록 동작을 위한 기록 데이터와 사용하기 위해 전용되며, 클록 사이클의 두 번째 부분 동안, 글로벌 비트라인은 판독 동작을 위한 판독 데이터를 위해 전용된다.
보다 구체적인 예로서, 글로벌 비트라인의 시간 다중화는, 클록 사이클 동안에 우선 글로벌 비트라인이 기록 데이터를 데이버 입력부로부터 서브-블록 중 첫 번째 것의 제 1 로컬 비트라인 세트 중 하나에 연결되는 제 1 로컬 감지 증폭기 세트로 이동시키는 데 사용되어 부분적 워드 기록 동작의 기록 단계의 일부로서 래칭하도록 구성될 수 있다. 제 1 로컬 감지 증폭기에서 기록 데이터가 래칭된 후, 글로벌 비트라인은 서브-블록 중 두 번째 것의 제 2 로컬 비트라인 세트 중 하나에 연결된 제 2 세트 로컬 감지 증폭기에서 이전에 래칭된 판독 데이터를 판독 동작의 일부로서 에러 교정 회로로 이동시키기 위해 사용된다.
본 발명에 따른 메모리 디바이스는, 예를 들어, 패키지형 집적 회로와 같은 독립형 메모리 디바이스 또는 프로세서 또는 기타 디바이스 내의 내장형 메모리로서 구현될 수 있다.
유리하게는, 실시예의 부분적 워드 기록 동작은 메모리 디바이스를 포함하거나 사용하는 상위 레벨 시스템에 대해 이들 동작 각각이 메모리 디바이스의 하나의 클록 사이클만을 요구하는 것처럼 보여진다. 그러므로, 메모리 디바이스의 데이터 전송 레이트는, 예를 들어, 후속 판독 동작과 함께 부분적 워드 기록 동작을 사용할 때 감소되지 않는다.
도 1은 본 발명의 실시예의 에러 교정 회로를 갖는 반도체 메모리 디바이스를 도시하고 있다.
도 2는 도 1의 반도체 메모리 디바이스의 메모리 어레이의 하나의 가능한 구현의 보다 상세한 도면이다.
도 3 및 도 4는 도 1의 반도체 메모리 디바이스에서 구현될 수 잇는 부분적 워드 기록 동작의 흐름도이다.
도 5는 본 발명의 실시예에서, 부분적 워드 기록 동작의 기록 단계가 판독 동작과 동일한 사이클에서 발생하는 부분적 워드 기록 동작을 도시하고 있다.
도 6은 도 1의 반도체 메모리 디바이스의 다수의 사이클을 지나는 예시적 동작 시퀀스를 도시하는 도면이다.
본 명세서에서는 예시적 메모리 디바이스와 관련 에러 교정 회로에 관해 본 발명을 설명할 것이다. 그러나, 본 발명은 임의의 반도체 메모리 디바이스에 일반 적으로 적용가능하며, 실시예와 관련하여 구체적으로 도시된 것 이외의 에러 교정 회로를 사용하여 구현될 수 있다는 것을 이해해야 한다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스(100)의 간략화된 도면을 도시하고 있다. 메모리 디바이스(100)는 메모리 어레이(102) 및 이 메모리 어레이에 연결되는 에러 교정 회로(104)를 포함한다. 이 메모리 어레이는 데이터를 저장하도록 구성되는 복수의 메모리 셀(105)을 포함한다. 메모리 셀은 단일 데이터 비트를 각각 저장하도록 구성될 수 있고, 이러한 메모리 셀은 본 명세서에서 비트-셀로도 지칭한다. 각 셀(105)은 대응하는 행 또는 워드라인(115) 및 열 또는 비트 라인(102)에 연결된다. 특히, 셀들 중 일부는 적합한 행 및 열 어드레스를 각각의 행 디코더(125) 및 열 디코더(130)로 적용함으로써 자신으로부터의 데이터를 판독하거나 기록하기 위해 활성화될 수 있다. 메모리 디바이스(100)의 다른 요소는 게이팅 및 감지 증폭기 요소(135), 입력 데이터 버퍼(140) 및 출력 데이터 버퍼(145)를 포함한다. 데이터가 어레이의 셀에 기록되고 셀로부터 판독되는 방식은 이 기술 분야에 잘 알려져 있으므로 본 명세서에서는 상세히 설명하지 않을 것이다.
도 1에서는 메모리 어레이(102)가 셀(105) 및 관련 워드라인 및 비트라인(115 및 120)을 포함하는 것으로 식별되지만, 본 명세서에서 사용되는 "메모리 어레이"라는 용어는 넓게 해석되어야 하며, 입력 또는 출력 데이터 버퍼, 열 또는 행 디코더, 게이팅 요소, 감지 증폭기 등과 같은 하나 이상의 관련 요소를 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 메모리 어레이(102)의 정해진 구현은 로컬 및 글로벌 감지 증폭기를 포함할 수 있어서, 요소(135)가 도 1에 도시된 바와 같은 별도의 요소로서 구성되는 것이 아니라 어레이 도처에 분배될 수 있다.
메모리 디바이스(100)는, SRAM 또는 DRAM(static or dynamic random access memory), EEPROM(electrically erasable programmable ROM), MRAM(magnetic RAM), FRAM(ferroelectric RAM), 상변화 메모리 등을 포함하는 많은 종류의 독립형 또는 내장형 메모리를 포함할 수 있다는 것으로 유의해야 한다. 따라서, 본 발명은 메모리 디바이스에서 사용되는 특정 저장매체 또는 액세스 메커니즘의 관점에 한정되지 않는다.
이 실시예의 에러 교정 회로(104)는 종래 ECC를 사용하여 에러 검출 및 교정을 수행한다. 도시된 에러 교정 회로는 출력 데이터 버퍼(145)로부터 출력 데이터를 수신한다. 이 출력 데이터는, 예를 들어, 행 및 열 어드레스를 포함하는 적합한 판독 어드레스를 각각의 행 및 열 디코더(125 및 130)에 적용함으로써 검색되는 하나 이상의 저장된 코드워드를 포함할 수 있다. 정해진 실시예에서 사용되는 ECC의 특정 종류는 중요하지 않으며, 다양한 잘 알려진 종류의 ECC 중 임의의 것이 본 발명을 구현하는 데에 사용될 수 있다. 입력 데이터로부터 코드워드를 생성하기 위한 회로는 명시적으로 도시하지 않았으나 당업자가 인식할 바와 같이 종래 방식으로 구현될 수 있다.
도 1에 도시된 바와 같은 메모리 디바이스(100)는 구체적으로 도시된 것에 추가하여 또는 그 외에도 다른 요소를 포함할 수 있으며, 이러한 메모리 디바이스의 종래 구현에서 공통적으로 발견되는 종류의 하나 이상의 요소를 포함한다. 이들 및 당업자가 잘 이해하는 다른 종래 요소는 본 명세서에서 상세히 설명하지 않 는다. 또한, 도 1에 도시된 요소의 특정 배열은 단지 예시적으로만 제공되었다는 것을 이해해야 한다. 더 구체적으로, 전술한 바와 같이, 본 발명은 많은 종류의 메모리를 사용하여 구현될 수 있으며, 임의의 특정 메모리 디바이스 구성에 한정되지 않는다. 당업자는 다양한 다른 메모리 디바이스 구성이 본 발명을 구현하는 데에 사용될 수 있다는 것을 인식할 것이다.
실시예의 메모리 디바이스(100)는 판독 동작, 전체적 워드 기록 동작, 부분적 워드 기록 동작 및 비동작(NOOP)을 포함하는 복수의 동작을 지원하도록 구성된다. 다른 종류의 동작이 본 발명의 다른 실시예에서 지원될 수 있다.
전술한 바와 같이, 종래 디바이스는 일반적으로 부분적 워드 기록 동작을 완료하기 위해 하나의 클록 사이클보다 실질적으로 큰 경과 시간을 요구한다는 점에서 결함을 갖는다. 실시예는 메모리 디바이스의 부분적 워드 기록 동작의 기록 단계가 메모리 디바이스의 판독 동작과 동일한 클록 사이클에서 일어나도록 메모리를 구성함으로써 종래 기술이 이 결함을 극복한다. 따라서, 부분적 워드 기록 동작의 기록 단계는 판독 동작과 실질적으로 동시에 일어난다. 실시예에서 이는 부분적 워드 기록 동작의 기록 단계와 판독 동작 사이의 글로벌 비트라인의 시간 다중화(time multiplexing)함으로써 달성된다.
판독 동작은, 예를 들어, 다른 부분적 워드 기록 동작의 판독 단계를 포함할 수 있으므로 본 명세서에서 사용되는 "판독 동작"이란 용어는 넓게 해석되어야 한다는 것을 유의해야 한다.
이 비트라인 다중화 기술을 사용하여, 메모리 디바이스의 모든 클록 사이클 이 새로운 동작을 개시할 수 있어서, 부분적 워드 기록 동작은 단일 클록 사이클만을 소비한다. 부분적 워드 기록 동작이 전체적 워드 기록 동작과 동일한 사이클 시간에서 실행될 수 있어서 부분적 워드 기록 동작 동안에 데이터 전송 레이트가 감소되지 않을 것이라는 점을 메모리 디바이스를 포함하거나 사용하는 상위 레벨 시스템에 보여질 것이다.
메모리 디바이스(100)가 부분적 워드 기록 동작을 구현하는 방식을 도 2 내지 도 6을 참조하여 설명할 것이다. 도입을 위해, 메모리 디바이스(100)의 예시적 ECC와 관련 판독 및 기록 동작의 다양한 측면을 우선 설명할 것이다.
실시예의 메모리 디바이스(100)는 집합적으로 ECC 워드로 지칭되는 소정 개수의 패리티 비트를 각 전체적 데이터워드와 관련시킴으로써 ECC에 기초하는 에러 교정을 포함한다. 예를 들어, 32-비트 데이터워드는 단일 비트 에러 검출 및 교정(SEC)을 위한 추가적인 6개의 ECC 비트 또는 더블-비트 에러 검출을 사용하는 단일 비트 에러 교정(SECDED)을 위한 추가적인 7개의 ECC 비트를 가질 수 있다. 32-비트 데이터워드와 6 또는 7 비트 ECC 워드가 하나의 38 또는 39 비트 코드워드로 병합된다. 전술한 바와 같이, 다른 실시예에서 많은 다른 ECC 배열이 사용될 수 있다.
메모리 디바이스(100)는 외부 클록 신호의 제어 하에서 동작된다. 이러한 클록 신호는 상위 레벨 시스템 또는 다른 적합한 클록 신호원으로부터 메모리 디바이스로 공급될 수 있다. 또한, 이러한 클록 신호가 메모리 디바이스에 대해 내부인 소스로부터 공급되는 것도 가능하다. 본 실시예에서, 이 클록 신호의 각 사이 클이 판독 동작, 기록 동작 또는 NOOP 동작과 같은 특정 메모리 동작을 개시하고 완료한다고 가정하자. 클록 사이클은 통상적으로 연속적이고 순차적으로 발생하며, "외부 사이클" 또는 간단히 "사이클"이라고도 지칭한다. 모든 이러한 사이클은 본 명세서에서 사용되는 용어와 같이 일반적인 용어 "메모리 디바이스의 클록 사이클"의 범위 내에 존재하는 것으로 간주된다.
판독 동작 동안, 병합된 데이터워드와 ECC 워드를 포함하는 코드워드는 판독 어드레스에 의해 표시되는 메모리 위치로부터 판독된다. 그 후, 코드워드는 에러 교정 회로(104)에 제공된다. 에러 교정 회로는 에러 검출 및 교정을 수행하고, 교정된 출력 데이터워드를 제공한다. 일반적으로 교정은 에러에 존재하는 하나의 코드워드 비트로 제한된다. 그러므로, 코드워드의 에러에 하나 이상의 비트가 존재하지 않으면 유효 데이터가 메모리 디바이스로부터 출력될 것이다. 코드워드의 에러에 하나 이상의 비트가 존재하는 경우에 무효 데이터가 출력될 것이다. 판독 동작은 메모리 동작의 하나의 전체적 클록 사이클을 차지한다.
전체적 워드 기록 동작 동안, ECC 워드는 데이터워드로부터 생성된다. ECC 워드는, 예를 들어, ECC 워드 계산기(ECCWC)에서 생성될 수 있는데, 이는 도 1에는 명시적으로 도시되어 있지 않다. 데이터워드와 ECC 워드는 코드워드로 병합되며 그 후 이는 기록 어드레스에 의해 표시되는 메모리 위치로 기록된다. 판독 동작과 유사하게, 전체적 워드 기록 동작은 메모리 디바이스 동작의 하나의 전체적 사이클을 차지한다.
전술한 바와 같이, 부분적 워드 기록은 데이터워드의 비트 중 하나 이상이지 만 전부는 아닌 비트가 기록되어야 할 때이다. 데이터워드의 나머지 비트는 변경되지 않고 이전 값으로 유지된다. ECC를 갖지 않는 메모리 디바이스에서, 부분적 워드 기록은 하나의 사이클에서 달성되며 데이터워드 비트의 일부만을 기록한다는 점에서 전체적 워드 기록과 매우 유사하다. ECC를 포함하는 메모리 디바이스에서, 부분적 워드 기록 동작은 보통 2개의 사이클을 요구한다. 첫 번째 사이클은 판독 동작을 위해 전술한 바와 같은 기존 코드워드의 판독 및 교정이다. 이 판독은 기록될 선택된 비트에 의해 수정될 교정된 데이터워드를 제공한다. 이 수정된 데이터워드는 새로운 데이터워드이다. 두 번째 사이클은 새로운 데이터워드와 관련되는 새로운 ECC 워드의 계산과 새로운 데이터워드의 기록을 포함한다. 새로운 데이터워드는 본래 판독 동작으로부터 하나 이상의 비트 및 기록될 부분적 워드를 나타내는 하나 이상의 새로운 비트를 포함한다. 새로운 코드워드는 새로운 데이터워드 및 새로운 ECC 워드로 병합된다. ECC를 갖는 메모리 디바이스의 통상적인 부분적 워드 기록 동작의 2개의 사이클은 부분적 워드 기록 동작의 각각의 판독 및 기록 단계로서 본 명세서에서 보다 일반적으로 지칭한다.
이제 도 2를 참조하면, 메모리 어레이(102)의 하나의 가능한 구현의 예가 도시되어 있다. 도시된 메모리 어레이의 부분은 코드워드 메모리 셀과 관련 비트라인 및 데이터경로에 초점을 맞춘다. 이 구현에서, 메모리 어레이는 복수의 메모리 서브-블록(200-1, 200-2,...200-K)으로 분리된다. 서브-블록의 각각은 메모리 셀(102)과 관련 워드라인(115) 및 비트라인(120) 세트를 포함한다. 비트라인(120)의 부분은 로컬 비트라인(120L) 또는 글로벌 비트라인(120G)으로서 추가 분류된다. 더 구체적으로, K개의 서브-블록들 중 k번째 것과 관련되는 N개의 로컬 비트라인은 120L-1,k,120L-2,k,...120L-N, k로 표시된다. 따라서, 도 2의 첫 번째 서브-블록(200-1)에 있어서, 그 N개의 로컬 비트라인은 120-1,1,120L-1,2,...120L-1,N으로 표시된다. 글로벌 비트라인은 서브 블록(200-1 내지 200-K)의 전체적 세트에 대해 글로벌이고, 120G-1, 120G-2,...120G-N으로 표시된다.
또한, 서브-블록은 개별 로컬 감지 증폭기 세트를 포함하는데, 하나의 증폭기가 정해진 서브-블록의 각 로컬 비트라인에 연결된다. 따라서, 서브-블록(200-1)은 그 서브-블록의 각각에 대해 연결되는 로컬 감지 증폭기(135L-1, 135L-2,...135L-N)를 포함한다.
글로벌 비트라인(120G-1,120G-2,...120G-N)의 각각은 글로벌 감지 증폭기(135G-1,135G-2,...135G-N) 세트 중 대응하는 것에 연결된다. 글로벌 감지 증폭기는 이들이 접속되는 각각의 글로벌 비트라인에 입력 데이터를 제공하고 이로부터 출력 데이터를 수신한다.
이 도면은 예시를 위해 간략화되었으며, 데이터 버퍼 및 어드레스 디코더와 같은 기타 메모리 디바이스 부품은 도시하지 않는다는 것을 유의해야 한다. 전술한 ECCWC와 같은 ECC와 관련되는 회로 및 에러 교정 회로(104)도 도면에서 생략하였다.
판독 동작 동안에, 특정 행(115)이 활성화되고, 대응 메모리 셀(105)은 각각의 로컬 비트라인(120L)에 결합되어 셀의 상태가 로컬 비트라인으로 전송되게 한다. 그 후, 이들 상태 또는 로컬 비트라인 신호는 관련 글로벌 비트라인(120G)으 로 전송되기 전에 로컬 감지 증폭기(135L)에 의해 검출되고 증폭된다. 글로벌 비트라인 신호는 에러 교정 회로(104)와 같은 다른 회로에 전송되기 전에 글로벌 감지 증폭기(135G)에 의해 검출되고 증폭된다. 많은 서브-블록이 정해진 글로벌 비트라인 세트와 관련될 수 있다는 것을 유의해야 한다. 그러나, 어떤 정해진 사이클 동안에, 단 하나의 행이 하나의 선택된 서브-블록에서 활성화되는데, 즉, 단 하나의 행이 전체 글로벌 비트라인 세트를 따라 활성화된다.
기록 동작 동안, 글로벌 비트라인(120G) 내지 글로벌 감지 증폭기(135G)에 입력 데이터가 제공된다. 글로벌 비트라인으로부터 입력 데이터는 로컬 비트라인(120L) 내지 로컬 감지 증폭기(135L)로 전송된다. 선택된 서브-블록(200)의 선택된 행(115)이 활성화되어, 데이터를 수신하고 저장하기 위한 각각의 로컬 비트라인에 셀을 연결시킨다.
실시예에서, 메모리 디바이스(100)는 부분적 워드 기록 동작을 위해 하나의 클록 사이클만을 요구하는 것으로 외부적으로 보여진다. 내부적으로, 부분적 위드 기록 동작은 2개의 사이클을 여전히 차지하며, 첫 번째 사이클 동안 판독 단계가 일어나고 두 번째 사이클 동안 기록 단계가 일어난다. 그러나, 기록 단계는 사용자로부터 감추어지므로 메모리 디바이스에 대해 명백히 외부적이지 않다. 전술한 바와 같이, 실시예에서 이는 부분적 워드 기록 동작의 기록 단계와 판독 동작 사이의 글로벌 비트라인을 시간 다중화함으로써 달성되는데, 판독 동작은 다른 부분적 워드 기록 동작의 판독 단계일 수 있다.
메모리 디바이스(100)는 전술한 판독 동작, 전체적 워드 기록 동작, 부분적 워드 기록 동작 및 NOOP만을 구현한다고 가정하면, 다음 동작이 이어지는 부분적 워드 기록 동작의 4개의 가능한 조합이 존재한다.
1. 부분적 워드 기록에 이은 판독
2. 부분적 워드 기록에 이은 기록
3. 부분적 워드 기록에 이은 다른 부분적 워드 기록
4. 부분적 워드 기록에 이은 NOOP
어떤 정해진 사이클 동안에 하나의 서브-블록(200) 내에서 단 하나의 동작만이 발생할 수 있으므로, 부분적 워드 기록은 이어지는 판독, 기록 또는 부분적 워드 기록 동작으로부터 상이한 서브-블록에서 발생해야 한다. 메모리 디바이스가 부분적 워드 기록과 이어지는 동작 모두에 대하여 동일한 서브-블록에 액세스하도록 요청되는 경우, 메모리 디바이스는 NOOP 사이클의 삽입을 요구하는 출력 플래그를 선언함으로써 이어지는 동작을 지연시킬 수 있다. 일반적으로 이러한 NOOP 사이클은 메모리 디바이스가 포함되거나 사용되는 상위-레벨 시스템에 의해 잘 수신된다. NOOP 요청의 선언은 서브-블록의 개수를 최대화하고 스크램블링 어드레스와 같은 이 기술 분야에 알려진 다른 기술을 사용하여 최소화될 수 있어서, 순차적 어드레싱이 서브-블록으로부터 서브-블록으로 점프한다.
전술한 바와 같이, 부분적 워드 기록 동작은 일반적으로 2개의 구분되는 단계, 즉, 판독 단계와 기록 단계를 포함한다.
도 3 및 도 4는 메모리 디바이스(100)에서 구현될 수 있는 부분적 워드 기록 동작의 2개의 예를 도시하고 있다. 각각은 판독 단계와 기록 단계를 포함하는데, 이들 단계는 메모리 디바이스의 각각의 첫 번째 및 두 번째 클록 사이클과 관련된다. 전술한 바와 같이, 부분적 워드 기록 동작의 첫 번째 사이클 또는 판독 단계는 부분적으로 재기록될 코드워드의 판독 및 교정이다. 두 번째 사이클 또는 기록 단계는 새로운 ECC 워드의 계산 및 새로운 코드워드의 기록이다. 이들 도면에서, 로컬 및 글로벌 비트라인은 각각 LBL 및 GLB로 표시되며, 로컬 및 글로벌 감지 증폭기는 각각 LSA 및 GSA로 표시된다.
우선 도 3을 참조하면, 이 예에서 부분적 워드 기록 동작의 판독 단계는 어드레스 디코드, 행 활성화, LBL 신호 전개, LSA의 래치 데이터, GBL로의 판독 데이터 전송 및 행 비활성화, GBL 신호 전개, GAS의 래치 데이터, 사전 충전 및 이퀄라이즈, 및 ECC 디코드 및 교정을 위한 단계를 포함한다. 사전 충전 및 이퀄라이즈는 로컬 비트라인, 로컬 감지 증폭기, 글로벌 비트라인 및 글로벌 감지 증폭기를 사전 설정된 전압 레벨로 리셋하는 것을 포함한다. 도 3에 도시된 바와 같은 부분적 워드 기록 동작의 기록 단계는 ECC 인코드, GBL로의 데이터 기록, LSA의 데이터 기록 및 행 활성화, 비트-셀로의 데이터 기록, 행 비활성화 및 사전 충전 및 이퀄라이즈를 위한 단계를 포함한다.
도 4에 도시된 바와 같은 부분적 워드 기록 동작은 도 3의 것과 유사하지만, 첫 번째 사이클의 끝부분에서 행이 비활성화되지 않고 두 번째 사이클로 활성화가 유지되며, 사전 충전 및 이퀄라이즈가 첫 번째 사이클과 두 번째 사이클 사이에서 발생하지 않는다.
도 3 및 4에 도시된 특정 부분적 워드 기록 동작은 단기 예시를 위해 제공된 것이라는 것을 인식할 것이다. 본 발명은 판독 및 기록 단계를 포함하는 다른 종류의 부분적 워드 기록 동작을 사용하여 구현될 수 있다.
도 5는 도 4의 부분적 워드 기록 동작의 기록 단계가 판독 동작과 동일한 사이클에서 수행될 수 있는 방식을 도시하고 있다. 전술한 바와 같이, 메모리 어레이(102)의 글로벌 비트라인(120G)은 부분적 워드 기록 동작의 기록 단계와 판독 동작 사이에서 시간 다중화된다.
괄호(502)에 대응하는 시간 주기에 있어서, 글로벌 비트라인은 부분적 워드 기록 동작에 대한 기록 데이터에 전용되는데, 이는 도면에 도시되어 있다. 따라서, 두 번째 사이클의 시작 부분에서, 기록 데이터는 부분적 워드 기록을 겪는 서브-블록(200) 내의 글로벌 비트라인으로 전송되고 로컬 감지 증폭기(135L)로 래칭된다. 기록 데이터가 로컬 감지 증폭기에서 래칭된 후, 부분적 워드 기록 동작의 기록 단계는 글로벌 비트라인 및 관련 글로벌 감지 증폭기(135G)로의 액세스로부터 해제된다.
괄호(504)에 대응하는 시간 주기 동안, 글로벌 비트라인(120G)은 판독 동작을 위해 데이터를 판독하는 데에 전용된다. 따라서, 판독 동작은 두 번째 사이클의 후반부 동안 글로벌 비트라인 및 관련 글로벌 감지 증폭기(135G)로의 액세스를 갖는다. 두 번째 사이클의 전반부 동안, 판독 동작은 비트-셀로부터 로컬 비트라인(120L)으로 신호를 전송하고 이들 신호를 글로벌 비트라인의 이용 가능성을 기다리는 로컬 감지 증폭기(135L)로 래칭한다. 글로벌 비트라인이 이용 가능하게 되 면, 데이터는 로컬 감지 증폭기로부터 글로벌 비트라인 및 글로벌 감지 증폭기로 전송된다. 그 후, 데이터는 에러 교정 회로(104)로 전송된다
도 6은 실시예의 메모리 디바이스(100)에서 일어날 수 있는 다양한 동작 시퀀스를 도시하고 있다. 이 시퀀스는 메모리 디바이스를 포함하거나 사용하는 상위 레벨 시스템에서 보여지는 대로 도시되어 있다. 소정의 경우에 있어서, 특정 동작 또는 그 부분과 특정 외부 사이클 사이의 메모리 디바이스 내의 내부적 대응도 보여지는데, 외부 사이클 1, 외부 사이클 2 등으로 표시되는 외부 사이클을 참조한다.
케이스 1은 도 5를 참조하여 전술한 상황에 대응하는데, 판독 단계와 기록 단계를 포함하는 부분적 워드 기록 동작에 판독 동작이 이어진다. 메모리 디바이스의 외부에서는 각각의 단일 연속적 사이클에서 부분적 워드 기록 동작 및 판독 동작이 일어나는 것처럼 보여지지만, 내부적으로는 부분적 워드 기록 동작의 기록 단계는 도 5에 도시된 방식으로 판독 동작과 다중화된다.
케이스 2는 부분적 워드 기록 동작에 기록 동작이 이어지는 상황에 대응한다. 기록 동작은 다른 기록 동작 또는 기록 단계와 동시에 일어날 수 없다. 이 이유로, 부분적 워드 기록 동작의 두 번째 사이클에서 요청되는 기록 동작은 이어지는 클록 사이클까지 지연되어야 하는데, 이는 이 예에서 세 번째 사이클이다. 판독 동작이 세 번째 사이클에 대해 요청된 경우, 기록 동작은 세 번째 사이클 동안 판독 동작과 동시에 일어날 것이다. 부분적 워드 기록 동작이 세 번째 사이클에 대해 요청되는 경우, 기록 동작은 부분적 워드 기록 동작의 판독 단계와 동시에 일어날 것이다. 다른 기록 동작이 세 번째 사이클로서 요청되는 경우, 이 새로운 기록 동작은 네 번째 사이클까지 지연될 것이다.
케이스 3은 부분적 워드 기록 동작에 다른 부분적 워드 기록 동작이 이어지는 상황에 대응한다. 판독 단계는 부분적 워드 기록 동작의 첫 번째 단계이므로, 다른 부분적 워드 기록 동작이 이어지는 부분적 워드 기록 동작은 판독 동작이 이어지는 부분적 워드 기록 동작과 매우 유사하다. 따라서, 이 상황은 도 5에 도시된 것과 매우 유사하며, 판독 동작은 두 번째 부분적 워드 기록의 판독 단계와 교체된다.
케이스 4는 부분적 워드 기록 동작에 NOOP가 이어지는 상황에 대응한다. NOOP는 판독, 기록 또는 부분적 워드 기록 동작이 요청되지 않는 클록 사이클이므로, NOOP와 어떤 다른 사이클 사이의 충돌이 존재하지 않는다. NOOP는 부분적 워드 기록 동작의 기록 단계와 동시에 일어날 수 있다.
전술한 실시예는 종래 기술에 비해 많은 장점을 제공한다. 예를 들어, 전술한 방식의 글로벌 비트라인 다중화는 메모리 디바이스의 외부 사이클 시간 사양 또는 메모리 디바이스와 상위 레벨 시스템 사이의 데이터 전송 레이트를 감소시키지 않고 메모리가 부분적 워드 기록 동작을 수행하게 한다. 부분적 워드 기록 동작이 메모리 디바이스에서 수행될 수 있는 속도는 판독 동작 또는 전체적 워드 기록 동작과 동일한 것처럼 상위 레벨 시스템에 보여진다.
본 발명에 따라 구성되는 정해진 메모리 디바이스는 독립형 메모리 디바이스, 가령, 상위 레벨 회로 보드 또는 기타 시스템으로 통합되기에 적합한 패키지형 집적 회로 메모리 디바이스로서 구현될 수 있다. 내장형 메모리 디바이스와 같은 다른 종류의 구현도 가능한데, 여기서 메모리는, 가령, 메모리 디바이스에 연결되는 추가 회로를 포함하는 프로세서 또는 다른 종류의 집적 회로 디바이스로 내장될 수 있다. 특히, 본 명세서에서 설명되는 바와 같은 메모리 디바이스는 마이크로프로세서의 내장형 메모리, 중앙 처리 장치(CPU), 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC) 또는 다른 종류의 프로세서 또는 집적 회로 디바이스를 포함할 수 있다.
본 발명의 집적 회로 구현에서, 다수의 집적 회로 다이가 한 웨이퍼의 표면상의 반복되는 패턴으로 형성되는 것이 통상적이다. 이러한 다이 각각은 본 명세서에서 설명되는 바와 같이 하나의 디바이스를 포함할 수 있으며, 다른 구조 또는 회로를 포함할 수 있다. 이 다이는 웨이퍼로부터 커트되거나 다이싱된 후, 집적 회로로서 패키징된다. 당업자는 어떠한 방식으로 웨이퍼를 다이싱하고 다이를 패키징하여 패키지형 집적 회로를 구성하는지를 알 것이다. 이렇게 제조되는 집적 회로는 본 발명의 일부로서 고려된다.
다시, 본 발명의 전술한 실시예는 단지 예시적이라는 것이 강조되어야 한다. 예를 들어, 다른 실시예는 상이한 종류와 배열의 메모리 어레이, 에러 교정 회로 및 전술한 기능을 구현하기 위한 관련 논리 및 구조적 요소를 사용할 수 있다. 보다 특정한 예로서, 입력 데이터는 각각의 글로벌 감지 증폭기를 통해 적용되지 않고 글로벌 비트라인에 직접적으로 적용될 수 있다. 따라서, 메모리 디바이스에서 신호 분배 및 제어 기능을 구현하는 데에 사용되는 특정 회로는 다른 실시예에서 변경될 수 있다. 또한, 정해진 부분적 워드 기록 동작과 관련되는 특정 단계는 정해진 적용 분야의 필요에 적합하게 변경될 수 있다. 다음 청구범위의 범위 내의 이들 및 많은 다른 실시형태가 당업자에게 자명할 것이다.

Claims (24)

  1. 메모리 디바이스로서,
    데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이와,
    상기 메모리 어레이에 연결되어, 상기 메모리 어레이로부터 가져온(retrieved) 데이터를 프로세싱하고 교정된 데이터를 생성하는 에러 교정 회로를 포함하되,
    상기 메모리 디바이스는, 판독 단계(read phase)와 기록 단계(write phase)를 포함하는 적어도 하나의 부분적 워드 기록 동작 및 판독 동작을 수행하도록 구성되고,
    상기 부분적 워드 기록 동작의 상기 기록 단계는 상기 판독 동작과 동일한 상기 메모리 디바이스의 클록 사이클에서 발생하는
    메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 부분적 워드 기록 동작은 바이트 기록 동작과 비트 기록 동작 중 적어도 하나를 포함하는
    메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 부분적 워드 기록 동작의 상기 기록 단계는 상기 판독 동작과 실질적으로 동시에 발생하는
    메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 판독 동작은 다른(another) 부분적 워드 기록 동작의 판독 단계를 포함하는
    메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리 어레이의 비트라인은 상기 부분적 워드 기록 동작의 상기 기록 단계와 상기 판독 동작 사이의 클록 사이클 내에서 시간 다중화되는(time multiplexed)
    메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 클록 사이클의 첫 번째 부분(a first portion) 동안, 상기 부분적 워드 기록 동작의 일부로서 상기 메모리 셀 중 첫 번째 셀에 기록될 기록 데이터는 상기 메모리 어레이의 정해진 비트라인에 의해 전달되고,
    상기 클록 사이클의 두 번째 부분(a second portion) 동안, 상기 판독 동작의 일부로서 상기 메모리 셀의 두 번째 셀로부터 판독된 판독 데이터 또한 상기 정해진 비트라인에 의해 전달되는
    메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 메모리 셀은 각각의 로컬 비트라인 세트를 갖는 복수의 서브-블록들로 배열되며,
    상기 로컬 비트라인은 상기 복수의 서브-블록들에 의해 공유되는 글로벌 비트라인 세트에 연결되는
    메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 글로벌 비트라인은 상기 부분적 워드 기록 동작의 상기 기록 단계와 상기 판독 동작 사이의 클록 사이클 내에서 시간 다중화되는
    메모리 디바이스.
  9. 제 8 항에 있어서,
    상기 글로벌 비트라인의 시간 다중화는,
    상기 클록 사이클에서 상기 글로벌 비트라인은 기록 데이터를 데이터 입력부로부터 상기 서브-블록들 중 첫 번째 서브-블록의 제 1 로컬 비트라인 세트의 각 로컬 비트라인에 연결된 제 1 로컬 감지 증폭기 세트로 이동시켜서 상기 부분적 워드 기록 동작의 상기 기록 단계의 일부로서 래칭하는 데에 사용되고,
    상기 기록 데이터가 상기 제 1 로컬 감지 증폭기 세트에 래칭된 후, 상기 글로벌 비트라인은 상기 서브-블록들 중 두 번째 서브-블록의 제 2 로컬 비트라인 세트의 각 로컬 비트라인에 연결된 제 2 로컬 감지 증폭기 세트에 이전에 래칭된 판독 데이터를 상기 판독 동작의 일부로서 상기 에러 교정 회로로 이동시키는데 사용되도록 구성되는
    메모리 디바이스.
  10. 제 7 항에 있어서,
    상기 클록 사이클의 첫 번째 부분 동안, 상기 글로벌 비트라인은 상기 부분적 워드 기록 동작을 위한 기록 데이터를 위해 전용되고(dedicated),
    상기 클록 사이클의 두 번째 부분 동안, 상기 글로벌 비트라인은 상기 판독 동작을 위한 판독 데이터를 위해 전용되는
    메모리 디바이스.
  11. 제 1 항에 있어서,
    상기 메모리 디바이스는 독립형 메모리 디바이스를 포함하는
    메모리 디바이스.
  12. 제 1 항에 있어서,
    상기 메모리 디바이스는 내장형 메모리 디바이스를 포함하는
    메모리 디바이스.
  13. 메모리 디바이스 및 상기 메모리 디바이스에 연결되는 추가 회로를 포함하는 집적회로로서,
    상기 메모리 디바이스는
    데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이와,
    상기 메모리 어레이에 연결되어, 상기 메모리 어레이로부터 가져온 데이터를 프로세싱하고 교정된 데이터를 생성하는 에러 교정 회로를 포함하고,
    상기 메모리 디바이스는, 판독 단계와 기록 단계를 포함하는 적어도 하나의 부분적 워드 기록 동작 및 판독 동작을 수행하도록 구성되되,
    상기 부분적 워드 기록 동작의 상기 기록 단계는 상기 판독 동작과 동일한 상기 메모리 디바이스의 클록 사이클에서 발생하는
    집적 회로.
  14. 제 13 항에 있어서,
    상기 추가 회로는 프로세서를 포함하는
    집적 회로.
  15. 제 13 항에 있어서,
    상기 메모리 어레이의 비트라인은, 상기 부분적 워드 기록 동작의 상기 기록 단계와 상기 판독 동작 사이의 클록 사이클 내에서 시간 다중화되는
    집적 회로.
  16. 제 13 항에 있어서,
    상기 클록 사이클의 첫 번째 부분 동안, 상기 부분적 워드 기록 동작의 일부로서 상기 메모리 셀 중 첫 번째 셀에 기록될 기록 데이터는 상기 메모리 어레이의 정해진 비트라인에 의해 전달되고,
    상기 클록 사이클의 두 번째 부분 동안, 상기 판독 동작의 일부로서 상기 메모리 셀 중 두 번째 셀로부터 판독된 판독 데이터도 상기 정해진 비트라인에 의해 전달되는
    집적 회로.
  17. 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 메모리 디바이스에서 사용하기 위한 방법으로서,
    상기 메모리 디바이스는, 상기 메모리 어레이에 연결되며 상기 메모리 어레이로부터 가져온 데이터를 프로세싱하여 교정된 데이터를 생성하도록 구성되는 에러 교정 회로를 더 포함하며,
    상기 방법은,
    판독 단계 및 기록 단계를 포함하는 부분적 워드 기록 동작을 수행하는 단계와,
    판독 동작을 수행하는 단계를 포함하되,
    상기 부분적 워드 기록 동작의 상기 기록 단계는 상기 판독 동작과 동일한 상기 메모리 디바이스의 클록 사이클에서 일어나는
    메모리 디바이스에서 사용하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 수행하는 단계는,
    상기 부분적 워드 기록 동작의 상기 기록 단계와 상기 판독 동작 사이의 상기 클록 사이클 내에서 상기 메모리 어레이의 비트라인을 시간 다중화하는 단계를 더 포함하는
    메모리 디바이스에서 사용하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 클록 사이클의 첫 번째 부분 동안, 상기 부분적 워드 기록 동작의 일부로서 상기 메모리 셀 중 첫 번째 셀에 기록될 기록 데이터는 상기 메모리 어레이의 정해진 비트라인에 의해 전달되고,
    상기 클록 사이클의 두 번째 부분 동안, 상기 판독 동작의 일부로서 상기 메모리 셀 중 두 번째 셀로부터 판독된 판독 데이터도 상기 정해진 비트라인에 의해 전달되는
    메모리 디바이스에서 사용하기 위한 방법.
  20. 제 17 항에 있어서,
    상기 메모리 셀은 각각의 로컬 비트라인 세트를 갖는 복수의 서브-블록들으로 배열되고,
    상기 로컬 비트라인은 상기 복수의 서브-블록들에 의해 공유되는 글로벌 비트라인 세트에 연결되며,
    상기 글로벌 비트라인은 상기 부분적 워드 기록 동작과 상기 판독 동작 사이의 클록 사이클 내에서 시간 다중화되는
    메모리 디바이스에서 사용하기 위한 방법.
  21. 메모리 디바이스로서,
    데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이를 포함하되,
    상기 메모리 디바이스는 적어도 하나의 기록 동작 및 판독 동작을 수행하도록 구성되며,
    상기 메모리 디바이스는 상기 어레이의 상기 메모리 셀과 관련되는 복수의 비트라인을 포함하고,
    상기 비트라인은 상기 메모리 디바이스의 정해진 클록 사이클의 일 부분 동안 기록 데이터를 전달하는 데에 사용되고, 상기 정해진 클록 사이클의 다른 부분 동안 판독 데이터를 전달하는 데에 사용되는
    메모리 디바이스.
  22. 제 21 항에 있어서,
    상기 기록 동작은 부분적 워드 기록 동작을 포함하는
    메모리 디바이스.
  23. 데이터를 저장하도록 구성되는 복수의 메모리 셀을 갖는 메모리 어레이를 포함하는 메모리 디바이스에서 사용하기 위한 방법으로서,
    상기 메모리 디바이스는 적어도 하나의 기록 동작 및 판독 동작을 수행하도록 구성되며,
    상기 방법은,
    상기 어레이의 상기 메모리 셀과 관련되는 복수의 비트라인을 사용하여 상기 메모리 디바이스의 정해진 클록 사이클의 일 부분 동안에 기록 데이터를 전달하는 단계와,
    상기 복수의 비트라인을 사용하여 상기 정해진 클록 사이클의 다른 부분 동 안에 판독 데이터를 전달하는 단계를 포함하는
    메모리 디바이스에서 사용하기 위한 방법.
  24. 제 23 항에 있어서,
    상기 기록 동작은 부분적 워드 기록 동작을 포함하는
    메모리 디바이스에서 사용하기 위한 방법.
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