CN101473383B - 具有错误校正能力和高效率的部分字写操作的存储器设备 - Google Patents

具有错误校正能力和高效率的部分字写操作的存储器设备 Download PDF

Info

Publication number
CN101473383B
CN101473383B CN200780022825.1A CN200780022825A CN101473383B CN 101473383 B CN101473383 B CN 101473383B CN 200780022825 A CN200780022825 A CN 200780022825A CN 101473383 B CN101473383 B CN 101473383B
Authority
CN
China
Prior art keywords
write operation
memory devices
memory
write
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200780022825.1A
Other languages
English (en)
Other versions
CN101473383A (zh
Inventor
R·A·柯勒
R·J·麦克帕特兰德
W·E·沃纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Agere Systems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems LLC filed Critical Agere Systems LLC
Publication of CN101473383A publication Critical patent/CN101473383A/zh
Application granted granted Critical
Publication of CN101473383B publication Critical patent/CN101473383B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

存储器设备包括存储器阵列和连接到存储器阵列的错误校正电路。存储器设备配置用于执行至少部分字写操作和读操作，部分字写操作包括读阶段和写阶段。例如通过在时钟周期内在部分字写操作的写阶段和读操作之间时分多路复用存储器阵列的位线，使得部分字写操作的写阶段与读操作在存储器设备的同一时钟周期内发生。因而，部分字写操作使得在包括或者以其他方式利用存储器设备的高级系统看来该操作只要求存储器设备的单个时钟周期。

Description

具有错误校正能力和高效率的部分字写操作的存储器设备
技术领域
本发明总体涉及半导体存储器设备，更具体地涉及包括错误校正能力的存储器设备。
背景技术
半导体存储器设备倾向于存在可能使得一些存储器单元被读出错误数据的缺陷。这些缺陷通常在集成电路存储器设备的生产后测试期间被发现。有缺陷的存储器设备可能需要被丢弃，因而降低了集成电路生产过程的产量，并增加了无缺陷设备的净生产成本。
已知大量用于配置存储器设备在出现缺陷的情况下保持操作性的技术。一项这种技术涉及在设备中加入冗余线、行或块的单元。这允许具有缺陷单元的线、行或块被对应的无缺陷冗余元件替代。易失性或非易失性开关元件可用于实现这种替代。
用于处理存储器设备中的缺陷的另一项技术涉及利用错误校正码(ECC)来校正缺陷引起的数据错误。在标题为“Built-In Self-Testfor Memory Arrays Using Error Correction Coding”的美国专利申请公开No.2006/0048031中公开了这种类型的方法的例子，其全部内容通过引用结合在本申请中。
通常需要在包括错误校正能力的存储器设备上支持部分字写操作。部分字写操作在数据字中的一个或多个位，但不是全部位要被写入时发生。数据字中的剩余位不改变而是保持它们的先前值。部分字写操作的例子包括字节写操作和位写操作。
包括ECC的存储器设备通常要求两个外部时钟周期来执行部分字写操作，即，用于部分字写操作的读阶段的第一个周期以及用于部分字写操作的写阶段的第二个周期。要求两个时钟周期是不利的，因为这样降低了存储器设备与包括或者以其他方式使用该设备的高级系统之间的数据传送率。例如，存储器设备的外部周期时间规范以及因此其外部时钟频率可能降低一半以允许在该设备内部发生两个周期的时间。不幸地是，该方法将数据传送率降低了一半。作为替代，可以使用两个外部周期来执行给定的部分字写操作。但是，该方法通过要求在开始部分字写操作的周期之后的无操作周期(NOOP)也将数据传送率降低了一半。
在本领域中已知大量用于降低在包括ECC的存储器设备中执行部分字写操作所需的时间的技术。这些技术通常允许部分字写操作的写阶段在稍短于整个周期的时间内完成，因而部分字写操作能够在稍小于两个周期内执行。
一项这种技术在标题为“Transparent Error Correcting MemoryThat Supports Partial-Word Write”的美国专利申请公开No.2006/0112321中公开，其全部内容通过引用结合在本申请中。该技术涉及将特定读出放大器和存储器设备的行在读阶段到写阶段保持活动，而通常它们将在读阶段的最后被停用并在写阶段的开始时被重新启用。
另一项用于降低执行部分字写操作所需的时间的技术被称为预测ECC，并在标题为“Predictive Error Correction Code GenerationFacilitating High-Speed Byte-Write in a Semiconductor Memory”的美国专利申请公开No.2006/0123322中进行了描述，其全部内容通过引用结合在本申请中。该技术允许在要写入数据字的ECC编码的同时执行读取数据字的ECC解码，因而降低了完成部分字写操作所要求的总时间。
但是，这些技术仍要求实质上大于一个时钟周期的过程时间来完成部分字写操作。
因此，需要改进的方法以在具有错误校正能力的存储器设备中执行部分字写操作。
发明内容
本发明在一个或多个示意性实施例中提供用于改进在具有错误校正能力的存储器设备中部分字写操作的效率的技术。
根据本发明的一个方面，存储器设备包括存储器阵列以及连接到存储器阵列的错误校正电路。存储器设备配置用于执行至少部分字写操作和读操作，部分字写操作包括读阶段和写阶段。例如通过在部分字写操作的写阶段和读操作之间的时钟周期内对存储器阵列的位线进行时分多路复用，使部分字写操作的写阶段与读操作发生在存储器设备的相同的时钟周期内。更具体地，在时钟周期的第一部分期间，作为部分字写操作的一部分要写入到存储器单元中的第一个的写数据由存储器阵列的给定位线承载，并且在时钟周期的第二部分期间，作为读操作的一部分从存储器单元中的第二个读取的读数据也由给定位线承载。读操作可以例如是另一个部分字写操作的读阶段。
在示意性实施例中，存储器单元被安排在具有相应的本地位线组的多个子块中，其中本地位线连接到由多个子块共享的一组全局位线。全局位线在时钟周期内在部分字写操作的写阶段和读操作之间时分多路复用。例如，在时钟周期的第一部分期间，全局位线专用于部分字写操作的写数据，而在时钟周期的第二部分期间，全局位线专用于读操作的读数据。
作为一个更具体的例子，可以配置全局位线的时分多路复用，使得在时钟周期内全局位线首先被用于将写数据从数据输入移动到连接到子块中的第一个的第一组本地位线的相应的本地位线的第一组本地读出放大器用于锁存，作为部分字写操作的写阶段的一部分。并在写数据被锁存到第一组本地读出放大器中以后，全局位线接着被用于将先前锁存在连接到子块中的第二个的第二组本地位线的相应的本地位线的第二组本地读出放大器中的读数据移动到错误校正电路，作为读操作的一部分。
根据本发明的存储器设备可以例如实现为独立存储器设备，如封装的集成电路，或者实现为处理器或其他设备中的嵌入式存储器。
有利的是，示意性实施例中的部分字写操作能够使得在包括或者以其他方式利用存储器设备的高级系统看来这些操作的每一个都只要求存储器设备的单个时钟周期。因而，例如当与随后的读操作一起使用部分字写操作时，存储器设备的数据传送率没有降低。
附图说明
图1示出了本发明的示意性实施例中具有错误校正电路的半导体存储器设备。
图2是图1的半导体存储器设备的存储器阵列的一个可能的实现方式的更详细的视图。
图3和图4是可以在图1的半导体存储器设备中实现的部分字写操作的流程图。
图5示出了本发明的示意性实施例中的部分字写操作，其中部分字写操作的写阶段与读操作发生在相同的时钟周期内。
图6是示出了在图1的半导体存储器设备中跨多个周期的示例性操作序列的示意图。
具体实施方式
将在本文中结合示例性半导体存储器设备以及关联的错误校正电路对本发明进行描述。但是应当理解，本发明更一般地适用于任何半导体存储器设备，并可以利用不同于结合示意性实施例具体示出的错误校正电路来实现。
图1示出了根据本发明的示意性实施例的存储器设备100的简单示意图。存储器设备100包括存储器阵列102以及连接到存储器阵列的错误校正电路104。存储器阵列包括配置用于存储数据的多个存储器单元105。每个存储器单元都可配置用于存储数据的单个位，并且这种存储器单元在本文中也被称为位单元。每个单元105连接到对应的行或者字线115以及列或者位线120。尤其是，通过将适当的行和列地址应用于相应的行解码器125和列解码器130，能够启用其中一些单元用于从其读取或写入数据。存储器设备100的其他元件包括选通和读出放大器元件135、输入数据缓冲器140和输出数据缓冲器145。向阵列单元105写入数据或从其读出数据的方式对本领域技术人员非常容易理解，因而在本文中将不再进行详细描述。
尽管存储器阵列102在图1中被标识为包括单元105以及它们关联的字线115和位线120，本文中使用的术语“存储器阵列”意在被更广泛地解释，并可以包括一个或多个关联的元件，如输入或输出数据缓冲器、列或行解码器、选通元件、读出放大器等。例如，如在图2中所示，存储器阵列102的给定实现方式可以包括本地和全局读出放大器，使得元件135在整个阵列中分发，而不是配置为如图1所示的独立元件。
应当注意，存储器设备100可以包括多种类型的单机或嵌入式存储器，包括静态或动态随机存取存储器(SRAM或DRAM)、电可擦写可编程ROM(EEPROM)、磁性RAM(MRAM)、铁电RAM(FRAM)、相变存储器等。因而，本发明不限于在存储器设备中使用的特定存储或存取机制的各方面。
本实施例中的错误校正电路104利用常规的ECC执行错误检测和校正。如图所示的错误校正电路接收来自输出数据缓冲器145的输出数据。该输出数据可以包括，例如通过将包括行和列地址的适当的读取地址应用于相应的行解码器125和列解码器130而检索的一个或多个已存储的代码字。用于给定实施例中的特定类型的ECC并不重要，任何各种各样的已知类型的ECC都可用于实现本发明。用于从输入数据生成代码字的电路并没有明确示出，但可以以本领域技术人员理解的常规方式实现。
如图1中所示的存储器设备100可以包括除了那些具体示出的元件以外的其他元件，或者包括用于替代那些具体示出的元件的其他元件，这些元件包括一个或多个在这种存储器设备的常规实现方式中普遍存在的类型的元件。在本文中没有详细描述本领域技术人员容易理解的这些和其他的常规元件。应当理解，图1中示出的元件的特定安排仅仅是以示例性的方式呈现。更具体地，如前所示，能够利用多种类型的存储器实现本发明，并不限于任何特定的存储器设备的配置。本领域技术人员将认识到，可以使用各种各样的其他存储器设备配置来实现本发明。
示意性实施例中的存储器设备100配置用于支持多种操作，包括读操作、全字写操作、部分字写操作以及无操作(NOOP)。其他类型的操作能够在本发明的替代实施例中得到支持。
如前所述，常规存储器设备是不够完善的，因为这种设备通常要求实质上大于一个时钟周期的过程时间来完成部分字写操作。示意性实施例通过配置存储器，使得存储器设备中的部分字写操作的写阶段与存储器设备中的读操作发生在相同的时钟周期内，克服了现有技术的这个不足。因而，部分字写操作的写阶段与读操作基本同时发生。这在示意性实施例中通过在部分字写操作的写阶段和读操作之间对全局位线进行时分多路复用来实现。
应当注意，读操作可以包括例如另一个部分字写操作的读阶段，因而本文中使用的术语“读操作”意在被广泛地解释。
利用该位线多路复用技术，存储器设备的每个时钟周期能够开始新的操作，使得部分字写操作实际上只消耗一个时钟周期。这在包括或者以其他方式利用存储器设备的高级系统看来，部分字写操作能够在与全字写操作相同的周期时间内执行，使得部分字写操作期间的数据传送率不会降低。
参考图2到图6，将在本文中描述存储器设备100实现部分字写操作的方式。以介绍的方式，将首先描述存储器设备100中的示意性ECC以及关联的读和写操作的各个方面。
通过将总称为ECC字的特定数量的校验位与每个全数据字进行关联，示意性实施例中的存储器设备100包括基于ECC的错误校正。例如，32位数据字可以具有附加的6个ECC位用于单个位错误检测和校正(SEC)，或者7个附加的ECC位用于单个位错误校正双位错误检测(SECDED)。32位数据字以及6或7位ECC字合并到38或39位代码字中。如前所述，在其他实施例中可以使用多个可替代的ECC安排。
存储器设备100在外部时钟信号的控制下操作。这种时钟信号可以从高级系统或者从另一个适当的时钟信号源提供到存储器设备。这种时钟信号还可以从存储器设备内部的源提供。在当前的实施例中，假定每个周期的这种时钟信号开始并完成特定存储器操作，例如读操作、写操作或者NOOP操作。时钟周期通常持续而连续地发生，在本文中也被称为“外部周期”或者简单地称为“周期”。所有这些周期如术语在本文中使用的那样，被认为在通用术语“存储器设备的时钟周期”的范围内。
在读操作期间，从读取地址表示的存储器位置读取包括合并的数据字和ECC字的代码字。代码字然后被提供给错误校正电路104。错误校正电路执行错误检测和校正，并提供校正的输出数据字。校正通常限于一个错误的代码字位。因而，如果代码字中不超过一个错误位，那么将从存储器设备输出有效数据。如果代码字中超过一个错误位，那么输出无效数据。读操作占用存储器操作的一个完整的时钟周期。
在全字写操作期间，从数据字生成ECC字。例如可以在图1中没有明确示出的ECC字计算器(ECCWC)中生成ECC字。数据字和ECC字合并到随后写入到写入地址表示的存储器位置中的代码字中。类似于读操作，全字写操作也占用存储器设备操作的一个完整的周期。
如前所述，当数据字中的一个或多个位，但不是全部位要被写入时发生部分字写操作。数据字中剩余位没有改变而是保持它们原先的值。在没有ECC的存储器设备中，部分字写操作非常类似于全字写操作，因为其在一个周期内完成，但只写了一些数据字位。在包括ECC的存储器设备中，部分字写操作通常要求两个周期。第一个周期是为读操作读取和校正上文所述的先前存在的代码字。该读取提供了由要被写入的选定位修改的校正的数据字。该修改的数据字是新的数据字。第二个周期包括计算与新的数据字关联的新的ECC字以及写入新的代码字。新的数据字包括来自原始读操作的一个或多个位以及表示要被写入的部分字的一个或多个新的位。新的代码字是合并的新的数据字和新的ECC字。具有ECC的存储器设备中的典型的部分字写操作的两个周期在本文中更一般地称为部分字写操作的相应的读取和写阶段。
现在参考图2，示出了存储器阵列102的一个可能的实现方式的例子。示出的存储器阵列的部分集中于代码字存储器单元和它们关联的位线和数据路径。在该实现方式中，存储器阵列被分成多个存储器子块200-1、200-2...200-K。每个子块包括一组存储器单元102以及它们关联的字线115和位线120。部分位线120被进一步区分为本地位线120L或者全局位线120G。更具体地，与K个子块中的第k个子块关联的N个本地位线表示为120L-1，k、120L-2，k...120L-N，k。因而，对图2中的第一个子块200-1来说，其N个本地位线表示为120L-1，1、120L-1，2...120L-1，N。全局位线对于从子块200-1到200-K的整个组是全局的，并被表示为120G-1、120G-2...120G-N。
子块200还包括连接到给定子块的每个本地位线的相应的本地读出放大器的组。因而，子块200-1包括连接到该子块的相应的一些位线的本地读出放大器135L-1、135L-2...135L-N。
每个全局位线120G-1、120G-2...120G-N连接到一组全局读出放大器135G-1、135G-2...135G-N的对应的一个全局读出放大器上。全局读出放大器向其连接的相应的全局位线提供输入数据，并从相应的全局位线接收输出数据。
应当注意，出于说明的目的对该图进行了简化，并且没有示出其他的存储器设备组件，比如数据缓冲器和地址解码器。与ECC关联的电路，如上述ECCWC和错误校正电路104也从图中省略。
在读操作期间，启用特定行115，并且对应的存储器单元105连接到它们相应的本地位线120L，使得单元的状态被传送到本地位线。这些状态或者本地位线信号随后被检测并由本地读出放大器135L进行放大，而后被传送到关联的全局位线120G上。全局位线信号被检测并由全局读出放大器135G进行放大，而后被转发到其他电路，例如错误校正电路104。应当注意，多个子块可以与给定的全局位线组关联。然而，在任何给定的周期期间，在选定的子块中只有一行是运行的，即，在整个全局位线组中只有一行是运行的。
在写操作过程中，通过全局读出放大器135G向全局位线120G呈现输入数据。输入数据通过本地读出放大器135L从全局位线转发到本地位线120L。然后，启用选定子块200中的选定行115，因而将单元连接到它们相应的本地位线用于接收和存储数据。
在示意性实施例中，存储器设备100从外部看来只需要一个时钟周期用于部分字写操作。在内部，部分字写操作仍然占用两个周期，其中第一个周期期间由其读阶段占用，第二个周期期间由其写阶段占用。但是，写阶段对用户隐藏，因而在存储器设备外部并不明显。如上所述，在示意性实施例中，这通过在部分字写操作的写阶段和读操作之间时分多路复用全局位线来实现，其中，读操作可以是另一个部分字写操作的读阶段。
假定存储器设备100只实现上述读操作、全字写操作、部分字写操作以及NOOP，那么就有四种可能的其后紧接另一个操作的部分字写操作的组合：
1.其后紧接读操作的部分字写操作
2.其后紧接写操作的部分字写操作
3.其后紧接另一个部分字写操作的部分字写操作
4.其后紧接NOOP的部分字写操作
由于在任何给定的单个周期内在子块200中只能发生一个操作，所以部分字写操作必须在不同于紧接的读取、写入或者部分字写操作的子块中发生。在存储器设备被要求为部分字写操作和紧接的操作访问相同的子块的情况下，存储器设备可以通过声明要求插入NOOP周期的输出标志，来延迟紧接的操作。这种NOOP周期通常由包括存储器设备或者以其他方式利用存储器设备的高级系统较好地接收。声明NOOP请求能够通过最大化子块的数量以及利用其他本领域公知技术来最小化，如打散地址使顺序地址从子块跳到子块的技术。
如上所述，部分字写操作通常包括两个不同的阶段，即，读阶段和写阶段。
图3和图4示出了可以在存储器设备100中实现的部分字写操作的两个例子。每个包括读阶段和写阶段，这些阶段与存储器设备的相应的第一和第二时钟周期关联。如前所述，第一个周期或者部分字写操作的读阶段是对要被部分重写的代码字的读取和校正。第二个周期或者写阶段是计算新的ECC字以及写入新的代码字。在这些图中，本地和全局位线被分别表示为LBL和GBL，并且本地和全局读出放大器被分别表示为LSA和GSA。
现在开始参考图3，在该例子中部分字写操作的读阶段包括用于地址解码、启用行、LBL信号形成、在LSA中锁存数据、将读数据传送到GBL上和停用行、GBL信号形成、在GSA中锁存数据、预充电和均衡、以及ECC解码和校正的步骤。预充电和均衡涉及复位本地位线、本地读出放大器、全局位线以及全局读出放大器以预设置电压电平。如图3所示的部分字写操作的写阶段包括用于ECC编码、在GBL上写入数据、在LSA中锁存写数据并启用行、在位单元中写入数据、停用行、以及预充电和均衡的步骤。
如图4所示的部分字写操作类似于图3中的部分字写操作，但在第一个周期的最后没有停用行，而是保持运行进入第二个周期，而且在第一和第二个周期之间没有发生预充电和均衡。
应当理解，如图3和4所示的特定部分字写操作仅仅是通过示意性例子进行呈现。本发明能够利用其他类型的包括读取和写阶段的部分字写操作来实现。
图5示出了图4的部分字写操作的写阶段能够与读操作在相同周期内执行的方式。如前所述，存储器阵列102的全局位线120G在部分字写操作的写阶段和读操作之间被时分多路复用。
如图所示，在对应于括号502的时间期间内，全局位线专用于部分字写操作的写数据。因而，在第二个周期的开始，写数据被传送到全局位线上并锁存到正在进行部分字写操作的子块200内的本地读出放大器135L上。在写数据锁存到本地读出放大器中以后，部分字写操作的写阶段不再访问全局位线和关联的全局读出放大器135G。
在对应于括号504的时间期间内，全局位线120G专用于读操作的读数据。因而，在第二个周期的第二个半个周期期间，读操作访问全局位线以及关联的全局读出放大器135G。在第二个周期的第一个半个周期期间，读操作将信号从位单元传送到本地位线120L，并将这些信号锁存在本地读出放大器135L中等待全局位线可用。当全局位线可用时，数据从本地读出放大器传送到全局位线上并传送到全局读出放大器中。数据随后被转发到错误校正电路104中。
图6示出了在示意性实施例中可以发生在存储器设备100中的各种操作序列。序列如其将向包括或者以其他方式使用存储器设备的高级系统显示的方式被示出。在某些情况下，参考表示为外部周期1、外部周期2等的外部周期，还示出了存储器设备中其特定操作或部分与特定外部周期之间的内部对应关系。
情形1对应于上文结合图5描述的情况，其中，包括读阶段和写阶段的部分字写操作其后紧接着读操作。向存储器设备外部显示似乎部分字写操作和读操作发生在相应的单个连续周期内，尽管在内部部分字写操作的写阶段以图5所示的方式与读操作多路复用。
情形2对应于其后紧接着写操作的部分字写操作。写操作不能与另一个写操作或者写阶段同时发生。为此，部分字写操作的第二个周期内请求的写操作必须被延迟直到下一个时钟周期，其在本发明中是第三个周期。如果在第三个周期请求读操作，那么在第三个周期期间写操作将与读操作同时发生。如果在第三个周期内请求部分字写操作，那么写操作将与部分字写操作的读阶段同时发生。如果在第三个周期内请求另一个写操作，那么该新的写操作将延迟直到第四个周期。
情形3对应于其中部分字写操作之后紧接着另一个部分字写操作的情况。由于读阶段是部分字写操作的第一阶段，之后紧接着另一个部分字写操作的部分字写操作非常类似于之后紧接着读操作的部分字写操作。因而，情况类似于图5中示出的情况，读操作被第二个部分字写操作的读阶段替代。
情形4对应于其后紧接着NOOP的部分字写操作的情况。由于NOOP是没有请求读取、写入或者部分字写操作的时钟周期，因而在NOOP和任何其他周期之间都没有冲突。NOOP能够与部分字写操作的写阶段同时发生。
上述示意性实施例提供了大量相对于常规实践的优点。例如，以所述形式多路复用全局位线允许存储器在不降低存储器设备的外部周期时间规范或存储器设备与高级系统之间的数据传送率的情况下，执行部分字写操作。向高级系统显示的能在存储器设备中执行的部分字写操作的速度似乎与读操作或者全字写操作的速度相同。
根据本发明配置的给定存储器设备可以实现为独立存储器设备，例如适于加入到高级电路板或者其他系统中的封装的集成电路存储器设备。其他类型的实现方式也是可以的，如嵌入式存储器设备，其中存储器可以是例如嵌入到处理器或者包括连接到存储器设备的附加电路的其他类型的集成电路设备中。更具体地，本文所述的存储器设备可以包括微处理器、中央处理单元(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)或者其他类型的处理器或集成电路设备的嵌入式存储器。
在本发明的集成电路实现方式中，多个集成电路模片通常形成于晶片表面的重复图案中。每个这种模片可以包括本文所述的设备，并可以包括其他结构或者电路。模片从晶片中被切下或切割，随后被封装为集成电路。本领域技术人员知道如何切割晶片并封装模片以生产封装的集成电路。这样生产的集成电路被认为是本发明的一部分。
再次，应当强调的是本发明的上述实施例仅仅是示意性的。例如，其他实施例可以使用不同类型和布置的存储器阵列、错误校正电路以及关联的逻辑和结构元件用于实现所述功能。在更为具体的例子中，输入数据可以直接应用于全局位线而不是通过相应的全局读出放大器应用。因而，用于在存储器设备中实现信号分配和控制功能的特定电路可以在其他实施例中修改。同样，与给定部分字写操作关联的特定步骤能够改变以满足给定应用的需要。在下文权利要求范围内的这些和大量的其他可替代实施例对本领域技术人员是显而易见的。

Claims (19)

1.一种存储器设备，包括：
具有配置用于存储数据的多个存储器单元的存储器阵列；以及
连接到存储器阵列并配置用于处理从存储器阵列检索的数据以生成校正的数据的错误校正电路；
所述存储器设备被配置用于执行至少部分字写操作和读操作，部分字写操作包括读阶段和写阶段，其中，部分字写操作的写阶段与读操作发生在存储器设备的同一时钟周期内，以及
其中，所述存储器阵列的位线在所述时钟周期内在部分宇写操作的写阶段与读操作之间被时分多路复用。
2.根据权利要求1的存储器设备，其中，部分字写操作包括字节写操作和位写操作中的至少一个。
3.根据权利要求1的存储器设备，其中，部分字写操作的写阶段与读操作同时发生。
4.根据权利要求1的存储器设备，其中，读操作包括另一个部分字写操作的读阶段。
5.根据权利要求1的存储器设备，其中，在所述时钟周期的第一部分期间，作为部分字写操作的一部分要写入到存储器单元中第一个存储器单元的写数据由存储器阵列的给定位线承载，并且在时钟周期的第二部分期间，作为读操作的一部分从存储器单元中第二个存储器单元读取的读数据也由给定位线承载。
6.根据权利要求1的存储器设备，其中，存储器单元被安排在具有相应的本地位线组的多个子块中，所述本地位线连接到由多个子块共享的一组全局位线。
7.根据权利要求6的存储器设备，其中，全局位线在所述时钟周期内在部分字写操作的写阶段和读操作之间被时分多路复用。
8.根据权利要求7的存储器设备，其中，配置全局位线的时分多路复用，使得在所述时钟周期内，全局位线首先被用于将写数据从数据输入端移动到连接到子块中第一个的第一组本地位线相应的本地位线的第一组本地读出放大器用于锁存，作为部分字写操作的写阶段的一部分，并且在写数据被锁存到第一组本地读出放大器中以后，全局位线接着被用于将先前锁存在连接到子块中第二个的第二组本地位线相应的本地位线的第二组本地读出放大器中的读数据移动到错误校正电路，作为读操作的一部分。
9.根据权利要求6的存储器设备，其中，在所述时钟周期的第一部分期间，全局位线专用于部分字写操作的写数据，并且其中，在所述时钟周期的第二部分期间，全局位线专用于读操作的读数据。
10.根据权利要求1的存储器设备，其中，存储器设备包括独立存储器设备。
11.根据权利要求1的存储器设备，其中，存储器设备包括嵌入式存储器设备。
12.一种包括存储器设备和连接到存储器设备的附加电路的集成电路，所述存储器设备包括：
具有配置用于存储数据的多个存储器单元的存储器阵列；以及
连接到存储器阵列并配置用于处理从存储器阵列检索的数据以生成校正的数据的错误校正电路；
所述存储器设备被配置用于执行至少部分字写操作和读操作，部分字写操作包括读阶段和写阶段，其中，部分字写操作的写阶段与读操作发生在存储器设备的同一时钟周期内，以及
其中，所述存储器阵列的位线在所述时钟周期内在部分字写操作的写阶段与读操作之间被时分多路复用。
13.根据权利要求12的集成电路，其中，所述附加电路包括处理器。
14.根据权利要求12的集成电路，其中，在所述时钟周期的第一部分期间，作为部分字写操作的一部分要写入到存储器单元中第一个存储器单元的写数据由存储器阵列的给定位线承载，并且在时钟周期的第二部分期间，作为读操作的一部分从存储器单元中第二个存储器单元读取的读数据也由给定位线承载。
15.一种用于在存储器设备中执行操作的方法，所述存储器设备包括具有配置用于存储数据的多个存储器单元的存储器阵列，存储器设备还包括连接到存储器阵列并配置用于处理从存储器阵列检索的数据以生成校正的数据的错误校正电路，所述方法包括以下步骤：
执行包括读阶段和写阶段的部分字写操作；以及
执行读操作；
其中，部分字写操作的写阶段与读操作发生在存储器设备的同一时钟周期内，以及
其中，所述存储器阵列的位线在所述时钟周期内在部分字写操作的写阶段与读操作之间被时分多路复用。
16.根据权利要求15的方法，其中，在所述时钟周期的第一部分期间，作为部分字写操作的一部分要写入到存储器单元中第一个存储器单元的写数据由存储器阵列的给定位线承载，并且在时钟周期的第二部分期间，作为读操作的一部分从存储器单元中第二个存储器单元读取的读数据也由给定位线承载。
17.根据权利要求15的方法，其中，存储器单元被安排在具有相应的本地位线组的多个子块中，所述本地位线连接到由多个子块共享的一组全局位线，并且进一步地，其中全局位线在所述时钟周期内在部分字写操作的写阶段与读操作之间被时分多路复用。
18.一种存储器设备，包括：
具有配置用于存储数据的多个存储器单元的存储器阵列；
所述存储器设备被配置用于执行至少部分字写操作和读操作；
其中，存储器设备包括多个与阵列的存储器单元关联的位线，所述位线中的至少一个给定位线用于在存储器设备的给定时钟周期的一部分期间传送写数据，并且该至少一个给定位线用于在给定时钟周期的不同部分期间传送读数据；
其中所述部分字写操作包括读阶段和写阶段，其中，所述多个位线在所述给定时钟周期内在部分字写操作的写阶段与读操作之间被时分复用。
19.一种用于在存储器设备中执行操作的方法，所述存储器设备包括具有配置用于存储数据的多个存储器单元的存储器阵列，所述存储器设备被配置用于执行至少部分字写操作和读操作，所述方法包括以下步骤：
利用多个与阵列的存储器单元关联的位线中的至少一个给定位线在存储器设备的给定时钟周期的一部分期间传送写数据；以及
利用所述多个位线中的至少一个给定位线在给定时钟周期的不同部分期间传送读数据；
其中所述部分字写操作包括读阶段和写阶段，以及其中所述利用步骤进一步包括在所述给定时钟周期内在部分字写操作的写阶段与读操作之间的时分复用步骤。
CN200780022825.1A 2007-04-26 2007-04-26 具有错误校正能力和高效率的部分字写操作的存储器设备 Expired - Fee Related CN101473383B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/067502 WO2008133678A1 (en) 2007-04-26 2007-04-26 Memory device with error correction capability and efficient partial word write operation

Publications (2)

Publication Number Publication Date
CN101473383A CN101473383A (zh) 2009-07-01
CN101473383B true CN101473383B (zh) 2014-03-12

Family

ID=38777974

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780022825.1A Expired - Fee Related CN101473383B (zh) 2007-04-26 2007-04-26 具有错误校正能力和高效率的部分字写操作的存储器设备

Country Status (7)

Country Link
US (1) US8156402B2 (zh)
JP (1) JP5340264B2 (zh)
KR (1) KR101326898B1 (zh)
CN (1) CN101473383B (zh)
DE (1) DE112007003512T5 (zh)
GB (1) GB2460365B (zh)
WO (1) WO2008133678A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112007003512T5 (de) 2007-04-26 2010-04-15 Agere Systems, Inc. Speicherbauelement mit Fehlerkorrekturfähigkeit und effizienter Teilwort-Schreiboperation
US8284622B2 (en) 2010-09-29 2012-10-09 Lsi Corporation Memory device with phase distribution circuit for controlling relative durations of precharge and active phases
US8406073B1 (en) * 2010-12-22 2013-03-26 Intel Corporation Hierarchical DRAM sensing
US10395753B2 (en) 2014-08-28 2019-08-27 Winbond Electronics Corp. Semiconductor memory device and programming method thereof
KR102204390B1 (ko) 2014-09-12 2021-01-18 삼성전자주식회사 빠른 불량 셀 구제 동작의 메모리 장치
KR20170045806A (ko) 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
IT202000012070A1 (it) * 2020-05-22 2021-11-22 St Microelectronics Srl Dispositivo di memoria non volatile con un circuito di pilotaggio di programmazione includente un limitatore di tensione
CN115440268A (zh) * 2021-06-01 2022-12-06 长鑫存储技术有限公司 存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050028061A1 (en) * 2001-10-31 2005-02-03 Michael Nicolaidis Data storage method with error correction
CN1731363A (zh) * 2004-08-05 2006-02-08 国际商业机器公司 用于修改的奇偶校验的方法和装置
US20060048031A1 (en) * 2004-09-01 2006-03-02 Agere Systems, Inc. Built-in self test for memory arrays using error correction coding

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202969A (en) * 1988-11-01 1993-04-13 Hitachi, Ltd. Single-chip-cache-buffer for selectively writing write-back and exclusively writing data-block portions to main-memory based upon indication of bits and bit-strings respectively
US5459842A (en) * 1992-06-26 1995-10-17 International Business Machines Corporation System for combining data from multiple CPU write requests via buffers and using read-modify-write operation to write the combined data to the memory
US5787454A (en) * 1995-12-27 1998-07-28 Intel Corporation Recorder buffer with interleaving mechanism for accessing a multi-parted circular memory array
JPH1055674A (ja) * 1996-08-09 1998-02-24 Nec Corp 半導体記憶装置
JPH11184761A (ja) * 1997-12-19 1999-07-09 Nec Kofu Ltd リードモディファイライト制御システム
US5894437A (en) 1998-01-23 1999-04-13 Hyundai Elecronics America, Inc. Concurrent read/write architecture for a flash memory
JP2000076845A (ja) * 1998-08-28 2000-03-14 Sony Corp 記憶装置および記憶装置の制御方法
JP3920550B2 (ja) * 1999-09-27 2007-05-30 株式会社東芝 不揮発性半導体記憶装置
US6651208B1 (en) * 2000-04-04 2003-11-18 Mosel Vitelic Corporation Method and system for multiple column syndrome generation
US7187673B2 (en) * 2000-12-18 2007-03-06 Koninklijke Philips Electronics N.V. Technique for creating a machine to route non-packetized digital signals using distributed RAM
US6882562B2 (en) * 2001-11-01 2005-04-19 Agilent Technologies, Inc. Method and apparatus for providing pseudo 2-port RAM functionality using a 1-port memory cell
US7116585B2 (en) * 2004-07-06 2006-10-03 Lattice Semiconductor Corporation Memory systems and methods
US7257762B2 (en) * 2004-10-07 2007-08-14 Lsi Corporation Memory interface with write buffer and encoder
US7392456B2 (en) * 2004-11-23 2008-06-24 Mosys, Inc. Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory
DE112007003512T5 (de) 2007-04-26 2010-04-15 Agere Systems, Inc. Speicherbauelement mit Fehlerkorrekturfähigkeit und effizienter Teilwort-Schreiboperation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050028061A1 (en) * 2001-10-31 2005-02-03 Michael Nicolaidis Data storage method with error correction
CN1731363A (zh) * 2004-08-05 2006-02-08 国际商业机器公司 用于修改的奇偶校验的方法和装置
US20060048031A1 (en) * 2004-09-01 2006-03-02 Agere Systems, Inc. Built-in self test for memory arrays using error correction coding

Also Published As

Publication number Publication date
JP5340264B2 (ja) 2013-11-13
WO2008133678A1 (en) 2008-11-06
GB2460365B (en) 2012-03-28
US20100131825A1 (en) 2010-05-27
KR20100014235A (ko) 2010-02-10
DE112007003512T5 (de) 2010-04-15
JP2010525502A (ja) 2010-07-22
GB0917013D0 (en) 2009-11-11
CN101473383A (zh) 2009-07-01
US8156402B2 (en) 2012-04-10
GB2460365A (en) 2009-12-02
KR101326898B1 (ko) 2013-11-20

Similar Documents

Publication Publication Date Title
CN101473383B (zh) 具有错误校正能力和高效率的部分字写操作的存储器设备
US7203115B2 (en) Semiconductor memory and method for operating the same
US6957378B2 (en) Semiconductor memory device
US6546503B2 (en) Synchronous semiconductor memory device capable of reducing test cost and method of testing the same
US7275200B2 (en) Transparent error correcting memory that supports partial-word write
US20050036371A1 (en) Semiconductor memory including error correction function
US20060109715A1 (en) NAND flash memory device capable of improving read speed
US20050229080A1 (en) Semiconductor memory device equipped with error correction circuit
US7930615B2 (en) Memory device with error correction capability and preemptive partial word write operation
US20080183984A1 (en) Memory system with read-modify-write
US20040004866A1 (en) Semiconductor memory device with improved saving rate for defective chips
JP2008021390A (ja) 半導体記憶装置
JP4044538B2 (ja) 半導体装置
US6915476B2 (en) Redundancy semiconductor memory device with error correction code (ECC) circuits for correcting errors in recovery fuse data
JPH0383299A (ja) 半導体記憶装置
JP2003059290A (ja) 半導体メモリ装置
JP2001351395A (ja) 半導体メモリ集積回路
US7826285B2 (en) Memory column redundancy scheme
JP2850953B2 (ja) 半導体装置
US20120002486A1 (en) Nonvolatile memory apparatus and method for processing configuration information thereof
US20050036355A1 (en) Semiconductor memory device capable of testing data line redundancy replacement circuit
KR20040036477A (ko) 데이터 독출 동작과 기입 동작을 동시에 수행할 수 있는집적 회로 및 방법.
JPH0746517B2 (ja) 半導体メモリ及びそのテスト方法
KR970005648B1 (ko) 에러정정수단을 갖는 반도체메모리
WO2006057794A2 (en) Transparent error correcting memory that supports partial-word write

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: AGERE SYSTEMS GUARDIAN CORP.

Free format text: FORMER NAME: EGREE SYSTEM CO. LTD.

CP03 Change of name, title or address

Address after: Delaware

Patentee after: EDGAR RAY SYSTEMS CO., LTD.

Address before: American Pennsylvania

Patentee before: Egree System Co., Ltd.

ASS Succession or assignment of patent right

Owner name: AVAGO TECHNOLOGIES GENERAL IP (SINGAPORE) CORPORAT

Free format text: FORMER OWNER: AGERE SYSTEMS GUARDIAN CORP.

Effective date: 20150807

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150807

Address after: Singapore Singapore

Patentee after: Avago Technologies Fiber IP Singapore Pte. Ltd.

Address before: Delaware

Patentee before: EDGAR RAY SYSTEMS CO., LTD.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181019

Address after: Singapore Singapore

Patentee after: Annwa high tech Limited by Share Ltd

Address before: Singapore Singapore

Patentee before: Avago Technologies Fiber IP Singapore Pte. Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140312

Termination date: 20200426