TW594747B - DRAM for storing data in pairs of cells - Google Patents

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Masato Matsumiya
Shinya Fujioka
Kimiaki Satoh
Toru Miyabo
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Fujitsu Ltd
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A7 ~------—B7 _ 五、發明說明（1 ) 發明背景 1.發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於儲存資料於多對晶胞内的動態 RAM(DRAM)，且特別是關於能夠透過雙晶胞結構減少功 率消耗，或加速作業的DRAM。於本說明書中，此種DRAM 係指“雙晶胞”dram。 2·相關技藝之說明 DRAM係-種大容量記憶體，具數個由一選擇電晶體 (晶胞電晶體）及一儲存電容器（晶胞電容器）組成的記體晶 胞。其廣泛地作為電腦及其它設備中的快取記憶體之用。 於傳統的DRAM中，藉驅動一選取的字線，與字線連 接的晶胞電晶體成為導通，晶胞電容器連接至位元線，位 元線的電位根據該晶胞電容器是否有電荷而被提升或降 低，且此電荷由一讀出放大器所讀取。此為增加讀取靈敏 度，使用另一條與讀出放大器連接的位元線作為一參考電 位。 經濟部智慧財產局員工消費合作社印製 換吕之，於傳統式的DRAM中，資料1與〇係藉累積或 不累積一單一晶胞電容器内的電荷來儲存。此狀態係反映 於一位元線的電位，且利用其它位元線作為一參考電壓， 讀出放大器讀取儲存於晶胞内的資料。 第9圖係顯示傳統dram之組態的圖。第9圖中，含有 讀出放大器電路的讀出放大器塊s/A〇、s/A1係配置於記 隐體晶胞陣列MCA的兩側。記憶體晶胞陣列MCa内部設有 多數條字線WLO至WL5，以及與前者交連的多數條位元線 本紙張尺度適用γ關家標準㈣“規格⑽χ 297公爱） 594747 A7 B7_ 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) BLO、/BLO及BL1、/BL1 ;交連位置處設有由晶胞電晶體 與晶胞電容器組成的記憶體晶胞MCOO等。位元線對BLO、 /BLO連接至讀出放大器塊S/AO，而位元線對BL1、/BL1則 連接至讀出放大器塊S/A1。 讀出放大器塊S/A1之内部設有位元線轉換閘BLT1、 /BLT1、一預先充電電路PR1、一讀出放大器電路SA1、及 一列閘CLG。位元線轉換閘BLT2、/BLT2與一記憶體晶胞 陣列内部右側的一位元線對連接，此處未顯示。 經濟部智慧財產局員工消費合作社印製 第9圖中傳統DRAM的讀出作業如下。於預先充電期 間，位元線對BL1、/BL1藉致一等化信號EQ12而被預先充 電至一預先充電準位VBL。此預先充電準位一般為在晶胞 電壓與Η準位端的位元線電壓Vii(Vcc)，以及與L準位端的 接地電壓中間的電壓Vii/2(Vcc/2)。接著，當字線WL2被選 取並驅動時，記憶體晶胞MC21、MC20的電晶體成為導通 的，且位元線BL1、BLO的電位根據晶胞電壓而改變。讀出 放大器塊S/A1内部的讀出放大器SA1被致動信號SAE、 /SAE所致動，位元線BL1與/BL1間的電壓差被檢測出，而 位元線對BL1、/BL1被讀出放大器SA1放大至電源電壓 Vii(Vcc)或是至接地電壓Vss。最後，列閘CLG藉著列選擇 信號CL的致動而成導通的，且由讀出放大器放大的電壓被 讀至資料匯流排線DB、/DB。 不久字線WL2掉下來，被放大的位元線電位保持在記 憶體晶胞MC21内，進行再寫入的動作，讀出放大器於是被 停用，進行位元線的預先充電。 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 594747 A7
經濟部智慧財產局員工消費合作社印製 上述，傳統的DRAM中，一資料i或ο係儲存於一單 一記憶體晶胞内，且於該記憶體晶胞被選取時，一位元線
的電壓於其它位元線的電位作為一參考電壓時改變，而儲 存的資料讀出放大器讀出。 S 由於此種組態，傳統dram會受到種種限制。譬如， 儲存Η準位的記憶體晶胞内的晶胞電壓必須保持在前述一 同於參考電壓Vu/2的高電壓準位，即使於電壓由於一漏電 流而有所下降時亦然。倘若H準位的晶胞電壓降到此電位 以下時，對應位元線電位便不再被充分地提升，讀出放大 器的作出的檢測變難。因此傳統的DRAM中，為使由於漏 電流造成之資料讀出的錯誤不會發生，必須以前述的時間 間隔進行更新作業。 再者，傳統的DRAM中字線驅動電位需要設在較高於 Η準位端的晶胞電壓或位元線電壓一個等於或大於晶胞電 晶體臨界電壓的量，以便Η準位端晶胞電壓能充分夠高。 此係因為藉將Η準位端晶胞電壓設成充分高，位元線電位 能於讀出動作期間被充分提升，且可能利讀出放大器進行 讀出。且即使由於漏電流之故晶胞電壓下降，倘若該電壓 高於一在位元線預先充電準位Vii/2的預先充電電壓，位元 線電位仍能充分被提升，如上述。 此外’傳統DRAM中，於讀出作業期間，字線在一充 分咼的準位被驅動，在充分將記憶體晶胞内部之電荷沒出 至位元線上之後，讀出放大器需要被致動。此係因為能被 讀出放大器檢測，位元線電位必須被充分地相對於晶胞電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 2. --------訂---------. (請先閱讀背面之注意事項再填寫本頁) 7 594747 A7 五、發明說明（4 壓Η準位提升。此作業導致諸作業變慢。 上述對頻繁更新作業、對提升字線至高電壓以及對其 匕作業時的種種限制，都會增加功率消耗。於DRAM元件 中’已經由超微處理技術方面的進步而得到大容量，但另 一方面，伴隨必須有更新作業的這項事實的大量功率消耗 以及其匕情況尚未被適當地解決。相反地，傳統的 具有如果降低功率消耗則會減緩作業的問題。 作為解決上述問題的DRAM，一種雙晶胞DRAM元件 已被提出，其中互補資料係儲存於一對記憶體晶胞内，且 於讀出動作時此對記憶體晶胞同時被選取，互補資料讀至 一位元線對，且此位元線對被一讀出放大器驅動。例如， 於曰本專利公告第S54-28252號（英國專利第1502334號）、 曰本專利公開申請案第S55-157194號、曰本專利公開申請 案第S61-34790號、及日本專利公開申請案第8·2222706號 (美國專利第5661678號）中，有用以儲存一單一資料於二記 憶體晶胞的種種組態說明。 然而，所有的此等先前方法僅僅說明一單一資料如何 單純地儲存於一對記憶體晶胞内、互補資料如何讀至一位 元線對、以及一讀出放大器如何進行驅動動作。此等前述 方法的雙晶胞DRAM的確有供讀出放大器的較大的作業容 限’以及更新週期能延長至某一程度；但問題還是存在， 包括所有讀出放大器同時操作，以及作業容限會被鄰近位 元線間的串擾所降低的事實。 發明概述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------- 經濟部智慧財產局員工消費合作社印製 594747
經濟部智慧財產局員工消費合作社印製 本發明之目的在於提供一種具新穎結構、降低功率消 耗的DRAM裝置。 本毛月之另目的在於提供一種能延長更新週期並降 低功率消耗之具新穎結構的Dram。 為達上述目的，作為本發明的其中一觀點，DRAM* 此建構以致於待儲存為互補資料的資料作被儲存於一對記 憶體晶胞内，且此對記憶體晶胞連接至與響應於字線之選 取的共同讀出放大器連接的一對位元線。換言之，連接至 讀出放大器的該對位元線與單一字線的交叉點的位置上， 設有一對記憶體晶胞；藉選取該字線的動作，互補資料從 該對位元線寫至該對記憶體晶胞，或是互補資料被讀至該 對位7L線。Η準位與L準位被儲存於該對記憶體晶胞内作為 被儲存之資料的一個位元，故如下述之實施例所說明者， 讀出靈敏度增加，且更新週期可變得較長，或者字線驅動 準位可被降低，或者可加速讀出放大器的致動時序。 進一步言之，於本發明中，包含第一位元線對的位元 線以圍繞一第二位元線對的位元線並與之交替的方式設 置；第一位元線對的讀出放大器被設置於該晶胞陣列的一 側’而第二位元線對的讀出放大器被設置於該晶胞陣列的 另一侧。連接至其中一位元線對的讀出放大器根據被選取 的子線而致動，連接至另一元位線對的讀出放大器保持於 一不作用狀態’而另一位元線對則保持在預先充電準位。 經由此組悲’僅有傳統裝置之一半的讀出放大器組群於讀 出或寫入期間被致動；再者，保持在預先充電準位的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 9 U I I Μ---I--------11 I ^--I---I-- (請先閱讀背面之注意事項再填寫本頁) 594747 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6 ) 位元線對作為屏蔽被讀出放大器驅動之一位元線對的功 能，所以位元線間的串擾被減少，且該一位元線對的讀出 放大器的工作容限可被增加。 為達到此等目的，本發明之另一觀點在於一種具有多 數個記憶體晶胞的記憶體電路，其包含··一記憶體晶胞陣 列，其具有各含依序設置之第一、第二、第三、及第四位 元之多數個位元線組；一第一字線組，其連接至在與包括 第一及第三位元線之一第一位元線對交叉位置處的記憶體 晶胞；一第二字線組，其連接至在與包括第二及第四位元 線之一第二位元線對交叉位置處的記憶體晶胞； 一第一讀出放大器組，其設置於該記憶體陣列一側， 並連接至該第一位元線對；以及 一第一讀出放大器組，其設置於該記憶體陣列之另一 侧，並連接至第二位元線對； 其中對應於一被儲存資料的互補資料響應於被驅動之 一字線從位元線對被寫入該對記憶體晶胞，且再者，儲存 於該對記憶體晶胞内之互補資料響應於被驅動之一字線而 被讀至該位元線對； 當第一字線組任何其中一字元線被驅動時，第一讀出 放大器組被致動以致於第一位元線對以一反相相位被驅 動’且第二讀出放大器組保持於不作用狀態以致於第二位 元線對保持在預先充電準位；以及 於上述發明的一較佳實施例中，更有一預先充電電 路，其對該位元線對預先充電至一預先充電準位；以及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 10 ϋ 1^— ϋ ϋ I n .^1 ϋ n .^1 n 1. I 一a ϋ ϋ ϋ ϋ 1 n I (請先閱讀背面之注咅？事項再填寫本頁) 594747 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) •對應於被寫入該對記憶體晶胞的互補資料的電壓為一 較高於預先充電準位的第一電壓，及一較低於預先充準位 的第二電壓。 於另一較佳實施例中，更新作業係於至少一對記憶體 晶胞内的第一電壓降至預先充電電壓以下之後進行。 於另一較佳實施例中，讀出放大器將位元線對的其中 一條線放大至Η準位而將另一條放大至l準位，且被選取之 字線的驅動準位被設定以致於被寫入該等記憶體晶胞之在 Η準位端的電壓低於該位元線對的η準位。 於另一較佳實施例中，讀出放大器於被選取之字線到 達其驅動準位之前被致動，故該位元線對的電壓被放大。 圖式之簡述 第1圖係一較佳實施例中記憶體電路的組態圖； 第2Α-Β圖係於此一較佳實施例中讀出與寫入雙晶胞 DRAM之工作波形圖； 第3 A-B圖係顯示記憶體晶胞之保持特性的工作波形 圖； 第4A-B圖係於較佳實施例中雙晶胞dram的另一個 工作波形圖； 第5 A-B圖係於較佳實施例中雙晶胞DRAM的另一個 工作波形圖； 第6圖係第1圖之雙晶胞DRAM的詳細電路圖； 第7圖係第1圖之雙晶胞DRAM的詳細電路圖； 第8圖係另一雙晶胞DRAM的詳細電路圖； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 h anv mm MM· μ· I a·· il: 口、I i^— ϋ ϋ I (請先閱讀背面之注意事項再填寫本頁} 594747 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8 ) 第9圖係傳統DRAM之組態圖。 較佳實施例說明 以下，本發明之較佳實施例將參照圖式說明。然而， 此等較佳實施例並不會限制本發明的技術範圖。 第1圖係一較佳實施例中記憶體電路的組態圖。於此較 佳實施例中的記憶體電路儲存對應於與一位元線對連接之 一對記憶體晶胞（雙晶胞）内被儲存資料的互補資料，其係 連接至一讀出放大器，因應正被驅動的一字線。於此雙晶 胞DRAM中，位元線與字線的定位，以及記憶體晶胞陣列 中此專父叉點處的記憶體晶胞’基本上與第9圖所示之傳統 DRAM的相同。讀出放大器塊的組態亦與前例相同。 雙晶胞DRAM與傳統裝置不同處在於，響應於正待驅 動之一單一字線，一對記憶體晶胞同時連接至與讀出放大 器連接的位元線對。因此，組態上特別不同處在於，如從 第9與1圖清楚可見，第9圖之傳統DRAM，由頂連續的位元 線對係連接至一讀出放大器S/A1 (在右側），而下一位元線 對連接至讀出放大器S/AO(在左側），反之，於第1圖的雙晶 胞DRAM中，由頂BL1、/BL1數來的奇數的位元線組成的 位元線對係連接至其中一個讀出放大器塊S/A1(在右側）， 而由頂BLO、/BLO數來的偶數的位元線組成的位元線對係 連接至另一個讀出放大器塊S/AO(在左侧）。 此較佳實施例之雙晶胞DRAM的組態係參照第1圖加 以解釋。記憶體晶胞陣列MCA中配置有六條字線WLO至 WL5以及八條位元線BLO、/BLO至BL3、/BL3。位元線對 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 * ϋ ·ϋ n I ϋ ϋ ϋ ϋ ϋ ^1 n I ϋ ^1 一 θν n n ϋ ϋ I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 594747 Α7 Β7 五、發明說明（9 ) BLO、/BLO係連接至左側的讀出放大器塊s/AO，而位元線 對BL1、/BL1連接至右侧讀出放大器塊s/Al ;再者，位元 線對BL2、/BL2連接至左側讀出放大器塊S/A2，而位元線 對BL3、/BL3連接至右側的讀出放大器塊S/A3。 當字線WLO被選取時，該對記憶體晶胞MCOO、/MCOO 的晶胞電晶體變成導通的，且其晶胞電容器被連接至位元 線對BLO、/BLO。同樣地，當字線WL1被選取時，該對記 憶體晶胞MC10、/MC10的晶胞電晶體成為導通的，且其晶 胞電容器被連接至位元線對BLO、/BL0。另一方面，當字 線WL2被選取時，該對記憶體晶胞MC21、/MC21的晶胞電 晶體變為導通的，而其晶胞電容器被連接至位元線對 BL1、/BL1。同樣地，當字線WL3被選取時，該對記憶體 晶胞MC31、/MC31的晶胞電晶體成為導通的，而其晶胞電 容器被連接至位元線對BL1、/BL1。當字線WL4或WL5被 選取時，該對記憶體晶胞MC40、/MC40或MC50、/MC50 分別被連接至位元線對BLO、/BL0。 該等對記憶體晶胞MCOO、/MCOO、MC10、/MC10、 MC2h /MC2 卜 MC3 WMC3 卜 MC40、/MC40、及 MC50、 /MC50各包含用以儲存一位元的資料的一儲存單元。而 且，各對記憶體晶胞儲存對應於被儲存之資料的互補資 料。亦即，當Η準位被記錄於其中一對記憶體晶胞内時，L 準位被記錄於另一對中。相反的資料被記錄時的情況下， L準位被記其中一對記憶體晶胞中，Η準位被記錄於另一對 中。此外，當一被選取之字線被驅動時，一對記憶體晶胞 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 13 n ϋ 1^- n n ϋ ϋ ϋ ϋ ϋ ϋ ^1 ϋ 一 0、 I n mm— ϋ ϋ n I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 594747 A7 -----------B7____ 五、發明說明（10) 同寺連接至位元線對，且在該位元線對之電位間對應於 已被6己錄之互補資料產生一前述的電壓差。此電壓差由讀 出放大ϋ檢測出，且位元線對的電位差被放大。 第1圖顯示驅動各字線的字線驅動器電路WD。第1圖 中，顯示右側的讀出放大器塊S/A1、s/A3的電路；左侧的 頃出放大器塊S/A0、S/A2的電路以同樣方式建構。下文說 明以項出放大器塊S/A1為例的電路組態。讀出放大器塊 S/A1内部設有位元線轉換閘BLT1、/BLT1，其等藉一絕緣 L號IS01成為導通的或非導通的；由n通道電晶體n1、n2、 N3組成的預先充電電路pR〗；一由n通道電晶體、N5、 N6及P通道電晶體P7、p8、P9組成的讀出放大器電路8/^ ; 一由N通道電晶體N10、Nil組成之列閘cxg ;以及其它位 元線轉換閘BLT2、/BLT2。 於預先電路PR1中，藉設定預先充電信號的等化信號 EQ12至Η準位，位元線對被電晶體N3短路，而位元線對 BL1、/BL1被電晶體Nl、Ν2預先充電至預先充電電壓 VBL。於讀出放大器電路SA1中，電晶體Ν4連接至地電位 Vss，而電晶體Ρ9連接至降壓的内部電源電壓νϋ(或外部電 源電壓Vcc)，其係Η準位晶胞電壓。當讀出放大器致動信 號SAE12及/SAE12分別到達Η準位及L準位時，讀出放大器 電路SA1被致動。且當列選擇信號CL到達Η準位時，列閘 CLG變成導通的，且位元線對BL1、/BL1被連接至資料匯 流排線對DB、/DB。 第2圖係於此一較佳實施例中讀出與寫入雙晶胞 本紙張尺度適用中國國家標準（cns)a4規格（210 x 297公釐） 14 ^ --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 594747 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（11) DRAM之工作波形圖。第2八圖顯示讀出作業，而第圖顯 示寫入作業。於此等圖中，水平軸代表時間，而垂直轴代 表電壓；於此例中，Η準位端位元線線電壓設定成内部電 源電壓Vii，L準位端元線電壓設定成地電壓Vss，位元線預 先充電準位被設定成二者中間的電壓％丨/2 ,而字線貿乙驅 動準位被設定成升壓的電壓Vpp。 如第2A圖所示，於一讀出作業中位元線對BL、/BL預 先充電至預先充電準位Vii/2，等化信號EQ12降至L準位， 且預先充電電路PR1被停止作用。對應於未被選取端記憶 體晶胞陣列的絕緣信號IS02亦降至L準位，且位元線轉換 閘BL12、/BL12變成非導通的。 於此狀態下，當一字線WL(例如WL2)被選取時，字線 WL從地電壓Vss被驅動至升壓電壓Vpp。因應於此，該對 記憶體晶胞MC21、/MC21的晶胞電晶體成為導通的。倘若 假設Η準位係記錄於記憶體晶胞MC21内，且L準位係記錄 於記憶體晶胞/MC21内，則位元BL1的電壓會有從預先充 電準位Vii/2的少量增加，以及位元線/BL1之電壓會有從預 先充電準位Vii/2的少量降低。此等少量的電壓變化係取決 於晶胞電壓以及晶胞電容器之電容對位元線之迷失電容之 比。 當一電壓差產生於位元線對BL1、/BL1時，讀出放大 器致動信號SEA12、/SEA12分別到達Η準位及L準位，而讀 出放大器電路SA1被致動。結果位元線BL1、/BL1分別被 放大至Η準位與L準位，而於記憶體晶胞内之晶胞電壓ST、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 ϋ ϋ I ·1 ϋ ϋ ϋ ϋ H ϋ ϋ 一 δ、* ^1 ϋ ^1 ^1 ϋ ϋ n I (請先閱讀背面之注意事項再填寫本頁) 594747 Α7 Β7 五、發明說明（12) /ST被驅動至Η準位（内部電源電壓Vii)及至L準位（地電位 Vss) 〇 (請先閱讀背面之注意事項再填寫本頁) 不久字線WL2降至L準位，且再寫入（再存入）的互補資 料保持在一對記憶體晶胞内。之後讀出放大器致動信號 SAE12、/SAE12分別被没至L準位及Η準位，等化信號eq 12 與絕緣#號1802二者皆被設至Η準位，而該位元線對被預 先充電。 由第2Α圖清楚可見，互補資料被記錄至一對記憶體晶 胞内，且其等被讀出至該位元線對，故當字線冒[準位已被 提升時，一較大於傳統情況中的電壓差產生於該位元線對 中。因此讀出放大器的感測及放大動作被加速，錯誤的讀 出作業於是減少。 經濟部智慧財產局員工消費合作社印製 顯示於第2Β圖的寫入作業如下述。下文解釋η準位及L 準位分別被記錄於記憶體晶胞MC21及/MC21的情形，類似 讀出作業，且反相資料分別被寫入該對記憶體晶胞MC21、 /MC21。直到預先充電作業被免除，字線WL被驅動且讀出 放大器SA1被致動，此作業與前述的讀出作業相同。於此 狀況中，列閘CGL為導通的；當藉由與資料匯流排線對 DB、/DB連接的寫入放大器（未顯示），位元線對被驅動至 反相的狀態時，位元線對BL、/BL與晶胞電壓ST、/ST的準 位被反相，如第2Β圖所示。之後字線WL降至L準位，且寫 入的互補資料被保持於一對記憶體晶胞内。接著讀出放大 器致動信號SAE12、/SAE12分別被設至L準位及Η準位，等 化信號EQ12與絕緣信號IS02二者皆設至Η準位，且位元線 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 594747 A7 B7 __ 五、發明說明（13) 對被預先充電。 如第1及2圖所指出者，當字線WL2被選取時，一對記 憶體晶胞被連接至位元線對BL1、/BL1及BL3、/BL3，且 沒有記憶體晶胞被連接至位元線對BLO、/BLO及BL2、 /BL2。因此毋需致動第1圖左側的讀出放大器塊組s/ΑΟ、 S/A2，且僅有第1圖右侧之讀出放大器塊組s/Al、S/A3需 要被致動。 因此當字線WLO、1、WL4、5被選取時，一對記憶體 晶胞的互補資料被讀至位元線對BLO、/BLO、BL2、/BL2， 左侧讀出放大器S/ΑΟ、S/A2被致動，且位元線對被驅動。 另一方面，位元線對BL1、/BL1、BL3、/BL3的記憶體晶 胞未被選取，左側讀出放大器S/Al、S/A3未被致動，而位 元線對BL1、/BL1、BL3、/BL3被保持在預先充電準位。 當字線WL2、3被選取時，右側讀出放大器被致動，而左側 讀出放大器保持在止動狀態。 第3圖係顯示記憶體晶胞之保存特性的工作波形圖。第 3A圖顯示傳統DRAM的保存特性；第3B圖顯示本較佳實施 例之一雙晶胞DRAM的保存特性。此處保存特性為致能〆 晶胞之Η準位的讀出動作的特性，即使當Η準位端之晶胞電 壓ST由於經記憶體晶胞ΡΝ接面或其它地方的漏電流而造 成下降。第3Α及Β圖顯示於Η準位晶胞電壓ST在各對應的 裝置中已下降時讀出作業的波形圖。 如第3Α圖所示，於傳統DRAM中，即使Η準位端晶胞 電壓ST由於漏電流而下降，只要電壓在一個比位元線預先 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 17 l·!^lmlΛW------- -tr---------Αν— (請先閱讀背面之注意事項再填寫本頁) 594747 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（14) 充電準位Vii/2還高一個前述電壓Δν的一個準位VI之上， Η準位可被讀出放大器檢測出。此處如果晶胞電容器的電 容為Cs，且位元線的迷失電容為Cbl，則Η準位端之位元線 的晶胞電壓ST降至電壓VI的此情況下，當字線WL被驅動 使晶胞電晶體導通時，位元線BL與/BL間的電壓差AVBL 可表示為 ZiVBL= Δν*〇8/(〇3+€Μ)。 另一方面，於此實施例的雙晶胞DRAM中，如第3Β圖 所示，即使Η準位端晶胞電壓由於漏電流之故降至一低於 位元線預先充電準位Vii/2的電壓V2，仍能夠進行一般的讀 出動作。亦即，於雙晶胞DRAM中，L準位總是記錄於其中 一個記憶體晶胞中，故此可應用於一般的讀出動作，此實 施例不容易受到漏電流的影響。 L準位端晶胞電壓/ST位於地電壓Vss，準位並未因漏 電流之故而有所變動。另一方面，假設Η準位端的晶胞電 壓ST降至位元線預先充電準位Vii/2以下，到一比地電壓 Vss高一 △ V量的電壓V2。於此情況下，由於L準位端的晶 胞電壓/ST，位元線/BL的電壓降低一個根據預先充電電壓 Vii/2與地電壓間之電壓差的電壓。Η準位端的晶胞電壓ST 被降至電壓V2,因此位元線BL的電壓降低一個根據預先充 電電壓Vii/2與低電壓V2間之電壓差的電壓。最後，位元線 BL、/BL間的電壓差△ VBL為，如傳統情況中者，△ VBL = △ V*Cs/(Cs+Cbl)。 換言之，雙晶胞DRAM的情況中，L準位（地電壓Vss) 總是保持於其中一記憶體晶胞中，所以如前述，保持特性 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 18 ll· i^i ϋ κ ϋ 1··1 ϋ H 0 ^1 ϋ ^1 ϋ ·ϋ ϋ ον ϋ ϋ ^1 ^1 ϋ· ϋ ^1 I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 594747 A7 B7 五、發明說明（I5) 相對於傳統的DRAM有所改善。換一種說法，藉使用保持 特性，DRAM特有的更新作業可以在Η準位端的晶胞電壓 已降至一個在位元線預先充電準位之下的準位（例如V2)之 後進行，如第3Β圖所示。此依次表示在雙晶胞dram中， 更新作業的週期時間可以設為比傳統DRAM還長。藉延長 更新週期，整體的功率消耗能夠大幅低。 然而’晶胞電壓保持特性為如此以致於當電壓高時， 會有一大的漏電流流出，且電壓陡降；但一旦晶胞電壓已 下降’漏電流則減少，且準位下降率減緩。因此雙晶胞 DRAM的更新週期可以被延長傳統dram的兩倍或更長， 事實上為三至五倍或更長。 如第3圖之工作特性，清楚可知，此實施例之雙晶胞 DRAM的組態中，更新作業乃在η準位端的晶胞電壓已下 降至位元線預先充電電壓以下之後進行。藉由此組態，整 體的功率消耗能降至傳統裝置的以下。此可藉著根據晶胞 漏特性設定更新週期而達成。 第4圖係本實施例中雙晶胞DRAM的另一個工作波形 圖。於第4A及4B圖中，分別顯示傳統DRAM的讀出作業與 本實施例之雙晶胞dram的讀出作業。 第3圖顯示的組態中，相較於傳統的情況，利用雙晶胞 DRAM中L準位資料一直記錄於其中一個記憶體晶胞中的 事實，更新週期被延長。另一方面，第4圖顯示一組態，其 中Η準位端晶胞電壓利用雙晶胞dram中l準位資料總是 圯錄於其中一記憶體晶胞中的事實做得低於^準位端位元 l·---^----------------訂--------- (請先閱讀背面之注意事項再填寫本頁)
594747 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（16) 線準位。特別是，字線驅動準位設成一個如第4B圖所示的 較低的準位，而不是設成如第4A圖所示之傳統方法的升壓 準位Vpp。Η準位端的晶胞電壓ST比字線WL之驅動準位較 低一個晶胞電晶體臨界電壓Vth的量，且晶胞電壓ST較Η準 位端位元線準位Vii低。 對於第4A圖的傳統DRAM而言，位元線預先充電準位 Vii/2為讀出放大器參考電壓。因此希望Η準位端晶胞電壓 ST能儘可能地高。為此，於傳統裝置中，字線WL驅動準 位被設成升壓電壓Vpp，被提升在Η準位端位元線準位Vii 之上達至少晶胞電晶體臨界電壓Vth。亦即，字線驅動準位 Vpp被設成一個比Η準位端位元線準位Vii還高臨界電壓 Vth(V3)的準位。在此程度上，字線驅動的功率消耗是不可 避免的。 相反地，於第4B圖的雙晶胞DRAM中，字線驅動準位 設成低於傳統裝置者。因此，Η準位端晶胞電壓ST較字線 驅動準位低一個臨界電壓Vth的量。相反地，字線驅動準位 與Η準位端位元線準位間的電壓差V4比晶胞電晶體的臨界 電壓Vth低。 即使，如前述，字線驅動準位被降低且Η準位端晶胞 電壓ST被降至Η準位端位元線準位以下，雙晶胞DRAM的 情況中，一般讀出為可行。於雙晶胞DRAM中，L準位一直 保持於其中一個記憶體晶胞中。因此因應於字線驅動動 作，保持L準位之記憶體晶胞端的位元線/BL根據L準位被 降低一個前述的電壓。保持Η準位之記憶體晶胞端的位元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 (請先閱讀背面之注意事項再填寫本頁) --------訂---------ΑΨ. 594747
五、發明說明（π) 線BL根據Η準位提升一個前述的電壓。此時由位元線對產 生的電壓差大於第4Α圖情形中的位元線對的電壓差。因此 即使於Η準位端晶胞電壓已下降的雙晶胞dram中，符合 要求的資料讀出乃為可能。 於此實施例中，字線驅動準位被降低。因此字線驅動 產生的功率消耗能減低至傳統裝置者以下。字線驅動準位 可設成内部電源電壓Vii，其為H準位端位元線電位。亦即， 子線具有與位元線相同的擺動準位，因此功率消耗能大幅 減少。 第5圖係於此實施例中雙晶胞DRAM的另一個工作波 形圖。於此雙晶胞DRAM中，讀出放大器的致動時序設定 成在達到被選取之字線WL的驅動準位以前。亦即，第5A 圖的傳統DRAM中，字線WL在為驅動電壓的一升壓電壓 Vpp被驅動，且在η準位端晶胞電壓8丁充分讀至位元線 之後’讀出放大器被致動。另一方面，於第5Β圖之實施例 的雙晶胞DRAM中，藉著L準位總是記錄於其中一個記憶體 晶胞中的事實，讀出放大器在字線貿乙達到字線WL驅動準 位的升壓電壓Vpp之前被致動。亦即，如此圖中箭號tSA所 示者，致動信號SAE、/SAE的時序被提前。 於傳統的DRAM中，即使當字線WL被驅動，參考端位 元線/BL的準位不會偏離預先充電準位νπ/2。因此橫跨一 位元線對的電壓差△ V因根據Η準位端晶胞電壓ST改變的 位元線BL端的電壓增加而產生。因此於傳統dram中，必 需等到字線WL充分提升至驅動準位，以及位元線bl準位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 丁 -n _1 I I I ϋ ·ϋ 1 ϋ I · 經濟部智慧財產局員工消費合作社印製 21 經濟部智慧財產局員工消費合作社印製 594747 A7 B7_ 五、發明說明（18) 由於晶胞電壓ST之故而在位元線BL準位的上升完成，亦 即，直至晶胞電壓ST與位元線準位相等，在致動讀出放大 器之前。此圖中，“WL-SAE等待時間”所表示的時間為 從字線WL驅動直到讀出放大器致動的時間。 相反地，雙晶胞DRAM中讀出放大器致動信號SAE、 /SAE設定成Η準位與L準位以在被選取之字線WL上升至驅 動準位Vpp之前致動讀出放大器。當字線WL上升超過地電 壓Vss—個晶胞電晶體臨界電壓Vth的量時，L準位端晶胞 電晶體變成導通，且位元線/BL從預先充電準位降下。於 是，當字線WL從位元線預先充電準位Vii/2被提升晶胞電 晶體臨界電壓Vth的量時，Η準位端晶胞電晶體變成導通， 且位元線BL預先充電準位提升。 為讀出儲存於一晶胞内的資料，位元線由於L準位端 晶胞電壓之故而在準位方面的下降已結束；因此讀出放大 器可被致動而無需等待Η準位端晶胞電壓造成之位元線BL 準位之上升的完成。如第5Β圖所示，亦可能在Η準位端晶 胞電壓ST到達與位元線BL相同的電位之前致動讀出放大 器。亦即，致動讀出放大器的時序可以從傳統情況提前箭 號tSA的量。 如第3B圖所示，當Η準位端晶胞電壓由於漏電流而已 落至比預先充電準位還更低時，位元線BL的準位亦因晶胞 電壓的下降而下降，以因應字線WL驅動。此情形中，藉提 前讀出放大器的致動時序如第5圖所示，讀出放大器能於跨 位元線對之電壓差大時被致動，以致於可以進行感測與放 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 22 (請先閱讀背面之注意事項再填寫本頁)
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五、發明說明（l9) 經濟部智慧財產局員工消費合作社印製 大作業，此對於讀出靈敏度而言更令人期望。 第6及7圖係第1圖之雙晶胞DRAM的詳細電路圖。於第 6圖中，讀出放大器組示於左側，而晶胞陣列塊B於右側； 於第7圖中，與第6圖中相同的晶胞陣列塊B示於左側，而 一讀出放大器組示於右側。因此藉結合第6與7圖，可得到 如第1圖所示之在晶胞陣列二側的讀出放大器組的配置。於 第6圖之讀出放大器左側設置另一個晶胞陣列塊A，此未顯 不，第7圖之讀出放大器右側設置另一個晶胞陣列塊C，此 未顯示。亦即，晶胞陣列塊a、b共用讀出放大器8/八(丨_2)、 (卜1) ’且晶胞陣列塊B、C共用讀出放大器S/A(i)、（丨+1)。 圖式中’晶胞陣列塊B以與第1圖之晶胞陣列的方式相 同的方式設置’且相同的參考標號係指記憶體晶胞及位元 線對；然而，字線有不同的參考標號。再者，顯示的六個 AND閘作為字驅動器WD之一例。在晶胞陣列塊B内部依序 設置有第一位元線BL1，第二位元線bl〇，第三位元線 /BL，以及第四位元線/BLO。由第一及第三位元線BL卜/BL1 組成的第一位元線對，係與晶胞陣列之右側的讀出放大器 S/A(i)、/(i+i)連接，而由第二及第四位元線BL〇、/BL〇組 成的第一位元線對，係與晶胞陣列左側的讀出放大器 S/A(i_2)、（i-Ι)連接。對於位元線bL3、BL2、/BL3、/BL2 而言亦同。 由晶胞陣列中諸記憶體晶胞的設置清楚可見，當第二 字線組 WLxxOO、WLxxO 1、WLxyOO、WlxyO 1 的其中任何 一條線被選取且驅動時，第二位元線對BLO、/BL0之記憶 本紐尺度顧巾關家鮮(CNS)A4規格(__2l〇 X 297公釐） 23 (請先閱讀背面之注意事項再填寫本頁) -·_1 emmm n J,JI ϋ ·ϋ ϋ I . 594747 A7
五、發明說明（2〇) 體晶胞的資料被讀出。因此於此情形中，左侧的讀出放大 器組S/A(i-2)、（M)被致動。因而讀出放大器控制電路sAc i 由AND閘10、12產生的行位址/ra 1與晶胞陣列選擇信號 Block-A、B的邏輯總和所驅動，且預先充電電路Pr的止動 與讀出放大器S/A的致動係響應時序信號0 1、$ 2而受控 制。例如，當字線WLxxOO被選取時，行位址/11八1為11準位， 且晶胞陣列選擇信號Block-B亦在Η準位。因此AND閘12的 輸出為Η準位，位元線轉換信號is〇(i—i)為η準位，且第二 位元線對BL0、/BL0、BL2、/BL2係連接至讀出放大器組 S/A(i-2)、（i-Ι)。而且，響應於止動預先充電電路pR的時 序信號0 1，AND閘16的輸出為Η準位而反相器π的輸出為 L準位，所以讀出放大器組s/A(i-2)、（i-Ι)内部的預先充電 電路PR被止動。之後，響應於讀出放大器致動時序02, AND閘18的輸出為Η準位，且讀出放大器組s/A(i-2)、 内部的讀出放大器S/A被致動。結果，第二位元線bl〇、 /BL0、B/2、/BL2被驅動。 此處行位垃RA1在L準位，故行位址RA1與晶胞陣列選 擇信號Block-B被輸入的AND閘20的輸出維持在l準位；未 被選取的晶胞陣列選擇信號Block-C亦在L準位，故AND閘 22的輸出亦維持L準位。結果，OR閘24的輸出在L準位， 且在第7圖右側的讀出放大器組s/A(i-2)、（M)的止動狀態 被保持。經由讀出放大器組的止動狀態，第一位元線對 BL1、/BL1、BL3、/BL3被保持在預先充電準位vii/2。 當刖述第二字線組的其中之一被選取時，左側讀出放 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 丨丨I 丨丨·訂·! !1- · 經濟部智慧財產局員工消費合作社印製 24 594747 A7
五、發明說明（21) 經濟部智慧財產局員工消費合作社印製 大菇組被致動，而右側讀出放大器組被保持於止動狀態； 由於此’可得到下列作業的優點。右側及左侧之讀出放大 器組中，僅有一個讀出放大器組被致動且驅動，故被讀出 放大器消耗的功率僅有一般值的一半。再者，當第二位元 線對BLO、/BLO、BL2、/BL2被左側讀出放大器驅動時， 安置於第二位元線對間的第一位元線對BL1、/BL1、bl3、 /BL3被保持在預先充電準位％丨/2，所以從鄰近位元線對第 二位元線對的串擾得以抑制。換言之，第一位元線對扮演 第二位元線對的遮蔽線的角色。藉抑制來自鄰近位元線的 雜訊，讀出放大器的工作容限變得更寬，且更新週期可以 變得更長。藉進一步延長更新週期，功率消耗得以降低。 相反地，當第一字線組WLxxlO、WLxxll的其中之一 被選取且驅動時，一對記憶體晶胞的資料被讀至第一位元 線對BL WBL卜BL3、/BL3，且右側讀出放大器組s/A(i-2)、 (i-1)被讀出放大器控制電路SAC2所致動。另一方面，左側 讀出放大器組S/A(i-2)、（i-Ι)被保持於止動狀態。因此第一 位元線對BL1、/BL1、BL3、/BL3在Η與L準位被驅動，但 第二位元線對BLO、/BLO、BL2、/BL2被保持在預先充電 準位。因此類似前述的情形，第二位元線對作為遮蔽線之 用，且驅動第一位元線對之讀出放大器的工作容限變寬。 項出放大|§控制電路SAC2具有相同的組態且進行與前述 讀出放大器控制電路SAC1相同的作業。 如以上實施例所示，雙晶胞DRAM内一單一位元的資 料被保持於一對記憶體晶胞内作為互補資料。因此一記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 (請先閱讀背面之注意事項再填寫本頁)
594747 A7 —......... B7 五、發明說明（22) 體晶胞總是存在，其中保持在L準位。利用此一特性，首 先，即使當Η準位的晶胞的電壓降至預先充電準位以下， (請先閱讀背面之注意事項再填寫本頁) 一般的讀出動作為可能的。因此在此一程度上，更新週期 能設成一較長的值。 苐 即使Η準位的晶胞電壓被降低，讀出作業沒有 阻礙。因此Η準位晶胞電壓能被降至位元線的Η準位以下， 而且，可免除將字線驅動準位提升至一較Η準位端高一臨 界電壓之值的需要。 第一不^要因Η準位端的晶胞電壓而改變位元線準 位。因此亦可能在字線到達驅動準位之前致動讀出放大器。 藉採用第一或第二組態，可減少功率消耗；藉採用第 三組態，可加速讀出及寫入作業。可以考量整體記憶體電 路的平衡選擇任何適當的這些組態，或是其等的組合。 第四，於讀出或寫入期間，僅有設在晶胞陣列之其中 側的其中凟出放大器組被致動，而其另一個讀出放大器 組被保持在一止動狀態。因此可以減少伴隨讀出放大器驅 動的功率消耗。 經濟部智慧財產局員工消費合作社印製 第五，當第一位元線對被驅動時，置於前者間的第二 位7L線對被保持在預先充電準位，且其功能為遮蔽線，·結 果讀出放大器的工作容限可增加。因此能加長更新週期， 抑制功率消耗。 第8圖係另一雙晶胞DRAM的詳細電路圖。於第1圖的 例子中’當字驅動器WD選取並驅動一單一字線時，一對 記憶體晶胞連接至一對位元線，且產生對應於互補資料之 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 26 594747
經濟部智慧財產局員工消費合作社印製 跨位元線對的一個電壓差。於第8圖的例子中，將一單一位 π的儲存資料記錄於一對記憶體晶胞内作為互補資料的記 錄動作係相同，但由於此，字驅動器冒0驅動一對字線， 且一對記憶體晶胞被連接至一位元線對。因此字驅動器 WD的仃存取作業中，一對字線被同時供一行位址驅動。 亦即，於第8圖中，當字驅動器WD同時驅動該對字 WLla、WL11^·，記憶體晶胞MC10、/MC10及MC11、/MCll 同時刀別連接至位元線BL與/BL。藉此方式，互補資料被 讀至此等位元線對，或其互補資料透過此等位元線對被寫 入刚述的記憶體晶胞對]^^^、/Mcio及MC11、/MC11。讀 取此等記憶體晶胞對的動作係由此等讀出放大器S/A1、 S/AO進行。此例的情形中，一單一字線對總是被驅動，且 保有互補資料的一對記憶體晶胞必須總是被選取。然而， 此組態的其它部分採用與第1圖相同的記憶體電路。 在第8圖的例子中，兩側的讀出放大器必須被致動供讀 出或寫入。因此藉改變晶胞陣列内記憶體晶胞的配置，當 一單一字線對被驅動時，互補資料僅被讀至一單一位元線 對，且互補資料不會被讀至第二位元線對，有可能只致動 一個讀出放大器組，如第〗圖的例子。 同樣於第8圖所示的實施例情形中，更新週期可以縮 短，字線驅動準位可被降低，且讀出放大器致動的時序可 以提前至字線達到驅動準位之前。因此可減少功率消耗， 或可加速讀出及寫入作業。 本發明的保護範圍不受上述實施例的限制，但可擴展 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） (請先閱讀背面之注意事項再填寫本頁)
27 594747 A7 ____B7 ____ 五、發明說明（24) 至申請專利範圍中所述的發明及對等的裝置。 藉由本發明，互補資料保持於一對記憶體晶胞内，故 可不經改變而採用利用傳統單一電晶體式、單一電容器式 的記憶體晶胞的晶胞陣列，且可獲得有高讀出靈敏度及低 功率消耗或高速作業的記憶體晶胞。再者，於字線驅動之 際，資料被讀至被讀出放大器驅動的第一位元線對，而沒 有資料被讀至保持在預先充電準位的第二位元線對。結果 因讀出放大器的功率消耗得以減少，且第一位元線對的串 擾可以透過第二位元線對的遮蔽效應獲得降低。 記錄-位it的資料需要—對記憶體晶胞。然而，採用 大容量dram的特別特性，可以達到減少功率消耗或加速 作業而不會大幅犧牲記憶體容量。 、 --------------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 21( ( 格 規 A4 S) N (C 準 標 家 國 國 中 用 適 度 尺 張 紙 一本 釐 公 97 28 594747 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明說明（25) 元件標號對照 10, 16, 20, 22 …AND 閘 17…反相器 24—OR 閘 A-C…晶胞陣列塊 Block-A，-B，-C".晶胞陣列選擇信號 BL0-3，/BL0-3···位元線 BLT1-3, /BLT1-3···位元線轉換閘 CL···列選擇信號 CLG···歹1J 閘 DB，/DB…資料匯流排 EQ0-12…等化信號 IS01-2···絕緣信號 ISO(i_l)…位元線轉換信號 MCA…記憶體晶胞陣列 MC00, /MC00-MC50, /MC50…記憶體晶胞 N1-N11…N通道電晶體 P7-P9…P通道電晶體 PR1，PR3…預先充電路 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 29 594747 A7 B7_ 五、發明說明（26) RA1，/RA1…行位址 S/A0-S/A3…讀出放大器塊 SAC1-2···讀出放大器控制電路 SAE12, /SAE12…讀出放大器致動信號 S/A(i-2)，（i-1); S/A(i)，（i+Ι)…讀出放大器 ST，/ST···晶胞電壓 WD…字驅動器 WL0-WL5···字線 WLxxOO-Ol，WLxyOO-Ol···第二字線組 VBL…預先充電電壓
Vii(Vcc)···内部電源電壓
Vpp…升壓準位
Vss…地電壓
Vth…晶胞電晶體臨界電壓 0 1，02…時序信號 (請先閱讀背面之注意事項再填寫本頁)
--^1 ϋ i·— 1 I >1·—·-，I ϋ·. —ϋ ϋ ·_1 ϋ n I I 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 30

Claims (1)

  1. 594747 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 •一種記憶體電路，其包含： 一記憶體晶胞陣列，其具有多數個各有依序配置之 第、苐一、第三、及第四位元線的位元線組，一與 對與包括該第一及第三位元線之一第一位元線對配 θ的δ己憶體晶胞連接的第一字線組，以及一與一對與包 括邊第二及第四位元線之一第二位元線對配合的記憶 體晶胞連接的第二字線組； 一第一讀出放大器組，其設置於該記憶體陣列之一 側’並連接至該第一位元線對；以及 一第二讀出放大器組，其設置於該記憶體陣列的另 一側，並連接至該第二位元線對；其中： 對應於一儲存資料的互補資料因應於待被驅動之 一字線從該位元線對被寫入該對記憶體晶胞，且再者， 該儲存於該對記憶體晶胞内的互補資料因應於待被驅 動之一字線讀至該位元線對； 當該第一字線組的任何其中之一字線被驅動時，該 第一讀出放大器組被致動以便該第一位元線對在反相 相位驅動，且第二讀出放大器組被保持於待用狀態以便 該第二位元線對被保持在預先充電準位。 丨.如申請專利範圍第1項所述之記憶體電路，其進一步包 含： 一用以對該位元線對預先充電至一預先充電電壓 的預先充電電路， 其中該對應於被寫入該對記憶體晶胞之互補資料 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I ——：！——ΦΚ.--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 31 594747 A8B8C8D8 六、申請專利範圍 的電壓係一較該預先充電準位高的一第一電壓，以及一 較該預先充電準位低的第二電壓。 3·如申請專利範圍第2項所述之記憶體電路，其中·· 更新作業係於至少一對記憶體晶胞内之該第一電 壓已降至該預先充電準位以下之後進行。 4. 如申請專利範圍第2項所述之記憶體電路，其中 該讀出放大器將該位元線對之一線放大至Η準位 而另一線放至L準位；以及 該被選取之字線的驅動準位被如此設定以致於被 寫入該記憶體晶胞之Η準位端的電壓低於該位元線對 的Η準位。 5. 如申請專利範圍第2項所述之記憶體電路；其中： 該讀出放大器組於該被選取之字線達到一驅動準 位之前被致動，而該位元線對的電位被放大。 6. 如申請專利範圍第1項所述之記憶體電路；其中： 該第一讀出放大器組響應於該記憶體晶胞陣列之 一選擇信號及該第一字線組之一選擇信號而被致動；以 及 該第二讀出放大器組響應於該記憶體晶胞陣列之 一選擇信號及該第二字線組之一選擇信號而被致動。 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------- 經濟部智慧財產局員工消費合作社印製 32
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2001297593A (ja) * 2000-04-10 2001-10-26 Nec Corp 半導体記憶装置及びデータ出力方法
KR100402246B1 (ko) * 2000-10-25 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 쓰기 구동 방법
KR100387719B1 (ko) * 2000-12-29 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 메모리 셀 블록 활성화 제어방법
US6714476B2 (en) * 2001-02-15 2004-03-30 Ibm Corporation Memory array with dual wordline operation
US6449203B1 (en) 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2003030981A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
JP2003030999A (ja) * 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
JP3966718B2 (ja) 2001-11-28 2007-08-29 富士通株式会社 半導体記憶装置
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법
KR100419993B1 (ko) * 2002-02-07 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의 제어방법
GB0203070D0 (en) * 2002-02-09 2002-03-27 Qinetiq Ltd Multiple write-port memory
JP2003273245A (ja) 2002-03-15 2003-09-26 Hitachi Ltd 半導体記憶装置
US6838331B2 (en) * 2002-04-09 2005-01-04 Micron Technology, Inc. Method and system for dynamically operating memory in a power-saving error correction mode
US6751143B2 (en) * 2002-04-11 2004-06-15 Micron Technology, Inc. Method and system for low power refresh of dynamic random access memories
JP2003338180A (ja) * 2002-05-17 2003-11-28 Mitsubishi Electric Corp 半導体記憶装置
JP4392680B2 (ja) 2002-09-05 2010-01-06 エルピーダメモリ株式会社 半導体記憶装置
KR100456598B1 (ko) * 2002-09-09 2004-11-09 삼성전자주식회사 서로 상보되는 데이터를 갖는 메모리 셀들이 배열되는메모리 장치
JP2004119937A (ja) * 2002-09-30 2004-04-15 Fujitsu Ltd 半導体記憶装置
JP4229674B2 (ja) 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US7778062B2 (en) 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7400522B2 (en) 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
JP4377817B2 (ja) 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US6717839B1 (en) 2003-03-31 2004-04-06 Ramtron International Corporation Bit-line shielding method for ferroelectric memories
JP4440118B2 (ja) 2003-04-24 2010-03-24 富士通マイクロエレクトロニクス株式会社 半導体メモリ
CN100452239C (zh) * 2003-04-24 2009-01-14 富士通微电子株式会社 半导体存储器
KR101183684B1 (ko) * 2005-07-13 2012-10-18 삼성전자주식회사 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
DE102006058865B4 (de) * 2005-12-07 2010-06-10 Samsung Electronics Co., Ltd., Suwon Halbleiterspeicherbauelement und Verfahren zum Schreiben von Daten
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US7692951B2 (en) 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
US7800965B2 (en) 2008-03-10 2010-09-21 Micron Technology, Inc. Digit line equilibration using access devices at the edge of sub-arrays
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
US8120939B2 (en) * 2009-09-24 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair
JP5827145B2 (ja) * 2011-03-08 2015-12-02 株式会社半導体エネルギー研究所 信号処理回路
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20160018225A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치
WO2016182753A1 (en) * 2015-05-08 2016-11-17 Sandisk Technologies Llc Data mapping for non-volatile storage
CN105913871B (zh) * 2016-04-05 2019-10-25 成都芯源系统有限公司 可集成于寄存器的多次可编程非易失性差分存储单元
US10818327B2 (en) 2018-06-29 2020-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
US11798613B2 (en) 2018-12-10 2023-10-24 Etron Technology, Inc. Dynamic memory with long retention time
US11302383B2 (en) 2018-12-10 2022-04-12 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
US12068020B2 (en) 2018-12-10 2024-08-20 Etron Technology, Inc. Dynamic memory with sustainable storage architecture and clean up circuit
US11276448B2 (en) * 2020-03-26 2022-03-15 Micron Technology, Inc. Memory array with multiplexed select lines and two transistor memory cells
CN114203230B (zh) 2020-09-18 2023-09-15 长鑫存储技术有限公司 一种列选择信号单元电路、位线感测电路及存储器
EP4231301A4 (en) 2020-09-18 2024-06-19 Changxin Memory Technologies, Inc. BITLINE SCANNING CIRCUIT AND MEMORY
CN114203247B (zh) * 2020-09-18 2024-03-26 长鑫存储技术有限公司 一种位线感测电路及存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157194A (en) 1979-05-23 1980-12-06 Fujitsu Ltd Semiconductor memory device
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS6134790A (ja) 1984-07-25 1986-02-19 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH01130392A (ja) * 1987-11-17 1989-05-23 Mitsubishi Electric Corp ダイナミック型ランダムアクセスメモリ装置
DE3937068C2 (de) * 1988-11-07 1994-10-06 Toshiba Kawasaki Kk Dynamische Halbleiterspeicheranordnung
US5555203A (en) * 1993-12-28 1996-09-10 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
JP3397499B2 (ja) * 1994-12-12 2003-04-14 株式会社東芝 半導体記憶装置
JP4326049B2 (ja) * 1998-10-27 2009-09-02 富士通マイクロエレクトロニクス株式会社 書き込みを高速化したメモリデバイス
JP5034133B2 (ja) * 2000-02-29 2012-09-26 富士通セミコンダクター株式会社 半導体記憶装置
KR100419992B1 (ko) * 2002-01-12 2004-02-26 삼성전자주식회사 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법

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