JP3453638B2

JP3453638B2 - 低電圧損失ドライバ

Info

Publication number: JP3453638B2
Application number: JP03043494A
Authority: JP
Inventors: 健二西村; 邦夫関
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 2003-10-06
Anticipated expiration: 2018-10-06
Also published as: JPH07245988A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ドライバ、さらには半
導体集積回路化されたモータドライバに適用して有効な
技術に関するものであって、たとえばＨＤＤ（ハードデ
ィスク記憶ドライブ装置）のデータ書込／読出用ヘッド
を駆動するボイスコイルモータ・ドライバに利用して有
効な技術に関するものである。

【０００２】

【従来の技術】たとえば、ＨＤＤの高速化にはヘッド位
置決め時間、とくにシーク時間を短くする必要があり、
そのためにはヘッドを高速で動かす必要があり、ヘッド
を高速で駆動するためにはＶＣＭ（ボイスコイルモー
タ）の駆動電流を増やす必要がある。

【０００３】ＶＣＭの駆動電流を増やすためには、ＶＣ
Ｍのコイルにできるだけ大きな駆動電圧を与える必要が
ある。コイルには巻線抵抗などの抵抗分が少なからず寄
生し、この抵抗分が電圧損失分（ＩＲ損失）となる。し
たがって、ＨＤＤの高速化には、できるだけ大きな駆動
電圧を与えることができるドライバが必要となる。

【０００４】図８は発明者等が検討したドライバ１Ａ，
１Ｂの概略構成を示したものであって、１は入力回路、
２は上側駆動回路、３は下側駆動回路、４はトランジス
タＱ３，Ｑ４によるプッシュプル型出力回路、５は出力
端子、６はＶＣＭからなる負荷である。また、Ｉｃｎｔ
は入力電流、Ｖｏは出力電圧、Ｖｃｃは電源電位であ
る。負荷（ＶＣＭ）６は抵抗ＲとインダクタンスＬが直
列に接続された等価回路を有し、互いに逆相で動作する
２つの負荷ドライバ１Ａと１Ｂによって双方向から相補
駆動（ＢＴＬ駆動）される。

【０００５】ここで、本発明者らが検討したところによ
ると、図８に示した回路では、電源電圧（Ｖｃｃ−０）
の電圧利用効率が悪く、電源電圧（Ｖｃｃ−０）に対す
る出力電圧Ｖｏの変化幅（ダイナミックレンジ）が狭い
という問題があった。

【０００６】すなわち、図８に示したドライバ１Ａ，１
Ｂの出力電圧Ｖｏは、上側駆動回路２の最高出力電圧か
らトランジスタＱ３のＶｂｅ（ベース・エミッタ間電圧
＝約０．６〜０．８Ｖ）だけ低いところで飽和してしま
い、それ以上は高くならない。つまり、ドライバ１Ａ，
１Ｂの出力電圧Ｖｏは、少なく見積もっても、電源電位
ＶｃｃからトランジスタＱ３のＶｂｅを差し引いたとこ
ろまでしか上昇することができない。このことが、電源
電圧（Ｖｃｃ−０）に対する出力電圧Ｖｏの変化幅を狭
くしていた。

【０００７】だが、上述したように、ＨＤＤの高速化に
際しては、負荷（ＶＣＭ）６を駆動する出力電圧Ｖｏの
変化幅をできるだけ大きくすることが要求される。この
ためには、上記ドライバ１Ａ，１Ｂの電圧利用効率を高
めて、電源電圧（Ｖｃｃ−０）に対する出力電圧の変化
幅を大きくしなければならない。つまり、Ｈ（高レベ
ル）出力時には出力電圧Ｖｏと電源電位Ｖｃｃの差いわ
ゆる上側出力飽和電圧ができるだけ小さくなるように
し、Ｌ（低レベル）出力時には出力電圧Ｖｏと基準電位
（０Ｖ）の差いわゆる下側出力飽和電圧ができるだけ小
さくなるようにしなければならない。

【０００８】図９は、別のドライバ１Ａの要部における
詳細回路を示す。同図において、入力回路１は、第１お
よび第２の２つのｎｐｎバイポーラ・トランジスタＱ
１，Ｑ２と定電流回路Ｉ１によって構成される。Ｑ１は
エミッタフォロワ回路を形成し、Ｑ２とＩ１はエミッタ
接地型増幅回路を形成する。Ｑ１のエミッタはＱ２のベ
ースに接続され、Ｑ１のコレクタ・エミッタ間電圧とＱ
２のベース・エミッタ間電圧の和に相当する出力電圧Ｖ
ａがＱ２のコレクタから取り出される。

【０００９】上記駆動回路２は、ｎｐｎバイポーラ・ト
ランジスタＱ１５，Ｑ１６，Ｑ１８、ｐｎｐバイポーラ
・トランジスタＱ１７、抵抗Ｒ６，Ｒ９，Ｒ１０，Ｒ１
１によって構成され、入力回路１の出力電圧ＶａがＨ
（高レベル）のときに上側出力トランジスタＱ３をオン
に導通駆動する。

【００１０】下側駆動回路３は、ｐｎｐバイポーラ・ト
ランジスタＱ１１および抵抗Ｒ３によって構成され、入
力回路１の出力電圧ＶａがＬ（低レベル）のときに下側
出力トランジスタＱ４をオンに導通駆動する。

【００１１】出力回路４は、上側出力トランジスタＱ３
および下側出力トランジスタＱ４が共にｎｐｎバイポー
ラ・トランジスタであって、各トランジスタＱ３，Ｑ４
のベース・エミッタ間にはそれぞれベース蓄積電荷の引
き抜きを促進するための抵抗Ｒ１２，Ｒ１３が並列に接
続されている。

【００１２】８はバイアス回路であり、ｎｐｎバイポー
ラ・トランジスタＱ２１，Ｑ１２，Ｑ１３、ｐｎｐバイ
ポーラ・トランジスタＱ１４、抵抗Ｒ４，Ｒ５，Ｒ７，
Ｒ８、コンデンサＣ３、定電流回路Ｉ２によって構成さ
れる。

【００１３】なお、ドライバとしては、たとえば、日立
製作所製半導体集積回路「ＶＣＭドライバ：ＨＡ１３５
２９シリーズ」がある。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。

【００１５】すなわち、上述したドライバでは、上側出
力飽和電圧と下側出力飽和電圧を両立して小さくするこ
とが困難である、という問題が生じる。

【００１６】図９の回路において、入力回路１の出力電
圧Ｖａは、Ｑ１１，Ｑ２１にてそれぞれＶｂｅ（但し、
Ｖｂｅはベース・エミッタ間電圧）ずつ上側にシフトさ
れた後、Ｑ１３，Ｑ１４，Ｑ１２にてそれぞれＶｂｅず
つ下側にシフトされることにより、略Ｖａ−Ｖｂｅで計
算される電圧が出力端子５に伝達される。

【００１７】ここで、Ｖａ＝Ｖｂｅ＋Ｖｃｅ＝約０．８
Ｖとすれば、Ｌ（低レベル）出力時の出力電圧Ｖｏは、
Ｖｂｅを０．６Ｖとすると、Ｖｏ＝０．８Ｖ−０．６Ｖ
＝約０．２Ｖになるはずである。つまり、下側出力飽和
電圧は０．２Ｖまで下がるはずである。

【００１８】ところが、図１０に示すように、実際の回
路動作では、各トランジスタＱ１１，Ｑ２１，Ｑ１３，
Ｑ１４，Ｑ１２のＶｂｅがトランジスタのサイズ（エミ
ッタ面積）や電流密度などによってそれぞれ異なり、こ
れに各抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ７などにてそれぞれに
生じる電圧降下分も加わることにより、実際の下側出力
飽和電圧は上記計算値（約０．２Ｖ）よりもかなり大き
くなってしまう。

【００１９】図１０は各素子におけるサイズ／抵抗値
（ＡＥ，Ｒ）、電流（Ｉ）、電圧降下値（Ｖｂｅ，Ｖ
Ｒ）を表にしたものであって、出力電流ＩｏがＯＡのア
ンドリング状態では、補助出力回路８における電圧降下
は５４２ｍＶとなり、このときの出力電圧ＶｏはＶａ−
０．５４２Ｖとなる。しかし、出力電流Ｉｏが１Ａのと
きの補助出力回路８での電圧降下は１８３ｍＶに減り、
このときの出力電圧ＶｏはＶａ−０．１８３Ｖとなる。
したがって、Ｌ（低レベル）出力時に出力電流Ｉｏが１
Ａ流れる動作状態では、出力電圧Ｖｏが下限となるＬ
（低レベル）出力時でも、その出力電圧Ｖｏは、Ｖａ−
０．１８３Ｖにより、約０．５Ｖまでしか下がることが
できない。このため、下側出力飽和電圧は下側出力トラ
ンジスタＱ４を飽和動作させたときよりも大きくなって
しまう。

【００２０】上述した問題の解決手段としては、ダイオ
ード接続のトランジスタＱ１３に直列にダイオード接続
のトランジスタを挿入するなどして、バイアス回路８に
おける電圧降下の大きさをＶｂｅから２Ｖｂｅに増大さ
せることが考えられる。しかし、この場合は、Ｈ（高レ
ベル）出力時の出力電圧Ｖｏが下がって上側出力飽和電
圧を大きくしてしまう、という背反が生じる。

【００２１】本発明の目的は、ドライバの上側出力飽和
電圧と下側出力飽和電圧とを両立して小さくする、とい
う技術を提供することにある。

【００２２】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２４】すなわち、入力回路の出力電圧をトランジ
スタ１個分のベース・エミッタ間電圧に相当する電圧降
下で出力端子に伝達させるとともに、上記入力回路の出
力電圧をトランジスタのベース・エミッタ間電圧よりも
小さな範囲で基準電位側にシフトさせるレベル調整回路
を設ける、というものである。

【００２５】

【作用】上述した手段によれば、Ｈ（高レベル）出力時
の出力電圧とＬ（低レベル）出力時の出力電圧をそれぞ
れ最適レベルに設定することができる。

【００２６】これにより、ドライバの上側出力飽和電圧
と下側出力飽和電圧とを両立して小さくする、という目
的が達成される。

【００２７】

【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の技術
が適用されたドライバの一実施例を示す。同図に示すド
ライバ１Ａ，１ＢはＨＤＤのヘッド駆動を行うＶＣＭ
（ボイスコイルモータ）を負荷６とするものであって、
１は入力回路、２は上側駆動回路、３は下側駆動回路、
４はトランジスタＱ３，Ｑ４によるプッシュプル型出力
回路、５は出力端子、６は負荷（ＶＣＭ）、７は昇圧回
路、８はバイアス回路である。また、Ｉｃｎｔは入力電
流、Ｖｏは出力電圧、Ｖｃｃは電源電位である。負荷
（ＶＣＭ）６は抵抗ＲとインダクタンスＬが直列に接続
された等価回路で表すことができる。かかる負荷（ＶＣ
Ｍ）６は、互いに逆相で動作する２つの負荷ドライバ１
Ａと１Ｂによって双方向から相補駆動（ＢＴＬ駆動）さ
れる。

【００２８】入力回路１は、第１および第２のダーリン
トン接続の２つのｎｐｎバイポーラ・トランジスタＱ
１，Ｑ２、定電流回路Ｉ１、発振防止用コンデンサＣ１
などによって構成される。Ｑ１はエミッタフォロワ回路
を形成し、Ｑ２とＩ１はエミッタ接地型増幅回路を形成
する。Ｑ１のエミッタはＱ２のベースに接続され、Ｑ１
のコレクタ・エミッタ間電圧とＱ２のベース・エミッタ
間電圧の和に相当する出力電圧ＶａがＱ２のコレクタか
ら取り出される。入力回路１はいわゆるＡ級増幅器を成
すような動作とされ、その出力動作点（Ｖａ、Ｖａ’）
は電源電圧Ｖｃｃのほぼ半分の電位とされる。

【００２９】上側駆動回路２は、ｎｐｎバイポーラ・ト
ランジスタＱ１５，Ｑ１６，Ｑ１８、ｐｎｐバイポーラ
・トランジスタＱ１７、抵抗Ｒ６，Ｒ９，Ｒ１０，Ｒ１
１にょって構成され、入力回路１の出力電圧ＶａがＨ
（高レベル）のときに上側出力トランジスタＱ３をオン
に導通駆動する。

【００３０】下側駆動回路３は、ｐｎｐバイポーラ・ト
ランジスタＱ１１および抵抗Ｒ３によって構成され、入
力回路１の出力電圧ＶａがＬ（低レベル）のときに下側
出力トランジスタＱ４をオンに導通駆動する。

【００３１】出力回路４は、抵抗Ｒ１２，Ｒ１３と、ト
ランジスタＱ３，Ｑ４とから構成される。出力回路４を
成す上側及び下側トランジスタＱ３，Ｑ４が、図示の全
体の回路とともにモノリシック半導体集積回路を成すの
に適するよう、共にｎｐｎバイポーラ・トランジスタか
ら構成される。各トランジスタＱ３，Ｑ４のベース・エ
ミッタ間にはそれぞれベース蓄積電荷の引き抜きを促進
するための抵抗Ｒ１２，Ｒ１３が並列に接続されてい
る。

【００３２】バイアス回路８は、ｎｐｎバイポーラ・ト
ランジスタＱ２１，Ｑ１２，Ｑ１３、ｐｎｐバイポーラ
・トランジスタＱ１４、抵抗Ｒ４，Ｒ５，Ｒ７，Ｒ８、
コンデンサＣ３、定電流回路Ｉ２によって構成され、出
力Ｖｏが入力回路１の出力ＶａよりもＶｂｅ以上高レベ
ルである範囲において、トランジスタＱ１１をオン状態
にせしめる電位をかかるトランジスタＱ１１のエミッタ
に供給する。これによって、出力トランジスタＱ４が動
作され、出力Ｖｏが入力回路１の出力Ｖａに追従される
ようにされる。

【００３３】なお、下側駆動回路３におけるトランジス
タＱ１１のベース側抵抗Ｒ３、およびバイアス回路８に
おける抵抗Ｒ４，Ｒ５、コンデンサＣ３は、回路の異常
動作を防止するために適宜に設定されるものである。

【００３４】すなわち、図示の構成において駆動トラン
ジスタＱ１１がオンとなる状態においては、出力端子５
からバイアス回路８を介して、駆動トランジスタＱ１１
のエミッタに至り、かつ駆動トランジスタＱ１１のコレ
クタから出力トランジスタＱ４のベース、及びコレクタ
を介して再び出力端子５に至る帰還ループが形成される
ことになり、かかる帰還ループでの信号位相回転とその
ときのゲインに応じて発振ないしは、発振しがちな不安
定状態があらわれやすくなる。抵抗Ｒ３ないしＲ５、コ
ンデンサＣ３は、かかる帰還動作を安定化する。

【００３５】ここで、入力回路１には、その出力電圧Ｖ
ａをトランジスタ１個分のベース・エミッタ間電圧Ｖｂ
ｅよりも小さな範囲で基準電位側にシフトさせるレベル
調整回路９が設けられている。このレベル調整回路９
は、入力回路１の出力側を構成する第２トランジスタＱ
２のコレクタに抵抗Ｒ１を直列に挿入することにより形
成されている。抵抗Ｒ１の電圧降下は、定電流回路Ｉ１
からの電流と抵抗Ｒ１の抵抗値とによって決まる。従っ
て、抵抗Ｒ１の値により、入力回路１から下側駆動回路
３に入力される電圧Ｖａのレベルを任意の幅で設定する
ことができる。

【００３６】昇圧回路７は、本発明と直接に関係がない
のでその詳細を図示しないが、その内部に電源電圧をＶ
ｃｃによって動作される発振回路と、かかる発振回路に
よってスイッチ制御されるバイポーラトランジスタから
なる複数のスイッチ素子と、モノリシック半導体集積回
路の外部端子Ｔ１〜Ｔ３に結合されるコンデンサＣ４、
Ｃ５から構成される。

【００３７】第１スイッチ状態では、Ｔ１が電源端子Ｖ
ｃｃに結合され、Ｔ２が回路の接地電位点に結合される
ことによって、電荷移送コンデンサＣ４がほぼ電源電圧
レベルに充電される。

【００３８】第２スイッチ状態では、Ｔ１がＴ３に結合
されＴ２が電源端子Ｖｃｃに結合される。従って、出力
コンデンサＣ５には、電源電圧ＶｃｃとコンデンサＣ４
の充電電圧とを加えた昇圧された電圧が供給される。

【００３９】発振回路による第１、第２スイッチ状態の
交互の周期動作によって、出力コンデンサＣ５には、継
続的に昇圧電圧（Ｖｂｓｔ）が形成される。

【００４０】次に、動作について説明する。図１におい
て、出力端子５は出力回路４によってＨ（高レベル）ま
たはＬ（低レベル）に駆動される。バイアス回路８は、
出力端子５の出力電圧Ｖｏに対し、Ｖｂｅ上側にシフト
した電位を、下側駆動トランジスタＱ１１のエミッタに
与える。

【００４１】この構成において、入力回路１に形成され
たレベル調整回路９の抵抗Ｒ１の値を適当に選んでおく
と、入力回路１から下側駆動回路３に入力される出力電
圧Ｖａのレベルを、Ｌ（低レベル）出力時の下側出力飽
和電圧とＨ（高レベル）出力時の上側出力飽和電圧の合
計を最小とするように最適化することができる。

【００４２】このようにして、補助出力回路８にて電圧
降下を行わせるためのトランジスタ数を変更することな
く、Ｈ（高レベル）出力時の出力電圧ＶｏとＬ（低レベ
ル）出力時の出力電圧Ｖｏをそれぞれ最適レベルに設定
することができる。これにより、ドライバ１Ａの上側出
力飽和電圧と下側出力飽和電圧とを両立して小さくする
ことができる。

【００４３】図２の（Ａ）（Ｂ）はそれぞれは、出力電
流Ｉｏに対する出力飽和電圧Ｖｓａｔ（上側出力飽和電
圧と下側出力飽和電圧の合計）の変化状態をグラフで示
したものであって、（Ａ）は上記レベル調整回路９を使
用しなかった場合、（Ｂ）は上記レベル調整回路９を使
用して最適化処理を行った場合をそれぞれ示す。同図に
示すように、出力飽和電圧Ｖｓａｔは、上記レベル調整
回路９での設定によって大幅な低減化が可能である。

【００４４】図３は出力電流Ｉｏに対する下側出力飽和
電圧Ｖｓａｔの変化状態をグラフで示したものであっ
て、細い実線は上記レベル調整回路９を使用しなかった
従来回路の場合、太い実線は上記レベル調整回路９を使
用して最適化設定を行った新回路の場合をそれぞれ示
す。

【００４５】図４はトランジスタ（Ｑ３，Ｑ４）のエミ
ッタ面積ＡＥとそのエミッタ面積によって得られる出力
飽和電圧Ｖｓａｔとの関係を示したものであって、同図
に示すように、本発明では、同じ出力飽和電圧Ｖｓａｔ
を得るためのエミッタ面積を従来比でほぼ半分にするこ
とができる。これにより、半導体集積回路化する場合
に、半導体チップ面積の縮小による低コスト化を達成す
ることができる。

【００４６】図１の回路を周知のモノリシック半導体集
積回路、すなわちＰ型シリコンからなるような半導体基
板上に、ｐｎ接合分離や絶縁層分離されたｎ型シリコン
からなるような素子形成領域を形成し、かかる素子形成
領域に拡散抵抗やｎｐｎバーチカルトランジスタ、ｐｎ
ｐラテラルトランジスタを形成する半導体集積回路化す
る場合、良い性能を得ることができるとともに、必要と
する半導体チップを比較的、小さいものとすることがで
きる。

【００４７】すなわち、出力トランジスタＱ３，Ｑ４
は、それらによって制御すべき電流が比較的大きいこと
によって、大きいサイズが必要となるものとなる。ｎ型
素子形成領域が、順次にベース、エミッタを形成するい
わゆるバーチカル構造のｎｐｎトランジスタと、ｎ型素
子形成領域に互いに離間してｐ型エミッタ、コレクタを
形成するいわゆるラテラル構造のｐｎｐトランジスタと
を対結した場合、ｎｐｎトランジスタの方が遮断周波数
特性も良く、かつ同じ許容電流なら、比較的小さいサイ
ズとすることができる。従って、性能が良く、かつ比較
的半導体チップサイズの小さい半導体集積回路を得るこ
とができる。

【００４８】図示の入力回路１は、ダーリントン接続の
トランジスタＱ１，Ｑ２のコレクタが実質的に共通にさ
れていることによって、入力電流Ｉｃｎｔのレベルの不
所望な増大にかかわらずに、出力トランジスタＱ４の最
適駆動を可能とする。

【００４９】すなわち、トランジスタＱ１のコレクタ電
位は、かかるトランジスタＱ１が充分にオンとなるよう
に入力電流Ｉｃｎｔが充分大きなレベルになった場合で
あっても、ほぼそのエミッタ電位にまで低下するにすぎ
ない。これに応じて、その時の入力回路１の出力Ｖｃｃ
すなわちトランジスタＱ２のコレクタ電位は、回路の接
地電位より高い電位にまでしか低下しない。出力Ｖａの
最低レベルのこのような制限により、下側駆動トランジ
スタＱ１１が強くオン状態にされてまうことを防ぐこと
ができ、それに応じて出力トランジスタＱ４が過大電流
をもって駆動されてしまうことを防ぐことができる。

【００５０】なお、図示の構成でなく、例えばトランジ
スタＱ１を省き、トランジスタＱ２のベースに直接に入
力電流Ｉｃｎｔを与えるようにする場合、入力電流Ｉｃ
ｎｔが大きくなるとそれに応じてトランジスタＱ２が充
分にオン状態となる可能性が生じ、トランジスタＱ２の
コレクタ電位、すなわち入力回路１の出力Ｖａがほぼ回
路の接地電位にまで低下する可能性が生ずる。このよう
に出力Ｖａがほぼ回路の接地電位にまで低下すると、下
側駆動トランジスタＱ１１が強くオン状態とされ、これ
に応じて出力トランジスタＱ４が過大電流をもって駆動
される。すなわち、バイアス回路８は図９に関連しての
説明から明らかなように出力端子５の出力Ｖｏに対し、
ベース・エミッタ順方向電圧Ｖｂｅだけ正電位側にレベ
ルシフトした電位を下側駆動トランジスタＱ１１のエミ
ッタに与える。これに応じて、下側駆動トランジスタＱ
１１は、そのベース電位すなわち入力回路１の出力Ｖａ
がはぼ回路の接地電位にまで低下されてしまったなら、
出力回路４の出力Ｖｏがほぼ接地電位に低下するまでオ
ン状態を維持するものである。これに応じて、出力トラ
ンジスタＱ４は、いわば過剰飽和状態まで駆動され、大
きなベース蓄積電荷をもつようになり、大きな動作遅延
をもつようになる。その結果、出力端子５の出力Ｖｏに
大きな信号歪が与えられてしまうこととなるものであ
る。

【００５１】図１のようにする場合は、上述のように入
力回路１の出力Ｖａの最低レベルを制限することがで
き、出力トランジスタＱ４の過剰飽和を防ぐことができ
る。言いかえると、出力Ｖｏの信号歪を増大させない程
度に、出力Ｖｏのダイナミックレンジを充分に大きくす
ることができる。

【００５２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００５３】たとえば、図５は本発明の第２の実施例を
示したものであって、この第２の実施例では、入力回路
１を構成する第２トランジスタＱ２のコレクタにショッ
トキー・ダイオードＤ１を直列に挿入することにより、
レベル調整回路９を形成している。このレベル調整回路
９を使う場合は、出力飽和電圧の設定値がショットキー
・ダイオードＤ１によって固定されてしまい、出力ダイ
ナミックレンジを最大とするような微調整が困難となる
ものの、トランジスタのベース・エミッタ間電圧Ｖｂｅ
よりも小さなショットキー電圧分の電圧シフトにより、
出力飽和電圧の最適化設定を行うことができる。

【００５４】また、図６は本発明の第３の実施例を示し
たものであって、同図に示すように、入力回路１を構成
する第１トランジスタＱ１のコレクタを第２トランジス
タＱ２のコレクタから分離し、この分離した第１トラン
ジスタＱ１のコレクタを出力回路４と同じ電源電位Ｖｃ
ｃに接続することによっても、上記レベル調整回路９を
形成することができる。

【００５５】さらに、図７に示す第４の実施例のよう
に、レベル調整回路９は、入力回路１を形成する第１ト
ランジスタＱ１のコレクタを第２トランジスタＱ２のコ
レクタから分離し、この分離した第１トランジスタＱ１
のコレクタを出力回路４と同じ電源電位Ｖｃｃに接続す
るとともに、第２トランジスタＱ２のエミッタに抵抗Ｒ
３０を挿入したものであってもよい。

【００５６】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野である磁気
ディスク記憶ドライブ装置（ＨＤＤ）に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば光ディスク記憶ドライブ装置（ＣＤ−ＲＯＭ）な
どにも適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。

【００５８】すなわち、ドライバの上側出力飽和電圧と
下側出力飽和電圧とを両立して小さくすることができ、
同じ出力飽和電圧を得る場合は素子サイズを大幅に縮小
して低コスト化を達成することができる、という効果が
得られる。

【図面の簡単な説明】

【図１】本発明の技術が適用されたドライバの第１の実
施例を示す回路図

【図２】出力電流に対する上側および下側の出力飽和電
圧の合計の変化状態を示すグラフ

【図３】出力電流に対する下側出力飽和電圧の変化状態
を示すグラフ

【図４】トランジスタのサイズと出力飽和電圧との関係
を示すグラフ

【図５】本発明の第２の実施例を示す回路図

【図６】本発明の第３の実施例を示す回路図

【図７】本発明の第４の実施例を示す回路図

【図８】発明者らが予め検討したドライバの概略構成図

【図９】本発明に先立って本発明者らが検討した他のド
ライバの要部での詳細回路を示す。

【図１０】バイアス回路における素子ごとの電圧降下状
態を示す表

【符号の説明】

１入力回路２上側駆動回路３下側駆動回路４出力回路５出力端子６負荷（ボイスコイルモータ）７昇圧回路８バイアス回路９レベル調整回路Ｖａ入力回路の出力電圧Ｖｏ出力端子５での出力電圧Ｖｃｃ電源電位（１２Ｖ）Ｖｂｓｔ昇圧電圧（１４Ｖ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−290193（ＪＰ，Ａ) 実開平１−162923（ＪＰ，Ｕ) 特表平２−502493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02P 7/00 H02P 5/00 G11B 21/02

Claims

(57)【特許請求の範囲】

【請求項１】電源電位側から負荷を駆動する上側出力
トランジスタと基準電位側から上記負荷を駆動する下側
出力トランジスタとにより形成されるプッシュプル型の
出力回路と、エミッタフォロワ回路を形成する第１トラ
ンジスタのエミッタを、エミッタ接地型増幅回路を形成
する第２トランジスタのベースに接続するとともに、第
１トランジスタのコレクタ・エミッタ間電圧と第２トラ
ンジスタのベース・エミッタ間電圧の和に相当する出力
電圧を第２トランジスタのコレクタ側から出力する入力
回路と、上記入力回路の出力電圧によって上記出力回路
の上側出力トランジスタと下側出力トランジスタを相補
駆動する上側駆動回路および下側駆動回路と、上記入力
回路の出力電圧をトランジスタ１個分のベース・エミッ
タ間電圧に相当する電圧降下で上記出力端子に伝達する
補助出力回路と、上記入力回路および上記補助出力回路
の動作電源電圧をそれぞれ上記出力回路の動作電源電圧
よりも高くする昇圧回路と、上記入力回路の出力電圧を
トランジスタのベース・エミッタ間電圧よりも小さな範
囲で基準電位側にシフトさせるレベル調整回路とを備え
たことを特徴とする低電圧損失ドライバ。
【請求項２】入力回路の出力側を構成する第２トラン
ジスタのコレクタに抵抗を直列に挿入することにより上
記レベル調整回路を形成したことを特徴とする請求項１
に記載の低電圧損失ドライバ。
【請求項３】第２トランジスタのコレクタにショット
キー・ダイオードを直列に挿入することにより上記レベ
ル調整回路を形成したことを特徴とする請求項１または
２に記載の低電圧損失ドライバ。
【請求項４】第１トランジスタのコレクタを第２トラ
ンジスタのコレクタから分離し、この分離した第１トラ
ンジスタのコレクタを出力回路の電源電位に接続するこ
とにより上記レベル調整回路を形成したことを特徴とす
る請求項１から３までのいずれかに記載の低電圧損失ド
ライバ。
【請求項５】第１トランジスタのコレクタを第２トラ
ンジスタのコレクタから分離し、この分離した第１トラ
ンジスタのコレクタを出力回路と同じ電源電位に接続す
るとともに、第２トランジスタのエミッタに抵抗を挿入
することにより上記レベル調整回路を形成したことを特
徴とする請求項１から４までのいずれかに記載の低電圧
損失ドライバ。
【請求項６】ディスク記憶ドライブ装置のデータ書込
／読出ヘッドを駆動するボイスコイルモータと、このボ
イスコイルモータを電源電位側から駆動する上側出力ト
ランジスタと上記ボイスコイルモータを基準電位側から
駆動する下側出力トランジスタとにより形成されるプッ
シュプル型の出力回路と、エミッタフォロワ回路を形成
する第１トランジスタのエミッタを、エミッタ接地型増
幅回路を形成する第２トランジスタのベースに接続する
とともに、第１トランジスタのコレクタ・エミッタ間電
圧と第２トランジスタのベース・エミッタ間電圧に相当
する出力電圧を第２トランジスタのコレクタ側から取り
出す入力回路と、上記入力回路の出力によって上記出力
回路の上側出力トランジスタと下側出力トランジスタを
相補駆動する上側駆動回路および下側駆動回路と、上記
入力回路の出力電圧をトランジスタ１個分のベース・エ
ミッタ間電圧に相当する電圧降下で上記出力端子に伝達
する補助出力回路と、上記入力回路および上記補助出力
回路の動作電源電圧をそれぞれ上記出力回路の動作電源
電圧よりも高くする昇圧回路と、上記入力回路の電圧を
トランジスタのベース・エミッタ間電圧よりも小さな範
囲で基準電位側にシフトさせるレベル調整回路とを備え
たことを特徴とするディスク記憶ドライブ装置。