JP3431545B2 - パワードライブ回路 - Google Patents
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- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＤ、ＣＤ−ＲＯ
Ｍなどのアクチュエータ用ドライバや、オーディオ用パ
ワーアンプなどの電流能力の大きいパワードライブ回路
に関する。 【０００２】 【従来の技術】ＣＤ、ＣＤ−ＲＯＭなどのアクチュエー
タ用ドライバや、オーディオ用パワーアンプなどの電流
能力の大きいパワードライブ回路として、出力段素子や
制御素子としてバイポーラトランジスタを使用し、その
他の制御回路構成部品なども含めて集積（ＩＣ）化した
ものが多く使用されている。 【０００３】一般に、同一基板上にＰＮＰ形バイポーラ
トランジスタとＮＰＮ型バイポーラトランジスタを形成
する場合には、製造工程上の問題から、ＮＰＮ形バイポ
ーラトランジスタを動作電流の流れが縦方向となるバー
ティカル構造にし、一方ＰＮＰ形バイポーラトランジス
タを動作電流の流れがほぼ横方向となるラテラル構造に
する。 【０００４】バーティカル構造、つまりＮＰＮ型のバイ
ポーラトランジスタは、チップ面積が小さくても電流能
力が大きくとれるが、ラテラル構造、つまりＰＮＰ形の
バイポーラトランジスタは電流が表面近くを流れるた
め、表面の影響を強く受けて電流増幅率を大きくとれな
い。このため、ＰＮＰ形のバイポーラトランジスタの電
流能力を大きくするためには素子面積を大きくする必要
があり、コスト的にも不利となる。 【０００５】このことから、パワードライバ回路などで
は出力トランジスタ、さらにはこの出力パワートランジ
スタを駆動するための駆動用トランジスタを、ＮＰＮ型
トランジスタで構成したものが提案されている。 【０００６】そして、このようなパワードライブ回路に
おいて、プッシュプル動作を行う出力パワートランジス
タをクロスオーバー歪みを発生させることなく駆動する
ために、アイドリング電流を常時流しておく必要があ
り、そのためのアイドリングループが形成されている。 【０００７】 【発明が解決しようとする課題】この従来のパワードラ
イブ回路では、アイドリング電流はアイドリングループ
での設定により、プッシュプル動作を行う出力パワート
ランジスタがクロスオーバー歪みを発生することなく駆
動させるために必要とされる、一定の電流値となるよう
に調整されている。そして、このアイドリング電流値
は、入力信号の有無や、負荷の大小に依らず、一定の値
とされていた。 【０００８】ところが、この従来のパワードライブ回路
において、大きな負荷が接続された場合に、アイドリン
グ電流を必要最小限に小さく設定している時にはアイド
リングループが発振状態に陥りやすく、これにつれて出
力回路も発振し、この発振現象により周囲の機器に悪影
響を与え、例えば誤動作などの原因となる。 【０００９】このような発振現象を避けるためには、大
きな負荷が接続されるとき、即ち大きな出力電流が必要
なときには、アイドリング電流を大きな値に設定して、
アイドリングループの発振余裕度を向上することが必要
であった。しかし、この場合には、大きなアイドリング
電流が無信号時、小出力電流時にも流されることから、
全体としての消費電力が大きくなってしまうという問題
があった。 【００１０】また、アイドリングループ中に大容量のコ
ンデンサを設けることによって、上記のような発振現象
を抑制することも考えられるが、このためには、パワー
ドライブ回路が作り込まれるＩＣの所要面積がコンデン
サのために大きくなり、不経済なものとなってしまった
り、周波数特性が悪化するおそれがある。 【００１１】そこで、本発明は、出力電流が大きいとき
にも発振現象を防止し、全体としての消費電力を抑制す
ると共に、発振防止用コンデンサを不要とするパワード
ライブ回路を提供することを目的とする。 【００１２】 【課題を解決するための手段】請求項１のパワードライ
ブ回路は、電源間に直列接続されプッシュプル制御され
る出力トランジスタと、入力手段と、アイドリング電流
設定値に応じたアイドリング電流を前記出力トランジス
タに流すアイドリング回路とを備え、前記出力トランジ
スタの電流が増すと前記アイドリング電流を増加させ、
前記出力トランジスタの電流が減ると前記アイドリング
電流を減少させるように前記アイドリング回路を制御す
ることを特徴とする。 【００１３】 【課題を解決するための手段】請求項１のパワードライ
ブ回路は、電源間に直列接続されプッシュプル制御され
る正側出力トランジスタ及び負側出力トランジスタと、
入力信号を受け、この入力信号に応答して前記正側及び
負側出力トランジスタに駆動信号を供給するための入力
回路と、アイドリング電流設定値に応じたアイドリング
電流を前記正側及び負側出力トランジスタに流すアイド
リング回路とを備え、前記正側及び負側出力トランジス
タを流れる電流値を検出し、この検出された電流値に応
じて前記アイドリング電流設定値を変更して、前記正側
及び負側出力トランジスタの電流が増すと前記アイドリ
ング電流を増加させ、前記正側及び負側出力トランジス
タの電流が減ると前記アイドリング電流を減少させるよ
うに前記アイドリング回路を制御することを特徴とす
る。 【００１４】また、アイドリングループ中に発振防止用
の大容量コンデンサを設ける必要がないから、パワード
ライブ回路が作り込まれるＩＣの所要面積を小さく保つ
ことができ、経済的であり、かつ周波数特性を良好に保
つことができる。 【００１５】 【発明の実施の形態】以下、本発明の実施例について、
図を参照して説明する。 【００１６】図１は、本発明の第１実施例に係るパワー
ドライブ回路を示す図である。図１に示されるように、
本発明の第１実施例のパワードライブ回路は、大別して
入力手段１０と、電流差動手段２０と、出力手段３０と
から構成される。 【００１７】入力手段１０は、第１電源である電源電圧
Ｖｃｃと第２電源である接地電位Ｅ間に、第１定電流源
Ｉ１、第１調整用抵抗Ｒ１，ＮＰＮ型バイポーラトラン
ジスタＱ１、ダイオードＤ１，信号入力トランジスタＱ
２を直列に接続する。第２調整用抵抗Ｒ２を、ＮＰＮ型
バイポーラトランジスタＱ１のベースと、第１定電流源
Ｉ１と第１調整用抵抗Ｒ１との間に接続する。第１調整
用抵抗Ｒ１及び第２調整用抵抗Ｒ２は、アイドリングル
ープ中の電圧を調整するものであり、必要に応じてその
抵抗値が変更できるように、半固定抵抗器などが使用さ
れる。また、ＮＰＮ型バイポーラトランジスタＱ１，ダ
イオードＤ１もアイドリングループ形成用に設けられた
ものである。 【００１８】信号入力トランジスタＱ２のベースには入
力信号が印加されるが、その入力端子ＩＮは直流的には
電源電圧Ｖｃｃと接地電位Ｅの中間電位にあり、このた
め直流バイアスが印加されたり、出力端子ＯＵＴの電位
が帰還される。したがって、入力端子ＩＮは中点の直流
電位に交流入力信号が重畳された状態で動作する。 【００１９】また、ダイオードＤ１と信号入力トランジ
スタＱ２の接続点電位が後述する電流差動手段２０の一
方の入力として出力される。 【００２０】電流差動手段２０は、電源電圧Ｖｃｃと接
地電位Ｅとの間に第２定電流源Ｉ２を介して差動回路の
一方側の構成要素と他方側の構成要素とがそれぞれ形成
される。 【００２１】まず、この差動回路の一方側は、ＰＮＰ型
バイポーラトランジスタＱ５と第３定電流源Ｉ３とが直
列に接続され、その接続点が本電流差動手段２０の出力
端子となる。ＰＮＰ型バイポーラトランジスタＱ４とＰ
ＮＰ型バイポーラトランジスタＱ３が直列に接続され、
ＰＮＰ型バイポーラトランジスタＱ３のエミッタとＰＮ
Ｐ型バイポーラトランジスタＱ４のベース及びＰＮＰ型
バイポーラトランジスタＱ５のベースが接続されるとと
もに、ＰＮＰ型バイポーラトランジスタＱ３のベースが
入力手段１０のダイオードＤ１と信号入力トランジスタ
Ｑ２の接続点に接続され、本電流差動手段２０の一方の
入力端子となる。また、ＰＮＰ型バイポーラトランジス
タＱ４とＰＮＰ型バイポーラトランジスタＱ５とは そ
のベース−エミッタ電圧が接続上等しくなるから、電流
ミラー回路として機能する。 【００２２】次に、差動回路を構成する他方側は、ＰＮ
Ｐ型バイポーラトランジスタＱ６が設けられ、またＰＮ
Ｐ型バイポーラトランジスタＱ７とＰＮＰ型バイポーラ
トランジスタＱ８が直列に接続され、ＰＮＰ型バイポー
ラトランジスタＱ８のエミッタとＰＮＰ型バイポーラト
ランジスタＱ６のベース及びＰＮＰ型バイポーラトラン
ジスタＱ７のベースが接続されるとともに、ＰＮＰ型バ
イポーラトランジスタＱ８のベースが出力手段３０の出
力端子ＯＵＴに接続され、本電流差動手段２０の他方の
入力端子となる。また、ＰＮＰ型バイポーラトランジス
タＱ６とＰＮＰ型バイポーラトランジスタＱ７とは そ
のベース−エミッタ電圧が接続上等しくなるから、電流
ミラー回路として機能する。 【００２３】そして、ＰＮＰ型バイポーラトランジスタ
Ｑ３，Ｑ４（またはＱ５）、Ｑ６（またはＱ７）、Ｑ８
の各ベース−エミッタ間が、アイドリングループの一部
を構成している。 【００２４】出力手段３０は、電源電圧Ｖｃｃと接地電
位Ｅ間にＮＰＮ型バイポーラトランジスタＱ１０とＮＰ
Ｎ型バイポーラトランジスタＱ１２とが直列に接続さ
れ、その中間接続点が出力端子ＯＵＴとなる。そして、
ダーリントン接続となるようにＮＰＮ型バイポーラトラ
ンジスタＱ１０にＮＰＮ型バイポーラトランジスタＱ９
が、ＮＰＮ型バイポーラトランジスタＱ１２にＮＰＮ型
バイポーラトランジスタＱ１１がそれぞれ接続される。
抵抗Ｒ３がＮＰＮ型バイポーラトランジスタＱ１０のベ
ース−エミッタ間に、抵抗Ｒ４がＮＰＮ型バイポーラト
ランジスタＱ１２のベース−エミッタ間に設けられる。 【００２５】そして、ＮＰＮ型バイポーラトランジスタ
Ｑ９のベースに前記入力手段１０の第１調整用抵抗Ｒ１
とＮＰＮ型バイポーラトランジスタＱ１との接続点が接
続され、ＮＰＮ型バイポーラトランジスタＱ９，Ｑ１０
で構成される第１ダーリントン接続ＮＰＮ形バイポーラ
トランジスタの入力とされる。 【００２６】同様にＮＰＮ型バイポーラトランジスタＱ
１１のベースに前記電流差動手段２０のＰＮＰ型バイポ
ーラトランジスタＱ５と第３定電流源Ｉ３との接続点が
接続され、ＮＰＮ型バイポーラトランジスタＱ１１、Ｑ
１２で構成される第２ダーリントン接続ＮＰＮ形バイポ
ーラトランジスタの入力とされる。 【００２７】さらに、ＮＰＮ型バイポーラトランジスタ
Ｑ１０のベースーエミッタ間に電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ１３のベースーエミッタ及び抵抗
Ｒ５が接続され、この電流検出用ＮＰＮ型バイポーラト
ランジスタＱ１３のコレクタがＮＰＮ型バイポーラトラ
ンジスタＱ１のベースに接続される。同様に、ＮＰＮ型
バイポーラトランジスタＱ１２のベースーエミッタ間に
電流検出用ＮＰＮ型バイポーラトランジスタＱ１４のベ
ースーエミッタ及び抵抗Ｒ６が接続され、この電流検出
用ＮＰＮ型バイポーラトランジスタＱ１４のコレクタが
ＮＰＮ型バイポーラトランジスタＱ１のベースに接続さ
れる。 【００２８】この電流検出用ＮＰＮ型バイポーラトラン
ジスタＱ１３，及び電流検出用ＮＰＮ型バイポーラトラ
ンジスタＱ１４は、ＮＰＮ型バイポーラトランジスタＱ
１０，Ｑ１２を流れる電流に比例した電流が流され、そ
の電流が第２調整用抵抗Ｒ２に流れる。これにより、ア
イドリングループの電流設定が、出力電流に応じて増加
されるように、機能することになる。 【００２９】さて、本発明のような、プッシュプル増幅
回路はＢ級増幅であり、上半波と下半波とのつなぎ目で
ある時間軸を横切る部分に無理がでてクロスオーバー歪
みを生じる。この増幅器の動作をＡＢ級に近づけて、レ
ベルの低い部分の上下のつながりを改善するために、出
力回路には予め所定のアイドリング電流を流しておく必
要がある。このためのバイアス回路としてのアイドリン
グループが次のように形成されている。 【００３０】つまり、出力端子ＯＵＴから見て、ＮＰＮ
型バイポーラトランジスタＱ１０のベース−エミッタ、
ＮＰＮ型バイポーラトランジスタＱ９のベース−エミッ
タ、第１調整用抵抗Ｒ１，第２調整用抵抗Ｒ２，ＮＰＮ
型バイポーラトランジスタＱ１のベース−エミッタ、ダ
イオードＤ１、ＰＮＰ型バイポーラトランジスタＱ３の
ベース−エミッタ、ＰＮＰ型バイポーラトランジスタＱ
４のベース−エミッタ、ＰＮＰ型バイポーラトランジス
タＱ７のベース−エミッタ、ＰＮＰ型バイポーラトラン
ジスタＱ８のベース−エミッタのループとなっている。 【００３１】ここで、ダイオードＤ１の順方向電圧降下
をＶｄ１とし、ＮＰＮ型バイポーラトランジスタＱ１，
ＰＮＰ型バイポーラトランジスタＱ３，Ｑ４，Ｑ７，Ｑ
８及びＮＰＮ型バイポーラトランジスタＱ９，Ｑ１０の
各ベース−エミッタ間順方向電圧降下を、Ｖｂｅ１，Ｖ
ｂｅ３，Ｖｂｅ４，Ｖｂｅ７，Ｖｂｅ８，Ｖｂｅ９，Ｖ
ｂｅ１０とし、第１調整用抵抗Ｒ１の電圧降下をＶｒ
１、第２調整用抵抗Ｒ２の電圧降下をＶｒ２とすると、
Ｖｒ２＋Ｖｂｅ１＋Ｖｄ１−Ｖｂｅ３−Ｖｂｅ４＋Ｖｂ
ｅ７＋Ｖｂｅ８−Ｖｂｅ９−Ｖｂｅ１０−Ｖｒ１＝０の
式が成立するように、各トランジスタ、ダイオード、抵
抗の回路素子が設計されており、また微少な調整を第１
調整用抵抗Ｒ１、第２調整用抵抗Ｒ２の抵抗値調整によ
り行う。集積回路では、同一チップ上の温度差が小さい
ため、上記のアイドリングループ中のダイオード、トラ
ンジスタなどの各素子の温度特性も揃えることができ
る。 【００３２】このアイドリングループの形成により、入
力端子ＩＮへの信号がないとき（無信号時）にも、出力
パワートランジスタＱ１０及び出力パワートランジスタ
Ｑ１２を介して所定のアイドリング電流が流れる。な
お、入力端子ＩＮ、出力端子ＯＵＴとも、直流的に中点
電位に保たれている。また、所定のアイドリング電流が
安定して流されるため、パワードライブ回路の歪みを小
さくすることができる。 【００３３】ところで、この種のプッシュプル増幅形の
パワードライブ回路では、負荷が大きい場合には、アイ
ドリング電流の値によっては不要な発振現象が発生する
ことがある。 【００３４】図２，図３は、本発明の第１実施例を示す
図１において、電流検出用ＮＰＮ型バイポーラトランジ
スタＱ１３，Ｑ１４を設けない通常の電流一定形のアイ
ドリングループを有するパワードライブ回路についての
シミュレーション結果を示す図である。 【００３５】図２，図３のどちらも、大負荷（抵抗８
Ω、インダクタンス４７μＨ）をＢＴＬ（Balanced Tr
ansformer Less）駆動したときの正側出力の波形を示
している。 【００３６】図２は、アイドリング電流が１ｍＡの場合
である。この図から明らかなように、アイドリング電流
が１ｍＡと少ない場合には、出力波形が激しく発振して
いることが分かる。また、その発振状態にも出力波形の
タイミングと対応して発生期間と消滅期間があることが
分かる。 【００３７】これに対して、図３はアイドリング電流が
１０ｍＡの場合であるが、この場合には出力波形に不要
な発振は全く認められず、きれいな波形の出力が得られ
ている。 【００３８】このようにアイドリング電流が少ないとき
に発振が生じているが、これは、アイドリング電流が少
ないときには、アイドリングループ内のゲインが高く、
ピーキングが発生しており、結局アイドリングループ内
での発振余裕度が低下してしまうことに、原因があると
推測される。 【００３９】いずれにしても、これらのシミュレーショ
ン結果から明らかなように、負荷が大きい、即ち出力電
流が大きい場合に、この出力電流に見合ってアイドリン
グ電流を増加させれば、不要な発振が生じることを避け
ることができる。 【００４０】そこで、本発明は、出力パワートランジス
タＱ１０を流れる電流を検出するために、出力パワート
ランジスタＱ１０のベースーエミッタ間に、電流検出用
ＮＰＮ型バイポーラトランジスタＱ１３のベースーエミ
ッタと抵抗Ｒ５を接続する。また、同じく、出力パワー
トランジスタＱ１２を流れる電流を検出するために、出
力パワートランジスタＱ１２のベースーエミッタ間に、
電流検出用ＮＰＮ型バイポーラトランジスタＱ１４のベ
ースーエミッタと抵抗Ｒ６を接続する。 【００４１】この接続構成により、出力パワートランジ
スタＱ１０を流れる電流に比例した電流が電流検出用Ｎ
ＰＮ型バイポーラトランジスタＱ１３に流れて、第２調
整用抵抗Ｒ２の電圧降下Ｖｒ２が増加する。 【００４２】この結果、前述のアイドリングループにお
けるバイアス条件式、即ち Ｖｒ２＋Ｖｂｅ１＋Ｖｄ１−Ｖｂｅ３−Ｖｂｅ４＋Ｖｂ
ｅ７＋Ｖｂｅ８−Ｖｂｅ９−Ｖｂｅ１０−Ｖｒ１＝０ が変化し、Ｖｒ２の増加に対応して、Ｖｂｅ３、Ｖｂｅ
４、Ｖｂｅ９、Ｖｂｅ１０が増加する。 【００４３】これにより、アイドリング電流が、出力パ
ワートランジスタＱ１０を流れる電流に応じて増大し、
不要な発振の発生を防止する。 【００４４】逆に、出力パワートランジスタＱ１０を流
れる電流が減少したときには、これに対応してアイドリ
ング電流はやはり減少する。 【００４５】この説明では、出力パワートランジスタＱ
１０と電流検出用ＮＰＮ型バイポーラトランジスタＱ１
３の関係について述べたけれども、この動作の態様は出
力パワートランジスタＱ１２と電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ１４との間においても全く同様に
機能する。その動作も同様であるので、簡単のために、
詳しい記載は省略する。 【００４６】こうして、図１において、信号入力が入力
端子ＩＮに印加されると、中点の直流電位に重畳され、
通常のパワーアンプなどにおける増幅動作と同様に信号
が増幅され、出力端子ＯＵＴから図示を省略している負
荷に出力される。この入力端子ＩＮに、信号が正半波あ
るいは負半波のいずれで入力された場合でも、入力信号
の値に応じて上記アイドリングループの動作点は全体と
してシフトするとともに、負荷電流の大きさにしたがっ
て、アイドリングループ内の条件式が変化し、アイドリ
ング電流値が負荷電流に応じて変化する。 【００４７】この第１の実施例のパワードライブ回路に
よれば、プッシュプル動作する出力パワートランジスタ
Ｑ１０、Ｑ１２の電流に応じてアイドリング電流を増
加、あるいは減少させているから、不要な発振を防止す
ると共に、全体としての消費電力を低減することができ
る。 【００４８】また、プッシュプル動作する出力パワート
ランジスタＱ１０、Ｑ１２およびこれらを駆動する駆動
用トランジスタＱ９、Ｑ１１ともＮＰＮ型バイポーラト
ランジスタとしていること、及び、発振防止のためのコ
ンデンサを設ける必要がないことから、集積回路装置の
レイアウト面積を小さくすることができる。 【００４９】次に、図４は、本発明の第２の実施例に係
るパワードライブ回路を示す図である。 【００５０】図４に示されるように、第１電源である電
源電圧Ｖｃｃと第２電源である接地電位Ｅ間に、第１定
電流源Ｉ４１、第１調整用抵抗Ｒ４１，ＮＰＮ型バイポ
ーラトランジスタＱ４１、ダイオードＤ４１，信号入力
トランジスタＱ４２を直列に接続する。第２調整用抵抗
Ｒ４２を、ＮＰＮ型バイポーラトランジスタＱ４１のベ
ースと、第１定電流源Ｉ４１と第１調整用抵抗Ｒ４１と
の間に接続する。第１調整用抵抗Ｒ４１及び第２調整用
抵抗Ｒ４２は、アイドリングループ中の電圧を調整する
ものであり、必要に応じてその抵抗値が変更できるよう
に、半固定抵抗器などが使用される。また、ＮＰＮ型バ
イポーラトランジスタＱ４１，ダイオードＤ４１もアイ
ドリングループ形成用に設けられたものである。 【００５１】信号入力トランジスタＱ４２のベースには
入力信号が印加されるが、その入力端子ＩＮは直流的に
は電源電圧Ｖｃｃと接地電位Ｅの中間電位にあり、この
ため直流バイアスが印加されたり、出力端子ＯＵＴの電
位が帰還される。したがって、入力端子ＩＮは中点の直
流電位に交流入力信号が重畳された状態で動作する。 【００５２】電源電圧Ｖｃｃと．出力端子ＯＵＴとの間
に第２定電流源Ｉ４２を介してＮＰＮ型バイポーラトラ
ンジスタＱ４３が接続され、このベース−コレクタ間に
ダイオードＤ４２が、ベース−エミッタ間に抵抗Ｒ４３
が接続される。また、電源電圧Ｖｃｃと接地電位Ｅ間
に、ＮＰＮ型バイポーラトランジスタＱ４４，ＰＮＰ型
バイポーラトランジスタＱ４７，抵抗Ｒ４５が直列に接
続され、ＮＰＮ型バイポーラトランジスタＱ４４のベー
スがＮＰＮ型バイポーラトランジスタＱ４３のコレクタ
に、ＰＮＰ型バイポーラトランジスタＱ４７のベースが
信号入力トランジスタＱ４２のコレクタに接続される。
また、出力端子ＯＵＴと接地電位Ｅとの間に出力パワー
トランジスタであるＮＰＮ型バイポーラトランジスタＱ
４８が接続される。 【００５３】電源電圧Ｖｃｃと出力端子ＯＵＴ間にＮＰ
Ｎ型バイポーラトランジスタＱ４５が接続され、ＮＰＮ
型バイポーラトランジスタＱ４５と抵抗Ｒ４４が直列に
接続され、その接続点が出力パワートランジスタである
ＮＰＮ型バイポーラトランジスタＱ４６のベースに接続
される。また、ＮＰＮ型バイポーラトランジスタＱ４５
のベースがＮＰＮ型バイポーラトランジスタＱ４１のコ
レクタに接続される。 【００５４】そして、出力パワートランジスタＱ４６の
ベース、エミッタにベース、エミッタが接続された電流
検出用ＮＰＮ型バイポーラトランジスタＱ４９のコレク
タと、出力パワートランジスタＱ４８のベース、エミッ
タにベース、エミッタが接続された電流検出用ＮＰＮ型
バイポーラトランジスタＱ５０のコレクタが、ＮＰＮ型
バイポーラトランジスタＱ４１のベースに接続される。 【００５５】さて、この本発明の第２実施例のパワード
ライブ回路においても、クロスオーバー歪みをなくすた
めに、出力回路には予め所定のアイドリング電流を流し
ておく必要がある。 【００５６】このためのバイアス回路としてのアイドリ
ングループが次のように形成されている。つまり、出力
端子ＯＵＴから見て、出力パワートランジスタＱ４６の
ベース−エミッタ、ＮＰＮ型バイポーラトランジスタＱ
４５のベース−エミッタ、第１調整用抵抗Ｒ４１，第２
調整用抵抗Ｒ４２，ＮＰＮ型バイポーラトランジスタＱ
４１のベース−エミッタ、ダイオードＤ４１、ＰＮＰ型
バイポーラトランジスタＱ４７のベース−エミッタ、Ｎ
ＰＮ型バイポーラトランジスタＱ４４のベース−エミッ
タ、ダイオードＤ４２，ＮＰＮ型バイポーラトランジス
タＱ４３のベース−エミッタのループとなっている。 【００５７】ここで、ダイオードＤ４１、ダイオードＤ
４２の順方向電圧降下をＶｄ４１、Ｖｄ４２とし、アイ
ドリングループ中の各トランジスタの各ベース−エミッ
タ間順方向電圧降下を、Ｖｂｅ４６，Ｖｂｅ４５，Ｖｂ
ｅ４１，Ｖｂｅ４７，Ｖｂｅ４４，Ｖｂｅ４３とし、第
１調整用抵抗Ｒ４１の電圧降下をＶｒ４１、第２調整用
抵抗Ｒ２の電圧降下をＶｒ４２とすると、 Ｖｒ４２＋Ｖｂｅ４１＋Ｖｄ４１−Ｖｂｅ４７−Ｖｂｅ
４４＋Ｖｄ４２＋Ｖｂｅ４３−Ｖｂｅ４６−Ｖｂｅ４５
−Ｖｒ４１＝０ の式が成立するように、各トランジスタ、ダイオード、
抵抗の回路素子が設計されており、また微少な調整を第
１調整用抵抗Ｒ４１、第２調整用抵抗Ｒ４２の抵抗値調
整により行う。集積回路では、同一チップ上の温度差が
小さいため、上記のアイドリングループ中のダイオー
ド、トランジスタなどの各素子の温度特性も揃えること
ができる。 【００５８】このアイドリングループの形成により、入
力端子ＩＮへの信号がないとき（無信号時）にも、出力
パワートランジスタＱ４６及び出力パワートランジスタ
Ｑ４８を介して所定のアイドリング電流が流れる。な
お、入力端子ＩＮ、出力端子ＯＵＴとも、直流的に中点
電位に保たれている。また、所定のアイドリング電流が
安定して流されるため、パワードライブ回路の歪みを小
さくすることができる。 【００５９】本第２実施例においても、第１実施例と同
様に、負荷が大きい場合には、アイドリング電流の値に
よっては不要な発振現象が発生することがあるので、出
力電流に見合ってアイドリング電流を増加させ、不要な
発振が生じることを防止する構成としている。 【００６０】本第２実施例では、出力パワートランジス
タＱ４６を流れる電流を検出するために、出力パワート
ランジスタＱ４６のベースーエミッタ間に、電流検出用
ＮＰＮ型バイポーラトランジスタＱ４９のベースーエミ
ッタを接続している。また、同様に、出力パワートラン
ジスタＱ４８を流れる電流を検出するために、出力パワ
ートランジスタＱ４８のベースーエミッタ間に、電流検
出用ＮＰＮ型バイポーラトランジスタＱ５０のベースー
エミッタを接続している。 【００６１】この接続構成により、出力パワートランジ
スタＱ４６を流れる電流に比例した電流が電流検出用Ｎ
ＰＮ型バイポーラトランジスタＱ４９に流れて、第２調
整用抵抗Ｒ４２の電圧降下Ｖｒ４２が増加する。 【００６２】この結果、前述のアイドリングループにお
けるバイアス条件式、即ち Ｖｒ４２＋Ｖｂｅ４１＋Ｖｄ４１−Ｖｂｅ４７−Ｖｂｅ
４４＋Ｖｄ４２＋Ｖｂｅ４３−Ｖｂｅ４６−Ｖｂｅ４５
−Ｖｒ４１＝０ が変化し、Ｖｒ４２の増加に対応して、Ｖｂｅ４７、Ｖ
ｂｅ４４、Ｖｂｅ４６、Ｖｂｅ４５が増加する。 【００６３】これにより、アイドリング電流が、出力パ
ワートランジスタＱ４６を流れる電流に応じて増大し、
不要な発振の発生を防止する。 【００６４】逆に、出力パワートランジスタＱ４６を流
れる電流が減少したときには、これに対応してアイドリ
ング電流はやはり減少する。 【００６５】この説明では、出力パワートランジスタＱ
４６と電流検出用ＮＰＮ型バイポーラトランジスタＱ４
９の関係について述べたけれども、この動作の態様は出
力パワートランジスタＱ４８と電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ５０との間においても全く同様に
機能する。その動作も同様であるので、簡単のために、
詳しい記載は省略する。 【００６６】このように、図４において、信号入力が入
力端子ＩＮに印加されると、中点の直流電位に重畳さ
れ、通常のパワーアンプなどにおける増幅動作と同様に
信号が増幅され、出力端子ＯＵＴから図示を省略してい
る負荷に出力される。この入力端子ＩＮに、信号が正半
波あるいは負半波のいずれで入力された場合でも、入力
信号の値に応じて上記アイドリングループの動作点は全
体としてシフトするとともに、負荷電流の大きさにした
がって、アイドリングループ内の条件式が変化し、アイ
ドリング電流値が負荷電流に応じて変化する。 【００６７】この第２の実施例のパワードライブ回路に
よれば、プッシュプル動作する出力パワートランジスタ
Ｑ４６、出力パワートランジスタＱ４８の電流に応じて
アイドリング電流を増加、あるいは減少させているか
ら、不要な発振を防止すると共に、全体としての消費電
力を低減することができる。 【００６８】また、発振防止のためのコンデンサを設け
る必要がないことから、集積回路装置のレイアウト面積
を小さくすることができる。 【００６９】 【発明の効果】この請求項１記載の構成によれば、プッ
シュプル制御される出力トランジスタを有するパワード
ライブ回路において、無信号時や出力電流が小さいとき
にはアイドリング電流が少なく流されており、ドライブ
能力が必要なときにはその電流値に応じてアイドリング
電流が増加される。これにより、アイドリングループの
発振余裕度が向上し発振現象が防止されるから、パワー
ドライブ回路の動作が安定化する。また、全体としての
消費電力の増大を抑制することができる。 【００７０】また、アイドリングループ中に発振防止用
の大容量コンデンサを設ける必要がないから、パワード
ライブ回路が作り込まれるＩＣの所要面積を小さく保つ
ことができ、経済的であり、かつ良好な周波数特性が得
られる。
Ｍなどのアクチュエータ用ドライバや、オーディオ用パ
ワーアンプなどの電流能力の大きいパワードライブ回路
に関する。 【０００２】 【従来の技術】ＣＤ、ＣＤ−ＲＯＭなどのアクチュエー
タ用ドライバや、オーディオ用パワーアンプなどの電流
能力の大きいパワードライブ回路として、出力段素子や
制御素子としてバイポーラトランジスタを使用し、その
他の制御回路構成部品なども含めて集積（ＩＣ）化した
ものが多く使用されている。 【０００３】一般に、同一基板上にＰＮＰ形バイポーラ
トランジスタとＮＰＮ型バイポーラトランジスタを形成
する場合には、製造工程上の問題から、ＮＰＮ形バイポ
ーラトランジスタを動作電流の流れが縦方向となるバー
ティカル構造にし、一方ＰＮＰ形バイポーラトランジス
タを動作電流の流れがほぼ横方向となるラテラル構造に
する。 【０００４】バーティカル構造、つまりＮＰＮ型のバイ
ポーラトランジスタは、チップ面積が小さくても電流能
力が大きくとれるが、ラテラル構造、つまりＰＮＰ形の
バイポーラトランジスタは電流が表面近くを流れるた
め、表面の影響を強く受けて電流増幅率を大きくとれな
い。このため、ＰＮＰ形のバイポーラトランジスタの電
流能力を大きくするためには素子面積を大きくする必要
があり、コスト的にも不利となる。 【０００５】このことから、パワードライバ回路などで
は出力トランジスタ、さらにはこの出力パワートランジ
スタを駆動するための駆動用トランジスタを、ＮＰＮ型
トランジスタで構成したものが提案されている。 【０００６】そして、このようなパワードライブ回路に
おいて、プッシュプル動作を行う出力パワートランジス
タをクロスオーバー歪みを発生させることなく駆動する
ために、アイドリング電流を常時流しておく必要があ
り、そのためのアイドリングループが形成されている。 【０００７】 【発明が解決しようとする課題】この従来のパワードラ
イブ回路では、アイドリング電流はアイドリングループ
での設定により、プッシュプル動作を行う出力パワート
ランジスタがクロスオーバー歪みを発生することなく駆
動させるために必要とされる、一定の電流値となるよう
に調整されている。そして、このアイドリング電流値
は、入力信号の有無や、負荷の大小に依らず、一定の値
とされていた。 【０００８】ところが、この従来のパワードライブ回路
において、大きな負荷が接続された場合に、アイドリン
グ電流を必要最小限に小さく設定している時にはアイド
リングループが発振状態に陥りやすく、これにつれて出
力回路も発振し、この発振現象により周囲の機器に悪影
響を与え、例えば誤動作などの原因となる。 【０００９】このような発振現象を避けるためには、大
きな負荷が接続されるとき、即ち大きな出力電流が必要
なときには、アイドリング電流を大きな値に設定して、
アイドリングループの発振余裕度を向上することが必要
であった。しかし、この場合には、大きなアイドリング
電流が無信号時、小出力電流時にも流されることから、
全体としての消費電力が大きくなってしまうという問題
があった。 【００１０】また、アイドリングループ中に大容量のコ
ンデンサを設けることによって、上記のような発振現象
を抑制することも考えられるが、このためには、パワー
ドライブ回路が作り込まれるＩＣの所要面積がコンデン
サのために大きくなり、不経済なものとなってしまった
り、周波数特性が悪化するおそれがある。 【００１１】そこで、本発明は、出力電流が大きいとき
にも発振現象を防止し、全体としての消費電力を抑制す
ると共に、発振防止用コンデンサを不要とするパワード
ライブ回路を提供することを目的とする。 【００１２】 【課題を解決するための手段】請求項１のパワードライ
ブ回路は、電源間に直列接続されプッシュプル制御され
る出力トランジスタと、入力手段と、アイドリング電流
設定値に応じたアイドリング電流を前記出力トランジス
タに流すアイドリング回路とを備え、前記出力トランジ
スタの電流が増すと前記アイドリング電流を増加させ、
前記出力トランジスタの電流が減ると前記アイドリング
電流を減少させるように前記アイドリング回路を制御す
ることを特徴とする。 【００１３】 【課題を解決するための手段】請求項１のパワードライ
ブ回路は、電源間に直列接続されプッシュプル制御され
る正側出力トランジスタ及び負側出力トランジスタと、
入力信号を受け、この入力信号に応答して前記正側及び
負側出力トランジスタに駆動信号を供給するための入力
回路と、アイドリング電流設定値に応じたアイドリング
電流を前記正側及び負側出力トランジスタに流すアイド
リング回路とを備え、前記正側及び負側出力トランジス
タを流れる電流値を検出し、この検出された電流値に応
じて前記アイドリング電流設定値を変更して、前記正側
及び負側出力トランジスタの電流が増すと前記アイドリ
ング電流を増加させ、前記正側及び負側出力トランジス
タの電流が減ると前記アイドリング電流を減少させるよ
うに前記アイドリング回路を制御することを特徴とす
る。 【００１４】また、アイドリングループ中に発振防止用
の大容量コンデンサを設ける必要がないから、パワード
ライブ回路が作り込まれるＩＣの所要面積を小さく保つ
ことができ、経済的であり、かつ周波数特性を良好に保
つことができる。 【００１５】 【発明の実施の形態】以下、本発明の実施例について、
図を参照して説明する。 【００１６】図１は、本発明の第１実施例に係るパワー
ドライブ回路を示す図である。図１に示されるように、
本発明の第１実施例のパワードライブ回路は、大別して
入力手段１０と、電流差動手段２０と、出力手段３０と
から構成される。 【００１７】入力手段１０は、第１電源である電源電圧
Ｖｃｃと第２電源である接地電位Ｅ間に、第１定電流源
Ｉ１、第１調整用抵抗Ｒ１，ＮＰＮ型バイポーラトラン
ジスタＱ１、ダイオードＤ１，信号入力トランジスタＱ
２を直列に接続する。第２調整用抵抗Ｒ２を、ＮＰＮ型
バイポーラトランジスタＱ１のベースと、第１定電流源
Ｉ１と第１調整用抵抗Ｒ１との間に接続する。第１調整
用抵抗Ｒ１及び第２調整用抵抗Ｒ２は、アイドリングル
ープ中の電圧を調整するものであり、必要に応じてその
抵抗値が変更できるように、半固定抵抗器などが使用さ
れる。また、ＮＰＮ型バイポーラトランジスタＱ１，ダ
イオードＤ１もアイドリングループ形成用に設けられた
ものである。 【００１８】信号入力トランジスタＱ２のベースには入
力信号が印加されるが、その入力端子ＩＮは直流的には
電源電圧Ｖｃｃと接地電位Ｅの中間電位にあり、このた
め直流バイアスが印加されたり、出力端子ＯＵＴの電位
が帰還される。したがって、入力端子ＩＮは中点の直流
電位に交流入力信号が重畳された状態で動作する。 【００１９】また、ダイオードＤ１と信号入力トランジ
スタＱ２の接続点電位が後述する電流差動手段２０の一
方の入力として出力される。 【００２０】電流差動手段２０は、電源電圧Ｖｃｃと接
地電位Ｅとの間に第２定電流源Ｉ２を介して差動回路の
一方側の構成要素と他方側の構成要素とがそれぞれ形成
される。 【００２１】まず、この差動回路の一方側は、ＰＮＰ型
バイポーラトランジスタＱ５と第３定電流源Ｉ３とが直
列に接続され、その接続点が本電流差動手段２０の出力
端子となる。ＰＮＰ型バイポーラトランジスタＱ４とＰ
ＮＰ型バイポーラトランジスタＱ３が直列に接続され、
ＰＮＰ型バイポーラトランジスタＱ３のエミッタとＰＮ
Ｐ型バイポーラトランジスタＱ４のベース及びＰＮＰ型
バイポーラトランジスタＱ５のベースが接続されるとと
もに、ＰＮＰ型バイポーラトランジスタＱ３のベースが
入力手段１０のダイオードＤ１と信号入力トランジスタ
Ｑ２の接続点に接続され、本電流差動手段２０の一方の
入力端子となる。また、ＰＮＰ型バイポーラトランジス
タＱ４とＰＮＰ型バイポーラトランジスタＱ５とは そ
のベース−エミッタ電圧が接続上等しくなるから、電流
ミラー回路として機能する。 【００２２】次に、差動回路を構成する他方側は、ＰＮ
Ｐ型バイポーラトランジスタＱ６が設けられ、またＰＮ
Ｐ型バイポーラトランジスタＱ７とＰＮＰ型バイポーラ
トランジスタＱ８が直列に接続され、ＰＮＰ型バイポー
ラトランジスタＱ８のエミッタとＰＮＰ型バイポーラト
ランジスタＱ６のベース及びＰＮＰ型バイポーラトラン
ジスタＱ７のベースが接続されるとともに、ＰＮＰ型バ
イポーラトランジスタＱ８のベースが出力手段３０の出
力端子ＯＵＴに接続され、本電流差動手段２０の他方の
入力端子となる。また、ＰＮＰ型バイポーラトランジス
タＱ６とＰＮＰ型バイポーラトランジスタＱ７とは そ
のベース−エミッタ電圧が接続上等しくなるから、電流
ミラー回路として機能する。 【００２３】そして、ＰＮＰ型バイポーラトランジスタ
Ｑ３，Ｑ４（またはＱ５）、Ｑ６（またはＱ７）、Ｑ８
の各ベース−エミッタ間が、アイドリングループの一部
を構成している。 【００２４】出力手段３０は、電源電圧Ｖｃｃと接地電
位Ｅ間にＮＰＮ型バイポーラトランジスタＱ１０とＮＰ
Ｎ型バイポーラトランジスタＱ１２とが直列に接続さ
れ、その中間接続点が出力端子ＯＵＴとなる。そして、
ダーリントン接続となるようにＮＰＮ型バイポーラトラ
ンジスタＱ１０にＮＰＮ型バイポーラトランジスタＱ９
が、ＮＰＮ型バイポーラトランジスタＱ１２にＮＰＮ型
バイポーラトランジスタＱ１１がそれぞれ接続される。
抵抗Ｒ３がＮＰＮ型バイポーラトランジスタＱ１０のベ
ース−エミッタ間に、抵抗Ｒ４がＮＰＮ型バイポーラト
ランジスタＱ１２のベース−エミッタ間に設けられる。 【００２５】そして、ＮＰＮ型バイポーラトランジスタ
Ｑ９のベースに前記入力手段１０の第１調整用抵抗Ｒ１
とＮＰＮ型バイポーラトランジスタＱ１との接続点が接
続され、ＮＰＮ型バイポーラトランジスタＱ９，Ｑ１０
で構成される第１ダーリントン接続ＮＰＮ形バイポーラ
トランジスタの入力とされる。 【００２６】同様にＮＰＮ型バイポーラトランジスタＱ
１１のベースに前記電流差動手段２０のＰＮＰ型バイポ
ーラトランジスタＱ５と第３定電流源Ｉ３との接続点が
接続され、ＮＰＮ型バイポーラトランジスタＱ１１、Ｑ
１２で構成される第２ダーリントン接続ＮＰＮ形バイポ
ーラトランジスタの入力とされる。 【００２７】さらに、ＮＰＮ型バイポーラトランジスタ
Ｑ１０のベースーエミッタ間に電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ１３のベースーエミッタ及び抵抗
Ｒ５が接続され、この電流検出用ＮＰＮ型バイポーラト
ランジスタＱ１３のコレクタがＮＰＮ型バイポーラトラ
ンジスタＱ１のベースに接続される。同様に、ＮＰＮ型
バイポーラトランジスタＱ１２のベースーエミッタ間に
電流検出用ＮＰＮ型バイポーラトランジスタＱ１４のベ
ースーエミッタ及び抵抗Ｒ６が接続され、この電流検出
用ＮＰＮ型バイポーラトランジスタＱ１４のコレクタが
ＮＰＮ型バイポーラトランジスタＱ１のベースに接続さ
れる。 【００２８】この電流検出用ＮＰＮ型バイポーラトラン
ジスタＱ１３，及び電流検出用ＮＰＮ型バイポーラトラ
ンジスタＱ１４は、ＮＰＮ型バイポーラトランジスタＱ
１０，Ｑ１２を流れる電流に比例した電流が流され、そ
の電流が第２調整用抵抗Ｒ２に流れる。これにより、ア
イドリングループの電流設定が、出力電流に応じて増加
されるように、機能することになる。 【００２９】さて、本発明のような、プッシュプル増幅
回路はＢ級増幅であり、上半波と下半波とのつなぎ目で
ある時間軸を横切る部分に無理がでてクロスオーバー歪
みを生じる。この増幅器の動作をＡＢ級に近づけて、レ
ベルの低い部分の上下のつながりを改善するために、出
力回路には予め所定のアイドリング電流を流しておく必
要がある。このためのバイアス回路としてのアイドリン
グループが次のように形成されている。 【００３０】つまり、出力端子ＯＵＴから見て、ＮＰＮ
型バイポーラトランジスタＱ１０のベース−エミッタ、
ＮＰＮ型バイポーラトランジスタＱ９のベース−エミッ
タ、第１調整用抵抗Ｒ１，第２調整用抵抗Ｒ２，ＮＰＮ
型バイポーラトランジスタＱ１のベース−エミッタ、ダ
イオードＤ１、ＰＮＰ型バイポーラトランジスタＱ３の
ベース−エミッタ、ＰＮＰ型バイポーラトランジスタＱ
４のベース−エミッタ、ＰＮＰ型バイポーラトランジス
タＱ７のベース−エミッタ、ＰＮＰ型バイポーラトラン
ジスタＱ８のベース−エミッタのループとなっている。 【００３１】ここで、ダイオードＤ１の順方向電圧降下
をＶｄ１とし、ＮＰＮ型バイポーラトランジスタＱ１，
ＰＮＰ型バイポーラトランジスタＱ３，Ｑ４，Ｑ７，Ｑ
８及びＮＰＮ型バイポーラトランジスタＱ９，Ｑ１０の
各ベース−エミッタ間順方向電圧降下を、Ｖｂｅ１，Ｖ
ｂｅ３，Ｖｂｅ４，Ｖｂｅ７，Ｖｂｅ８，Ｖｂｅ９，Ｖ
ｂｅ１０とし、第１調整用抵抗Ｒ１の電圧降下をＶｒ
１、第２調整用抵抗Ｒ２の電圧降下をＶｒ２とすると、
Ｖｒ２＋Ｖｂｅ１＋Ｖｄ１−Ｖｂｅ３−Ｖｂｅ４＋Ｖｂ
ｅ７＋Ｖｂｅ８−Ｖｂｅ９−Ｖｂｅ１０−Ｖｒ１＝０の
式が成立するように、各トランジスタ、ダイオード、抵
抗の回路素子が設計されており、また微少な調整を第１
調整用抵抗Ｒ１、第２調整用抵抗Ｒ２の抵抗値調整によ
り行う。集積回路では、同一チップ上の温度差が小さい
ため、上記のアイドリングループ中のダイオード、トラ
ンジスタなどの各素子の温度特性も揃えることができ
る。 【００３２】このアイドリングループの形成により、入
力端子ＩＮへの信号がないとき（無信号時）にも、出力
パワートランジスタＱ１０及び出力パワートランジスタ
Ｑ１２を介して所定のアイドリング電流が流れる。な
お、入力端子ＩＮ、出力端子ＯＵＴとも、直流的に中点
電位に保たれている。また、所定のアイドリング電流が
安定して流されるため、パワードライブ回路の歪みを小
さくすることができる。 【００３３】ところで、この種のプッシュプル増幅形の
パワードライブ回路では、負荷が大きい場合には、アイ
ドリング電流の値によっては不要な発振現象が発生する
ことがある。 【００３４】図２，図３は、本発明の第１実施例を示す
図１において、電流検出用ＮＰＮ型バイポーラトランジ
スタＱ１３，Ｑ１４を設けない通常の電流一定形のアイ
ドリングループを有するパワードライブ回路についての
シミュレーション結果を示す図である。 【００３５】図２，図３のどちらも、大負荷（抵抗８
Ω、インダクタンス４７μＨ）をＢＴＬ（Balanced Tr
ansformer Less）駆動したときの正側出力の波形を示
している。 【００３６】図２は、アイドリング電流が１ｍＡの場合
である。この図から明らかなように、アイドリング電流
が１ｍＡと少ない場合には、出力波形が激しく発振して
いることが分かる。また、その発振状態にも出力波形の
タイミングと対応して発生期間と消滅期間があることが
分かる。 【００３７】これに対して、図３はアイドリング電流が
１０ｍＡの場合であるが、この場合には出力波形に不要
な発振は全く認められず、きれいな波形の出力が得られ
ている。 【００３８】このようにアイドリング電流が少ないとき
に発振が生じているが、これは、アイドリング電流が少
ないときには、アイドリングループ内のゲインが高く、
ピーキングが発生しており、結局アイドリングループ内
での発振余裕度が低下してしまうことに、原因があると
推測される。 【００３９】いずれにしても、これらのシミュレーショ
ン結果から明らかなように、負荷が大きい、即ち出力電
流が大きい場合に、この出力電流に見合ってアイドリン
グ電流を増加させれば、不要な発振が生じることを避け
ることができる。 【００４０】そこで、本発明は、出力パワートランジス
タＱ１０を流れる電流を検出するために、出力パワート
ランジスタＱ１０のベースーエミッタ間に、電流検出用
ＮＰＮ型バイポーラトランジスタＱ１３のベースーエミ
ッタと抵抗Ｒ５を接続する。また、同じく、出力パワー
トランジスタＱ１２を流れる電流を検出するために、出
力パワートランジスタＱ１２のベースーエミッタ間に、
電流検出用ＮＰＮ型バイポーラトランジスタＱ１４のベ
ースーエミッタと抵抗Ｒ６を接続する。 【００４１】この接続構成により、出力パワートランジ
スタＱ１０を流れる電流に比例した電流が電流検出用Ｎ
ＰＮ型バイポーラトランジスタＱ１３に流れて、第２調
整用抵抗Ｒ２の電圧降下Ｖｒ２が増加する。 【００４２】この結果、前述のアイドリングループにお
けるバイアス条件式、即ち Ｖｒ２＋Ｖｂｅ１＋Ｖｄ１−Ｖｂｅ３−Ｖｂｅ４＋Ｖｂ
ｅ７＋Ｖｂｅ８−Ｖｂｅ９−Ｖｂｅ１０−Ｖｒ１＝０ が変化し、Ｖｒ２の増加に対応して、Ｖｂｅ３、Ｖｂｅ
４、Ｖｂｅ９、Ｖｂｅ１０が増加する。 【００４３】これにより、アイドリング電流が、出力パ
ワートランジスタＱ１０を流れる電流に応じて増大し、
不要な発振の発生を防止する。 【００４４】逆に、出力パワートランジスタＱ１０を流
れる電流が減少したときには、これに対応してアイドリ
ング電流はやはり減少する。 【００４５】この説明では、出力パワートランジスタＱ
１０と電流検出用ＮＰＮ型バイポーラトランジスタＱ１
３の関係について述べたけれども、この動作の態様は出
力パワートランジスタＱ１２と電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ１４との間においても全く同様に
機能する。その動作も同様であるので、簡単のために、
詳しい記載は省略する。 【００４６】こうして、図１において、信号入力が入力
端子ＩＮに印加されると、中点の直流電位に重畳され、
通常のパワーアンプなどにおける増幅動作と同様に信号
が増幅され、出力端子ＯＵＴから図示を省略している負
荷に出力される。この入力端子ＩＮに、信号が正半波あ
るいは負半波のいずれで入力された場合でも、入力信号
の値に応じて上記アイドリングループの動作点は全体と
してシフトするとともに、負荷電流の大きさにしたがっ
て、アイドリングループ内の条件式が変化し、アイドリ
ング電流値が負荷電流に応じて変化する。 【００４７】この第１の実施例のパワードライブ回路に
よれば、プッシュプル動作する出力パワートランジスタ
Ｑ１０、Ｑ１２の電流に応じてアイドリング電流を増
加、あるいは減少させているから、不要な発振を防止す
ると共に、全体としての消費電力を低減することができ
る。 【００４８】また、プッシュプル動作する出力パワート
ランジスタＱ１０、Ｑ１２およびこれらを駆動する駆動
用トランジスタＱ９、Ｑ１１ともＮＰＮ型バイポーラト
ランジスタとしていること、及び、発振防止のためのコ
ンデンサを設ける必要がないことから、集積回路装置の
レイアウト面積を小さくすることができる。 【００４９】次に、図４は、本発明の第２の実施例に係
るパワードライブ回路を示す図である。 【００５０】図４に示されるように、第１電源である電
源電圧Ｖｃｃと第２電源である接地電位Ｅ間に、第１定
電流源Ｉ４１、第１調整用抵抗Ｒ４１，ＮＰＮ型バイポ
ーラトランジスタＱ４１、ダイオードＤ４１，信号入力
トランジスタＱ４２を直列に接続する。第２調整用抵抗
Ｒ４２を、ＮＰＮ型バイポーラトランジスタＱ４１のベ
ースと、第１定電流源Ｉ４１と第１調整用抵抗Ｒ４１と
の間に接続する。第１調整用抵抗Ｒ４１及び第２調整用
抵抗Ｒ４２は、アイドリングループ中の電圧を調整する
ものであり、必要に応じてその抵抗値が変更できるよう
に、半固定抵抗器などが使用される。また、ＮＰＮ型バ
イポーラトランジスタＱ４１，ダイオードＤ４１もアイ
ドリングループ形成用に設けられたものである。 【００５１】信号入力トランジスタＱ４２のベースには
入力信号が印加されるが、その入力端子ＩＮは直流的に
は電源電圧Ｖｃｃと接地電位Ｅの中間電位にあり、この
ため直流バイアスが印加されたり、出力端子ＯＵＴの電
位が帰還される。したがって、入力端子ＩＮは中点の直
流電位に交流入力信号が重畳された状態で動作する。 【００５２】電源電圧Ｖｃｃと．出力端子ＯＵＴとの間
に第２定電流源Ｉ４２を介してＮＰＮ型バイポーラトラ
ンジスタＱ４３が接続され、このベース−コレクタ間に
ダイオードＤ４２が、ベース−エミッタ間に抵抗Ｒ４３
が接続される。また、電源電圧Ｖｃｃと接地電位Ｅ間
に、ＮＰＮ型バイポーラトランジスタＱ４４，ＰＮＰ型
バイポーラトランジスタＱ４７，抵抗Ｒ４５が直列に接
続され、ＮＰＮ型バイポーラトランジスタＱ４４のベー
スがＮＰＮ型バイポーラトランジスタＱ４３のコレクタ
に、ＰＮＰ型バイポーラトランジスタＱ４７のベースが
信号入力トランジスタＱ４２のコレクタに接続される。
また、出力端子ＯＵＴと接地電位Ｅとの間に出力パワー
トランジスタであるＮＰＮ型バイポーラトランジスタＱ
４８が接続される。 【００５３】電源電圧Ｖｃｃと出力端子ＯＵＴ間にＮＰ
Ｎ型バイポーラトランジスタＱ４５が接続され、ＮＰＮ
型バイポーラトランジスタＱ４５と抵抗Ｒ４４が直列に
接続され、その接続点が出力パワートランジスタである
ＮＰＮ型バイポーラトランジスタＱ４６のベースに接続
される。また、ＮＰＮ型バイポーラトランジスタＱ４５
のベースがＮＰＮ型バイポーラトランジスタＱ４１のコ
レクタに接続される。 【００５４】そして、出力パワートランジスタＱ４６の
ベース、エミッタにベース、エミッタが接続された電流
検出用ＮＰＮ型バイポーラトランジスタＱ４９のコレク
タと、出力パワートランジスタＱ４８のベース、エミッ
タにベース、エミッタが接続された電流検出用ＮＰＮ型
バイポーラトランジスタＱ５０のコレクタが、ＮＰＮ型
バイポーラトランジスタＱ４１のベースに接続される。 【００５５】さて、この本発明の第２実施例のパワード
ライブ回路においても、クロスオーバー歪みをなくすた
めに、出力回路には予め所定のアイドリング電流を流し
ておく必要がある。 【００５６】このためのバイアス回路としてのアイドリ
ングループが次のように形成されている。つまり、出力
端子ＯＵＴから見て、出力パワートランジスタＱ４６の
ベース−エミッタ、ＮＰＮ型バイポーラトランジスタＱ
４５のベース−エミッタ、第１調整用抵抗Ｒ４１，第２
調整用抵抗Ｒ４２，ＮＰＮ型バイポーラトランジスタＱ
４１のベース−エミッタ、ダイオードＤ４１、ＰＮＰ型
バイポーラトランジスタＱ４７のベース−エミッタ、Ｎ
ＰＮ型バイポーラトランジスタＱ４４のベース−エミッ
タ、ダイオードＤ４２，ＮＰＮ型バイポーラトランジス
タＱ４３のベース−エミッタのループとなっている。 【００５７】ここで、ダイオードＤ４１、ダイオードＤ
４２の順方向電圧降下をＶｄ４１、Ｖｄ４２とし、アイ
ドリングループ中の各トランジスタの各ベース−エミッ
タ間順方向電圧降下を、Ｖｂｅ４６，Ｖｂｅ４５，Ｖｂ
ｅ４１，Ｖｂｅ４７，Ｖｂｅ４４，Ｖｂｅ４３とし、第
１調整用抵抗Ｒ４１の電圧降下をＶｒ４１、第２調整用
抵抗Ｒ２の電圧降下をＶｒ４２とすると、 Ｖｒ４２＋Ｖｂｅ４１＋Ｖｄ４１−Ｖｂｅ４７−Ｖｂｅ
４４＋Ｖｄ４２＋Ｖｂｅ４３−Ｖｂｅ４６−Ｖｂｅ４５
−Ｖｒ４１＝０ の式が成立するように、各トランジスタ、ダイオード、
抵抗の回路素子が設計されており、また微少な調整を第
１調整用抵抗Ｒ４１、第２調整用抵抗Ｒ４２の抵抗値調
整により行う。集積回路では、同一チップ上の温度差が
小さいため、上記のアイドリングループ中のダイオー
ド、トランジスタなどの各素子の温度特性も揃えること
ができる。 【００５８】このアイドリングループの形成により、入
力端子ＩＮへの信号がないとき（無信号時）にも、出力
パワートランジスタＱ４６及び出力パワートランジスタ
Ｑ４８を介して所定のアイドリング電流が流れる。な
お、入力端子ＩＮ、出力端子ＯＵＴとも、直流的に中点
電位に保たれている。また、所定のアイドリング電流が
安定して流されるため、パワードライブ回路の歪みを小
さくすることができる。 【００５９】本第２実施例においても、第１実施例と同
様に、負荷が大きい場合には、アイドリング電流の値に
よっては不要な発振現象が発生することがあるので、出
力電流に見合ってアイドリング電流を増加させ、不要な
発振が生じることを防止する構成としている。 【００６０】本第２実施例では、出力パワートランジス
タＱ４６を流れる電流を検出するために、出力パワート
ランジスタＱ４６のベースーエミッタ間に、電流検出用
ＮＰＮ型バイポーラトランジスタＱ４９のベースーエミ
ッタを接続している。また、同様に、出力パワートラン
ジスタＱ４８を流れる電流を検出するために、出力パワ
ートランジスタＱ４８のベースーエミッタ間に、電流検
出用ＮＰＮ型バイポーラトランジスタＱ５０のベースー
エミッタを接続している。 【００６１】この接続構成により、出力パワートランジ
スタＱ４６を流れる電流に比例した電流が電流検出用Ｎ
ＰＮ型バイポーラトランジスタＱ４９に流れて、第２調
整用抵抗Ｒ４２の電圧降下Ｖｒ４２が増加する。 【００６２】この結果、前述のアイドリングループにお
けるバイアス条件式、即ち Ｖｒ４２＋Ｖｂｅ４１＋Ｖｄ４１−Ｖｂｅ４７−Ｖｂｅ
４４＋Ｖｄ４２＋Ｖｂｅ４３−Ｖｂｅ４６−Ｖｂｅ４５
−Ｖｒ４１＝０ が変化し、Ｖｒ４２の増加に対応して、Ｖｂｅ４７、Ｖ
ｂｅ４４、Ｖｂｅ４６、Ｖｂｅ４５が増加する。 【００６３】これにより、アイドリング電流が、出力パ
ワートランジスタＱ４６を流れる電流に応じて増大し、
不要な発振の発生を防止する。 【００６４】逆に、出力パワートランジスタＱ４６を流
れる電流が減少したときには、これに対応してアイドリ
ング電流はやはり減少する。 【００６５】この説明では、出力パワートランジスタＱ
４６と電流検出用ＮＰＮ型バイポーラトランジスタＱ４
９の関係について述べたけれども、この動作の態様は出
力パワートランジスタＱ４８と電流検出用ＮＰＮ型バイ
ポーラトランジスタＱ５０との間においても全く同様に
機能する。その動作も同様であるので、簡単のために、
詳しい記載は省略する。 【００６６】このように、図４において、信号入力が入
力端子ＩＮに印加されると、中点の直流電位に重畳さ
れ、通常のパワーアンプなどにおける増幅動作と同様に
信号が増幅され、出力端子ＯＵＴから図示を省略してい
る負荷に出力される。この入力端子ＩＮに、信号が正半
波あるいは負半波のいずれで入力された場合でも、入力
信号の値に応じて上記アイドリングループの動作点は全
体としてシフトするとともに、負荷電流の大きさにした
がって、アイドリングループ内の条件式が変化し、アイ
ドリング電流値が負荷電流に応じて変化する。 【００６７】この第２の実施例のパワードライブ回路に
よれば、プッシュプル動作する出力パワートランジスタ
Ｑ４６、出力パワートランジスタＱ４８の電流に応じて
アイドリング電流を増加、あるいは減少させているか
ら、不要な発振を防止すると共に、全体としての消費電
力を低減することができる。 【００６８】また、発振防止のためのコンデンサを設け
る必要がないことから、集積回路装置のレイアウト面積
を小さくすることができる。 【００６９】 【発明の効果】この請求項１記載の構成によれば、プッ
シュプル制御される出力トランジスタを有するパワード
ライブ回路において、無信号時や出力電流が小さいとき
にはアイドリング電流が少なく流されており、ドライブ
能力が必要なときにはその電流値に応じてアイドリング
電流が増加される。これにより、アイドリングループの
発振余裕度が向上し発振現象が防止されるから、パワー
ドライブ回路の動作が安定化する。また、全体としての
消費電力の増大を抑制することができる。 【００７０】また、アイドリングループ中に発振防止用
の大容量コンデンサを設ける必要がないから、パワード
ライブ回路が作り込まれるＩＣの所要面積を小さく保つ
ことができ、経済的であり、かつ良好な周波数特性が得
られる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るパワードライブ回路
を示す図。 【図２】アイドリング電流と出力の発振との関係を示す
図。 【図３】アイドリング電流と出力の発振との関係を示す
図。 【図４】本発明の第２実施例に係るパワードライブ回路
を示す図。 【符号の説明】 １０ 入力手段 ２０ 電流差動手段 ３０ 出力手段 Ｉ１〜Ｉ３、Ｉ４１，Ｉ４２ 定電流源 Ｑ１，Ｑ９〜Ｑ１４、Ｑ４１，Ｑ４３〜Ｑ４６，Ｑ４８
〜Ｑ５０ ＮＰＮ型バイポーラトランジスタ Ｑ３〜Ｑ８、Ｑ４７ ＰＮＰ型バイポーラトランジスタ Ｒ１、Ｒ４１ 第１調整用抵抗 Ｒ２、Ｒ４２ 第２調整用抵抗
を示す図。 【図２】アイドリング電流と出力の発振との関係を示す
図。 【図３】アイドリング電流と出力の発振との関係を示す
図。 【図４】本発明の第２実施例に係るパワードライブ回路
を示す図。 【符号の説明】 １０ 入力手段 ２０ 電流差動手段 ３０ 出力手段 Ｉ１〜Ｉ３、Ｉ４１，Ｉ４２ 定電流源 Ｑ１，Ｑ９〜Ｑ１４、Ｑ４１，Ｑ４３〜Ｑ４６，Ｑ４８
〜Ｑ５０ ＮＰＮ型バイポーラトランジスタ Ｑ３〜Ｑ８、Ｑ４７ ＰＮＰ型バイポーラトランジスタ Ｒ１、Ｒ４１ 第１調整用抵抗 Ｒ２、Ｒ４２ 第２調整用抵抗
Claims (1)
- (57)【特許請求の範囲】 【請求項１】電源間に直列接続されプッシュプル制御さ
れる正側出力トランジスタ及び負側出力トランジスタ
と、入力信号を受け、この入力信号に応答して前記正側及び
負側出力トランジスタに駆動信号を供給するための入力
回路 と、 アイドリング電流設定値に応じたアイドリング電流を前
記正側及び負側出力トランジスタに流すアイドリング回
路とを備え、前記正側及び負側出力トランジスタを流れる電流値を検
出し、この検出された電流値に応じて前記アイドリング
電流設定値を変更して、前記正側及び負側 出力トランジ
スタの電流が増すと前記アイドリング電流を増加させ、
前記正側及び負側出力トランジスタの電流が減ると前記
アイドリング電流を減少させるように前記アイドリング
回路を制御することを特徴とするパワードライブ回路。
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|---|---|---|---|
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| US09/637,521 US6380771B1 (en) | 1999-08-17 | 2000-08-10 | Method of driving power circuit and circuit therefor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23031399A JP3431545B2 (ja) | 1999-08-17 | 1999-08-17 | パワードライブ回路 |
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Family Applications (1)
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| US6380771B1 (en) | 2002-04-30 |
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