KR20010039737A - 파워 드라이브 회로 - Google Patents

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사토 게니치로
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Abstract

본 발명은, 전원간에 직렬 접속되어 푸시풀 제어되는 출력 트랜지스터를 갖는 파워 드라이브 회로로서, 출력 전류가 큰 때에도 발진 현상을 방지하고, 전체로서의 소비전력을 억제함과 동시에, 발진방지용 콘덴서를 불필요하게 하기 위하여 이루어진 것으로,
아이들링 전류 설정치에 따른 아이들링 전류를 출력 트랜지스터(Q10, Q12)에 흐르게 하는 아이들링 회로를 구비하여, 출력 트랜지스터의 전류치를 검출(Q13, 14)하고, 이 검출된 전류치에 따라 아이들링 전류를 증가, 감소시키도록 아이들링 회로를 제어한다.

Description

파워 드라이브 회로{POWER DRIVE CIRCUIT}
본 발명은, CD, CD-ROM 등의 액추에이터용 드라이버나 오디오용 파워 앰프 등의 전류 능력이 큰 파워 드라이브 회로에 관한 것이다.
CD, CD-ROM 등의 액추에이터용 드라이버나, 오디오용 파워 앰프 등의 전류능력이 큰 파워 드라이브 회로로서, 출력단 소자나 제어소자로서 바이폴라 트랜지스터를 사용하고, 그 외의 제어회로 구성부품 등도 포함하여 집적(IC)화한 것이 많이 사용되고 있다.
일반적으로, 동일 기판상에 PNP형 바이폴라 트랜지스터와 NPN형 바이폴라 트랜지스터를 형성하는 경우에는, 제조공정상의 문제로부터, NPN형 바이폴라 트랜지스터를 동작 전류의 흐름이 종방향으로 되는 버티컬 구조로 하고, 한쪽 PNP형 바이폴라 트랜지스터를 동작 전류의 흐름이 거의 횡방향으로 되는 레터럴(lateral) 구조로 한다.
버티컬 구조, 즉, NPN형의 바이폴라 트랜지스터는, 칩 면적이 작아도 전류 능력이 크게 취해지지만, 레터럴 구조, 즉, PNP형의 바이폴라 트랜지스터는 전류가 표면 근방을 흐르기 때문에, 표면의 영향을 강하게 받아 전류 증폭율을 크게 취하지 않는다.
이 때문에, PNP형의 바이폴라 트랜지스터의 전류 능력을 크게 하기 위해서는 소자 면적을 크게 할 필요가 있어, 비용적으로도 불리하게 된다.
이로부터, 파워 드라이버 회로 등에서는 출력 트랜지스터, 또한 이 출력 파워 트랜지스터를 구동하기 위한 구동용 트랜지스터를 NPN형 트랜지스터로 구성한 것이 제안되고 있다.
그리고, 이와 같은 파워 드라이브 회로에 있어서, 푸시풀(push-pull) 동작을 행하는 출력 파워 트랜지스터를 크로스 오버 왜곡을 발생시키는 일 없이 구동시키기 위해, 아이들링(idling) 전류를 상시 흐르게 하여 둘 필요가 있으며, 그 때문에 아이들링 루프가 형성되어 있다.
이러한 종래의 파워 드라이브 회로에서는, 아이들링 전류는 아이들링 루프의 설정에 의해, 푸시풀 동작을 행하는 출력 파워 트랜지스터가 크로스 오버 왜곡을 발생시키는 일 없이 구동되기 위해 필요하게 되는, 일정한 전류치로 되도록 조정되어 있다.
그리고, 이 아이들링 전류치는, 입력신호의 유무나 부하의 대소에 의존하지 않고, 일정한 값으로 되어 있었다.
그렇지만, 이러한 종래의 파워 드라이브 회로에 있어서, 큰 부하가 접속된 경우에, 아이들링 전류를 필요 최소한으로 작게 설정하고 있는 때에는 아이들링 루프가 발진상태에 빠지기 쉽고, 이에 따른 출력회로도 발진하여, 이 발진현상에 의해 주위의 기기에 악영향을 주는 것에 의해, 예를 들면 오동작 등의 원인으로 된다.
이와 같은 발진현상을 회피하기 위해서는, 큰 부하가 접속되는 때에, 즉, 큰 출력전류가 필요한 때에는, 아이들링 전류를 큰 값으로 설정하여, 아이들링 루프의 발진 여유도를 향상시킬 필요가 있었다.
그러나, 이 경우에는, 큰 아이들링 전류가 무신호시, 소출력 전류시에도 흐르게 되는 것에서, 전체로서 소비전력이 커지게 된다는 문제가 있었다.
또한, 아이들링 루프 중에 대용량의 콘덴서를 설치하는 것에 의해, 상기와 같은 발진현상을 억제하는 것도 고려되지만, 이를 위해서는, 파워 드라이브 회로가 조립되는 IC의 소요 면적이 콘덴서를 위한 크기로 되어, 비경제적으로 되거나, 주파수 특성이 악화될 염려가 있다.
그래서, 본 발명은, 출력 전류가 큰 때에도 발진현상을 방지하고, 전체로서 소비전력을 억제함과 동시에, 발진방지용 콘덴서가 필요 없는 파워 드라이브 회로를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1실시예에 관한 파워 드라이브 회로를 나타내는 도면.
도 2는 아이들링 전류와 출력의 발진과의 관계를 나타내는 도면.
도 3은 아이들링 전류와 출력의 발진과의 관계를 나타내는 도면.
도 4는 본 발명의 제 2실시예에 관한 파워-드라이브 회로를 나타내는 도면.
(도면의 주요 부분에 대한 부호의 설명)
10 : 입력수단 20 : 전류 차동 수단
30 : 출력수단 I1∼I13, I41, I42 : 정전류원
Q1, Q9∼Q14, Q43∼Q46, Q48∼Q50 : NPN형 바이폴라 트랜지스터
Q3∼Q8, Q47 : PNP형 바이폴라 트랜지스터
R1, R41 : 제 1조정용 저항 R2, R42 : 제 2조정용 저항
청구항 1의 파워 드라이브 회로는, 전원간에 직렬 접속되어 푸시풀 제어되는 출력 트랜지스터와, 입력수단과, 아이들링 전류 설정치에 따른 아이들링 전류를 상기 출력 트랜지스터에 흘리는 아이들링 회로를 구비하고,
상기 출력 트랜지스터의 전류치를 검출하고, 이 검출된 전류치에 따라 상기 아이들링 전류를 증가 혹은 감소시키도록 상기 아이들링 회로를 제어하는 것을 특징으로 한다.
이 청구항 1기재의 구성에 의하면, 푸시풀 제어되는 출력 트랜지스터를 갖는 파워 드라이브 회로에 있어서, 무신호시나 출력전류가 작은 때에는 아이들링 전류가 적게 흐르게 되며, 드라이브 능력이 필요한 때에는 그 전류치에 따라 아이들링 전류가 증가된다.
이에 의해, 아이들링 루프의 발진 여유도가 향상되어 발진현상이 방지되는 것에서, 파워 드라이브 회로의 동작이 안정화된다.
또한, 전체로서의 소비전력의 증대를 억제할 수가 있다.
또, 아이들링 루프 중에 발진방지용의 대용량 콘덴서를 설치할 필요가 없는 것에서, 파워 드라이브 회로가 조립되는 IC의 소요 면적을 작게 유지할 수가 있어, 경제적이며, 또한 주파수 특성을 양호하게 유지할 수가 있다.
(실시예)
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
도 1은, 본 발명의 제 1 실시예에 관한 파워 드라이브 회로를 나타내는 도면이다.
도 1에 나타내는 바와 같이, 본 발명의 제 1 실시예의 파워 드라이브 회로는, 크게 구별하여 입력수단(10)과, 전류차동수단(20)과, 출력수단(30)으로 구성된다.
입력수단(10)은, 제 1 전원인 전원전압(Vcc)과 제 2전원인 접지전위(E)간에, 제 1 정전류원(I1), 제 1조정용 저항(R1), NPN형 바이폴라 트랜지스터(Q1), 다이오드(D1), 신호입력 트랜지스터(Q2)를 직렬로 접속한다.
제 2조정용 저항(R2)을, NPN형 바이폴라 트랜지스터(Q1)의 베이스와, 제 1정전류원(I1)과 제 1조정용 저항(R1) 간에 접속한다.
제 1조정용 저항(R1) 및 제 2조정용 저항(R2)은, 아이들링 루프 중의 전압을 조정하는 것이며, 필요에 따라 그 저항치가 변경될 수 있도록, 반(半)고정 저항기 등이 사용된다.
또, NPN형 바이폴라 트랜지스터(Q1), 다이오드(D1)도 아이들링 루프 형성용에 설치된 것이다.
신호입력 트랜지스터(Q2)의 베이스에는 입력신호가 인가되지만, 그 입력단자(IN)는 직류적으로는 전원전압(Vcc)과 접지전위(E)의 중간 전위이며, 이 때문에 직류 바이어스가 인가되거나, 출력단자(OUT)의 전위가 귀환된다.
따라서, 입력단자(IN)는 중점의 직류전위에 교류입력신호가 중첩된 상태로 동작한다.
또, 다이오드(D1)와 신호입력 트랜지스터(Q2)의 접속점 전위가 후술하는 전류차동수단(20)의 한쪽의 입력으로서 출력된다.
전류차동수단(20)은, 전원전압(Vcc)과 접지전위(E) 사이에 제 2 정(定)전류원(I2)을 통하여 차동회로의 한쪽 측의 구성요소와 다른 쪽 측의 구성요소가 각각 형성된다.
먼저, 이 차동회로의 한쪽 측은, PNP형 바이폴라 트랜지스터(Q5)와 제 2정전류원(I3)이 직렬로 접속되며, 그 접속점이 본전류차동수단(20)의 출력단자로 된다.
PNP형 바이폴라 트랜지스터(Q4)와 PNP형 바이폴라 트랜지스터(Q3)가 직렬로 접속되며, PNP형 바이폴라 트랜지스터(Q3)의 이미터와 PNP형 바이폴라 트랜지스터(Q4)의 베이스 및 PNP형 바이폴라 트랜지스터(Q5)의 베이스가 접속됨과 동시에, PNP형 바이폴라 트랜지스터(Q3)의 베이스가 입력수단(10)의 다이오드(D1)와 신호입력 트랜지스터(Q2)의 접속점에 접속되며, 본전류차동수단(20)의 한쪽의 입력단자로 된다.
또, PNP형 바이폴라 트랜지스터(Q4)와 PNP형 바이폴라 트랜지스터(Q5)는 그 베이스-이미터 전압이 접속상 동등하게 되는 것에서, 전류 미러회로로서 기능한다.
이어서, 차동회로를 구성하는 다른 쪽 측은, PNP형 바이폴라 트랜지스터(Q6)가 설치되며, 또한 PNP형 바이폴라 트랜지스터(Q7)와 PNP형 바이폴라 트랜지스터(Q8)가 직렬로 접속되고, PNP형 바이폴라 트랜지스터(Q8)의 이미터와 PNP형 바이폴라 트랜지스터(Q6)의 베이스 및 PNP형 바이폴라 트랜지스터(Q7)의 베이스가 접속됨과 동시에, PNP형 바이폴라 트랜지스터(Q8)의 베이스가 출력수단(30)의 출력단자(OUT)에 접속되며, 본전류차동수단(20)의 다른 쪽의 입력단자로 된다.
또, PNP형 바이폴라 트랜지스터(Q6)와 PNP형 바이폴라 트랜지스터(Q7)는 그 베이스-이미터 전압이 접속상 동등하게 되는 것에서, 전류 미러 회로로서 기능한다.
그리고, PNP형 바이폴라 트랜지스터(Q3, Q4)(또는, Q5), (Q6)(또는 Q7), (Q8)의 각 베이스-이미터간이 아이들링 루프의 일부를 구성하고 있다.
출력수단(30)은, 전원전압(Vcc)과 접지전위(E) 간에 NPN형 바이폴라 트랜지스터(Q10)와 NPN형 바이폴라 트랜지스터(Q12)가 직렬로 접속되며, 그 중간접속점이 출력단자(OUT)로 된다.
그리고, 달링턴(Darlington) 접속되도록 NPN형 바이폴라 트랜지스터(Q10)에 NPN형 바이폴라 트랜지스터(Q9)가, NPN형 바이폴라 트랜지스터(Q12)에 NPN형 바이폴라 트랜지스터(Q11)가 각각 접속된다.
저항(R3)이 NPN형 바이폴라 트랜지스터(Q10)의 베이스-이미터간에, 저항(R4)이 NPN형 바이폴라 트랜지스터(Q12)의 베이스-이미터간에 설치된다.
그리고, NPN형 바이폴라 트랜지스터(Q9)의 베이스에 상기 입력수단(10)의 제 1조정용 저항(R1)과 NPN형 바이폴라 트랜지스터(Q1)의 접속점이 접속되며, NPN형 바이폴라 트랜지스터(Q9, Q10)로 구성되는 제 1달링턴 접속 NPN형 바이폴라 트랜지스터의 입력으로 된다.
같은 모양으로 NPN형 바이폴라 트랜지스터(Q11)의 베이스에 상기 전류차동수단(20)의 PNP형 바이폴라 트랜지스터(Q5)와 제 3정전류원(I3)의 접속점이 접속되며, NPN형 바이폴라 트랜지스터(Q11, Q12)로 구성되는 제 2달링턴 접속 NPN형 바이폴라 트랜지스터의 입력으로 된다.
또한, NPN형 바이폴라 트랜지스터(Q10)의 베이스-이미터 간에 전류 검출용 NPN형 바이폴라 트랜지스터(Q13)의 베이스-이미터 및 저항(R5)이 접속되며, 이 전류검출용 NPN형 바이폴라 트랜지스터(Q13)의 컬렉터가 NPN형 바이폴라 트랜지스터(Q1)의 베이스에 접속된다.
같은 모양으로, NPN형 바이폴라 트랜지스터(Q12)의 베이스-이미터간에 전류검출용 NPN형 바이폴라 트랜지스터(Q14)의 베이스-이미터 및 저항(R6)이 접속되며, 이 전류검출용의 NPN형 바이폴라 트랜지스터(Q14)의 컬렉터가 NPN형 바이폴라 트랜지스터(Q1)의 베이스에 접속된다.
이 전류검출용 NPN형 바이폴라 트랜지스터(Q13), 및 전류검출용 NPN형 바이폴라 트랜지스터(Q14)는, NPN형 바이폴라 트랜지스터(Q10, Q12)를 흐르는 전류에 비례한 전류가 흐르며, 그 전류가 제 2조정용 저항(R2)에 흐른다.
이에 의해, 아이들링 루프의 전류설정이, 출력 전류에 따라 증가되도록, 기능하는 것으로 된다.
본 발명과 같은, 푸시풀 증폭회로는 B급 증폭이며, 상반파와 하반파 이음매인 시간축을 횡절하는 부분에 무리가 생겨 크로스 오버 왜곡을 발생시킨다.
이 증폭기의 동작을 AB급에 가까이 하여, 레벨이 낮은 부분의 상하의 연계를 개선하기 위해, 출력회로에는 미리 소정의 아이들링 전류를 흘리게 해 둘 필요가 있다.
이 때문에 바이어스 회로로서의 아이들링 루프가 다음과 같이 형성되어 있다.
결국, 출력단자(OUT)로부터 보아, NPN형 바이폴라 트랜지스터(Q10)의 베이스-이미터, NPN형 바이폴라 트랜지스터(Q9)의 베이스-이미터, 제 1조정용 저항(R1), 제 2조정용 저항(R2), NPN형 바이폴라 트랜지스터(Q1)의 베이스-이미터, 다이오드(D1), PNP형 바이폴라 트랜지스터(Q3)의 베이스-이미터, PNP형 바이폴라 트랜지스터(Q4)의 베이스-이미터, PNP형 바이폴라 트랜지스터(Q7)의 베이스-이미터, PNP형 바이폴라 트랜지스터(Q8)의 베이스-이미터의 루프로 되어 있다.
여기서, 다이오드(D1)의 순방향 전압 강하를 Vd1이라 하며, NPN형 바이폴라 트랜지스터(Q1), PNP형 바이폴라 트랜지스터(Q3, Q4, Q7, Q8) 및 NPN형 바이폴라 트랜지스터(Q9, Q10)의 각 베이스-이미터간 순방향 전압강하를, Vbe1, Vbe2, Vbe3, Vbe4, Vbe7, Vbe8, Vbe9, Vbe10이라 하고, 제 1 조정용 저항(R1)의 전압강하를 Vr1, 제 2조정용 저항(R2)의 전압강하를 Vr2라 하면,
Vr2＋Vbe1＋Vd1－Vbe3－Vbe4＋Vbe7＋Vbe8－Vbe9－Vbe10－Vr1＝0
의 식이 성립하도록, 각 트랜지스터, 다이오드, 저항의 회로소자가 설계되어 있으며, 또한 미소한 조정을 제 1조정용 저항(R1), 제 2조정용 저항(R2)의 저항치 조정에 의해 행한다.
집적회로에서는, 동일한 칩상의 온도차가 작기 때문에, 상기 아이들링 루프 중의 다이오드, 트랜지스터 등의 각 소정의 온도 특성도 얻을 수가 있다.
이 아이들링 루프의 형성에 의해, 입력단자(IN)로의 신호가 없는 때(무신호시)에도, 출력 파워 트랜지스터(Q10) 및 출력 파워 트랜지스터(Q12)를 통하여 소정의 아이들링 전류가 흘려진다.
또, 입력단자(IN), 출력단자(OUT)도, 직류적으로 중점 전위로 유지되어 있다.
또한, 소정의 아이들링 전류가 안정되게 흘려지는 것에서 파워 드라이브 회로의 왜곡을 작게 할 수가 있다.
그런데, 이러한 종류의 푸시풀 증폭형의 파워 트랜지스터회로에서는, 부하가 큰 경우에는, 아이들링 전류의 값에 따라서는 불필요한 발진현상이 발생할 수가 있다.
도 2, 도 3은, 본 발명의 제 1실시예를 나타내는 도 1에 있어서, 전류검출용 NPN형 바이폴라 트랜지스터(Q13, Q14)를 설치하지 않은 통상의 전류 일정형의 아이들링 루프를 갖는 파워 드라이브회로에 대해서의 시뮬레이션 효과를 나타내는 도면이다.
도 2, 도 3의 어느 것이나, 대부하(저항 8Ω, 인덕턴스 47μH)를 BTL(Balanced Transformer Less) 구동한 때의 정측 출력의 파형을 나타내고 있다.
도 2는 아이들링 전류가 1mA의 경우이다.
이 도면으로부터 명백한 바와 같이 아이들링 전류가 1mA로 작은 경우에는, 출력 파형이 격렬하게 발진하고 있는 것을 알 수가 있다.
또, 그 발진상태에도 출력 파형의 타이밍과 대응하여 발생기간과 소멸기간이 있는 것을 알 수가 있다.
이에 대하여, 도 3은, 아이들링 전류가 10mA의 경우이지만, 이 경우에는 출력 파형에 불필요한 발진은 전혀 보이지 않고, 깨끗한 파형의 출력이 얻어지고 있다.
이와 같이, 아이들링 전류가 작은 때에 발진이 생기고 있는 바, 이것은, 아이들링 전류가 작은 때에는, 아이들링 루프내의 게인이 높고, 피킹(peaking)이 발생하고 있으며, 결국 아이들링 루프내에서의 발진 여유도가 저하하고 마는 것에 원인이 있는 것으로 추측된다.
어떻게 하여도, 이들 시뮬레이션 결과로부터 명백한 바와 같이, 부하가 커, 즉, 출력 전류가 큰 경우에, 이 출력전류에 맞추어서 아이들링 전류를 증가시키면, 불필요한 발진이 생기는 것을 회피할 수가 있다.
그래서, 본 발명은, 출력 파워 트랜지스터(Q10)를 흐르는 전류를 검출하기 위해 출력 파워 트랜지스터(Q10)의 베이스-이미터간에, 전류검출용 NPN형 바이폴라 트랜지스터(Q13)의 베이스-이미터와 저항(R5)을 접속한다.
또, 마찬가지로, 출력 파워 트랜지스터(Q12)를 흐르는 전류를 검출하기 위해, 출력 파워 트랜지스터(Q12)의 베이스-이미터간에, 전류검출용 NPN형 바이폴라 트랜지스터(Q14)의 베이스-이미터와 저항(R6)을 접속한다.
이 접속구성에 의해, 출력 파워 트랜지스터(Q10)를 흐르는 전류에 비례한 전류가 전류검출용 NPN형 바이폴라 트랜지스터(Q13)에 흘러 제 2조정용 저항(R2)의 전압강하 Vr2가 증가한다.
이 결과, 전술한 아이들링 루프에 있어서의 바이어스 조건식, 즉,
Vr2＋Vbe1＋Vd1－Vbe3－Vbe4＋Vbe7＋Vbe8－Vbe9－Vbe10－Vr1＝0
가 변화하고, Vr2의 증가에 대응하여, Vbe3, Vbe4, Vbe9, Vbe10 이 증가한다.
이에 의해, 아이들링 전류가, 출력 파워 트랜지스터(Q10)를 흐르는 전류에 따라 증가하여, 불필요한 발진의 발생을 방지할 수가 있다.
역으로, 출력 파워 트랜지스터(Q10)를 흐르는 전류가 감소한 때에는, 이에 대응하여 아이들링 전류도 역시 감소한다.
본 설명에서는, 출력 파워 트랜지스터(Q10)와 전류검출용 NPN형 바이폴라 트랜지스터(Q13)의 관계에 대해 설명하였지만, 이 동작의 태양은 출력 파워 트랜지스터(Q12)와 전류검출용 NPN형 바이폴라 트랜지스터(Q14) 사이에 있어서도 전부 같은 모양으로 기능한다.
그 동작도 같기 때문에 간략화를 위해 상세한 기재는 생략한다.
이렇게 하여, 도 1에 있어서, 신호입력이 입력단자(IN)에 인가되면, 중점의 직류 전위에 중첩되고, 통상의 파워 앰프 등에 있어서의 증폭동작과 같은 모양으로 신호가 증폭되며, 출력단자(OUT)로부터 도시를 생략하고 있는 부하로 출력된다.
이 신호단자(IN)에, 신호가 정(正)반파 혹은 부(負)반파의 어느 것으로 입력된 경우에도, 입력신호의 값에 따라 상기 아이들링 루프의 동작점은 전체로서 시프트(shift)함과 동시에, 부하전류의 크기에 따라 아이들링 루프내의 조건식이 변화하고, 아이들링 전류치가 부하전류에 따라 변화한다.
이 제 1의 실시예의 파워 드라이브회로에 의하면, 푸시풀 동작하는 출력 파워 트랜지스터(Q10, Q12)의 전류에 따라 아이들링 전류를 증가, 혹은 감소시키고 있는 것에서, 불필요한 발진을 방지함과 동시에, 전체로서의 소비전력을 감소시킬 수가 있다.
또, 푸시풀 동작하는 출력 파워 트랜지스터(Q10, Q12) 및 이들을 구동하는 구동용 트랜지스터(Q9, Q11)도 NPN형 바이폴라 트랜지스터로서 있는 것, 및 발진방지를 위한 콘덴서를 설치할 필요가 없는 것에서, 집적회로장치의 레이 아웃 면적을 작게 할 수가 있다.
다음에, 도 4는, 본 발명의 제 2의 실시예에 관한 파워 트랜지스터 회로를 나타내는 도면이다.
도 4에 나타내는 바와 같이, 제 1전원인 전원 전압(Vcc)과 제 2전원인 접지전위(E)간에, 제 1정전류원(I41), 제 1조정용 저항(R41), NPN형 바이폴라 트랜지스터(Q41), 다이오드(D41), 신호입력 트랜지스터(Q42)를 직렬로 접속한다.
제 2조정용 저항(R42)을, NPN형 바이폴라 트랜지스터(Q41)의 베이스와, 제 1정전류원(I41)과 제 1조정용 저항(R41)간에 접속한다.
제 1조정용 저항(R41) 및 제 2조정용 저항(R42)은, 아이들링 루프 중의 전압을 조정하는 것이며, 필요에 따라 그 저항치가 변경될 수 있도록, 반(半)고정 저항기 등이 사용된다.
또, NPN형 바이폴라 트랜지스터(Q41), 다이오드(D41)도 아이들링 루프 형성용에 설치된 것이다.
신호 입력 트랜지스터(Q42)의 베이스에는 입력신호가 인가되지만, 그 입력단자(IN)는 직류적으로는 전원전압(Vcc)과 접지전위(E)의 중간 전위이며, 이 때문에 직류 바이어스가 인가되거나, 출력단자(OUT)의 전위가 귀환된다.
따라서, 입력단자(IN)는 중점의 직류전위에 교류입력신호가 중첩된 상태로 동작한다.
전원전압(Vcc)과 출력단자(OUT)간에 제 2정전류원(I42)을 통하여 NPN형 바이폴라 트랜지스터(Q43)가 접속되며, 이 베이스-컬렉터간에 다이오드(D42)가, 또한, 베이스-이미터간에 저항(R43)이 접속된다.
또, 전원전압(Vcc)과 접지전위(E)간에, NPN형 바이폴라 트랜지스터(Q44), PNP형 바이폴라 트랜지스터(Q47), 저항(R45)이 직렬로 접속되며, NPN형 바이폴라 트랜지스터(Q44)의 베이스가 NPN형 바이폴라 트랜지스터(Q43)의 컬렉터에, 또한, PNP형 바이폴라 트랜지스터(Q47)의 베이스가 신호입력 트랜지스터(Q42)의 컬렉터에 접속된다.
또, 출력단자(OUT)와 접지전위(E)간에 출력 파워 트랜지스터인 NPN 형 바이폴라 트랜지스터(Q48)가 접속된다.
전원전압(Vcc)과 출력단자(OUT)간에 NPN형 바이폴라 트랜지스터(Q45)가 접속되고, NPN형 바이폴라 트랜지스터(Q45)와 저항(R44)이 직렬로 접속되며, 그 접속점이 출력 파워 트랜지스터인 NPN형 바이폴라 트랜지스터(Q46)의 베이스에 접속된다.
또, NPN형 바이폴라 트랜지스터(Q45)의 베이스가 NPN형 바이폴라 트랜지스터(Q41)의 컬렉터에 접속된다.
그리고, 출력 파워 트랜지스터(Q46)의 베이스, 이미터에 베이스, 이미터가 접속된 전류검출용 NPN형 바이폴라 트랜지스터(Q49)의 컬렉터와, 출력 파워 트랜지스터(Q48)의 베이스, 이미터에 베이스, 이미터가 접속된 전류검출용 NPN형 바이폴라 트랜지스터(Q50)의 컬렉터가, NPN형 바이폴라 트랜지스터(Q41)의 베이스에 접속된다.
본 발명의 제 2실시예의 파워 드라이브회로에 있어서도, 크로스 오버 왜곡을 없게 하기 위해, 출력회로에는 미리 소정의 아이들링 전류를 흐르게 해 둘 필요가 있다.
이 때문에 바이어스 회로로서의 아이들링 루프가 다음과 같이 형성되어 있다.
결국, 출력단자(OUT)로부터 보아, 출력 파워 트랜지스터(Q46)의 베이스-이미터, NPN형 KDLVHF라 트랜지스터(Q45)의 베이스-이미터, 제 1조정용 저항(R41), 제 2조정용 저항(R42), NPN형 바이폴라 트랜지스터(Q41)의 베이스-이미터, 다이오드(D41), PNP형 바이폴라 트랜지스터(Q47)의 베이스-이미터, NPN형 바이폴라 트랜지스터(Q44)의 베이스-이미터, 다이오드(D42), NPN형 바이폴라 트랜지스터(Q43)의 베이스-이미터의 루프로 되어 있다.
여기서, 다이오드(D41), 다이오드(D42)의 순방향 전압 강하를 Vd41, Vd42로 하고, 아이들링 루프 중의 각 트랜지스터의 각 베이스-이미터 간 순방향 전압강하를, Vbe46, Vbe45, Vbe41, Vbe47, Vbe44, Vbe43 이라 하며, 제 1 조정용 저항(R41)의 전압강하를 Vr41, 제 2조정용 저항(R2)의 전압강하를 Vr42라 하면,
Vr42＋Vbe41＋Vd41－Vbe47－Vbe44＋Vd42＋Vbe43－Vbe46－Vbe45－Vr41＝0
의 식이 성립하도록, 각 트랜지스터, 다이오드, 저항의 회로소자가 설계되어 있으며, 또한 미소한 조정을 제 1조정용 저항(R41), 제 2조정용 저항(R42)의 저항치 조정에 의해 행한다.
집적회로에서는, 동일 칩 상의 온도차가 작기 때문에, 상기의 아이들링 루프 중의 다이오드, 트랜지스터 등의 각 소자의 온도특성도 얻을 수가 있다.
이 아이들링 루프의 형성에 의해, 입력단자(IN)로의 신호가 없는 때(무신호시)에도, 출력 파워 트랜지스터(Q46) 및 출력 파워 트랜지스터(Q48)를 통하여 소정의 아이들링 전류가 흐른다.
또, 입력단자(IN), 출력단자(OUT)도, 직류적으로 중점 전위에 유지되어 있다.
또한, 소정의 아이들링 전류가 안정되게 흐르게 되므로, 파워 드라이브회로의 왜곡을 작게 할 수가 있다.
본 제 2 실시예에 있어서도, 제 1실시예와 같은 모양으로, 부하가 큰 경우에는, 아이들링 전류의 값에 따라서는 불필요한 발진현상이 발생할 수가 있기 때문에, 출력 전류에 맞추어서 아이들링 전류를 증가시키고, 불필요한 발진이 생기는 것을 방지하는 구성으로 되어 있다.
본 제 2실시예에서는, 출력 파워 트랜지스터(Q46)를 흐르는 전류를 검출하기 위해, 출력 파워 트랜지스터(Q46)의 베이스-이미터간에, 전류검출용 NPN형 바이폴라 트랜지스터(Q49)의 베이스-이미터를 접속하고 있다.
또, 같은 모양으로, 출력 파워 트랜지스터(Q48)를 흐르는 전류를 검출하기 위해, 출력 파워 트랜지스터(Q48)의 베이스-이미터간에, 전류검출용 NPN 형 바이폴라 트랜지스터(Q50)의 베이스-이미터를 접속하고 있다.
이 접속구성에 의해, 출력 파워 트랜지스터(Q46)를 흐르는 전류에 비례한 전류가 전류검출용 NPN형 바이폴라 트랜지스터(Q49)에 흘러, 제 2조정용 저항(R42)의 전압강하 Vr42가 증가한다.
이 결과, 전술한 아이들링에 있어서의 바이어스 조건식, 즉,
Vr42＋Vbe41＋Vd41－Vbe47－Vbe44＋Vd42＋Vbe43－Vbe46－Vbe45－Vr41＝0
이 변화하고, Vr42의 증가에 대응하여 Vbe47, Vbe44, Vbe46, Vbe45가 증가한다.
이에 의해, 아이들링 전류가, 출력 파워 트랜지스터(Q46)를 흐르는 전류에 따라 증가하여, 불필요한 발진의 발생을 방지한다.
역으로, 출력 파워 트랜지스터(Q46)를 흐르는 전류가 감소한 때에는, 이에 대응하여 아이들링 전류도 역시 감소한다.
이 설명에서는, 출력 파워 트랜지스터(Q46)와 전류검출용 NPN형 바이폴라 트랜지스터(Q49)의 관계에 대해 설명하였지만, 이 동작의 태양은 출력 파워 트랜지스터(Q48)와 전류검출용 NPN형 바이폴라 트랜지스터(Q50) 사이에 있어서도 모두 같게 기능한다.
그 동작도 같은 모양이기 때문에, 간략화를 위해 상세한 설명은 생략한다.
이와 같이, 도 4에 있어서, 신호입력이 입력단자(IN)에 인가되면, 중점의 직류전위에 중첩되고, 통상의 파워 앰프 등에 있어서의 증폭 동작과 같은 모양으로 신호가 증폭되며, 출력단자(OUT)로부터 도시가 생략된 부하로 출력된다.
이 신호단자(IN)에, 신호가 정반파 혹은 부반파의 어느 것이나 입력된 경우에도, 입력신호의 값에 따라 상기 아이들링 루프의 동작점은 전체로서 시프트함과 동시에, 부하전류의 크기에 따라, 아이들링 루프내의 조건식이 변화하고, 아이들링 전류치가 부하전류에 따라 변화한다.
이 제 2의 실시예의 파워 드라이브 회로에 의하면, 푸시풀 동작하는 출력 파워 트랜지스터(Q46), 출력 파워 트랜지스터(Q48)의 전류에 따라 아이들링 전류를 증가, 혹은 감소시키고 있는 것에서, 불필요한 발진을 방지함과 동시에, 전체로서의 소비전력을 감소시킬 수가 있다.
또, 발진방지를 위한 콘덴서를 설치할 필요가 없는 것에서, 집적회로장치의 레이 아웃 면적을 작게 할 수가 있다.
본 발명의 청구항 1기재의 구성에 의하면, 푸시풀 제어되는 출력 트랜지스터를 갖는 파워 드라이브 회로에 있어서, 무신호시나 출력전류가 작은 때에는 아이들링 전류가 적게 흐르게 되며, 드라이브 능력이 필요한 때에는 그 전류치에 따라 아이들링 전류가 증가된다.
이에 의해, 아이들링 루프의 발진 여유도가 향상되어 발진현상이 방지되는 것에서, 파워 드라이브 회로의 동작이 안정화된다.
또, 전체로서의 소비전력의 증대를 억제할 수가 있다.
또한, 아이들링 루프 중에 발진방지용의 대용량의 콘덴서를 설치할 필요가 없는 것에서, 파워 드라이브 회로가 조립되는 IC의 소요 면적을 작게 유지할 수가 있고, 경제적이며, 또한 양호한 주파수 특성이 얻어진다.

Claims (1)

  1. 전원간에 직렬 접속되어 푸시풀 제어되는 출력 트랜지스터와,
    입력수단과,
    아이들링 전류설정치에 따른 아이들링 전류를 상기 출력 트랜지스터에 흐르게 하는 아이들링 회로를 구비하고,
    상기 출력 트랜지스터의 전류치를 검출하여, 이 검출된 전류치에 따라 상기 아이들링 전류를 증가 혹은 감소시키도록 상기 아이들링 회로를 제어하는 것을 특징으로 하는 파워 드라이브 회로.
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