JP2003033044A - スナバ回路 - Google Patents
スナバ回路Info
- Publication number
- JP2003033044A JP2003033044A JP2001207691A JP2001207691A JP2003033044A JP 2003033044 A JP2003033044 A JP 2003033044A JP 2001207691 A JP2001207691 A JP 2001207691A JP 2001207691 A JP2001207691 A JP 2001207691A JP 2003033044 A JP2003033044 A JP 2003033044A
- Authority
- JP
- Japan
- Prior art keywords
- snubber
- switching
- switching element
- circuit
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】 逆回復特性を有効に抑制しつつスイッチング
回路に発生するサージ電圧を吸収することができるスナ
バ回路を提供する。 【解決手段】 それぞれＩＧＢＴからなる第１、第２ス
イッチング素子１、２を備えたスイッチング回路Ｃ１に
は、各スイッチング素子１、２のスイッチング動作時に
発生するサージ電圧を吸収するスナバ回路Ａ１が付設さ
れている。スナバ回路Ａ１は、実質的に、第１、第２ス
ナバコンデンサ６、７と、第１、第２スナバダイオード
８、９と、第１、第２スナバ抵抗１０、１１とで構成さ
れている。ここで、両スナバダイオード８、９は炭化シ
リコンで形成され、これによって逆回復特性を有効に抑
制しつつスイッチング回路に発生するサージ電圧を吸収
することができるようになっている。
回路に発生するサージ電圧を吸収することができるスナ
バ回路を提供する。 【解決手段】 それぞれＩＧＢＴからなる第１、第２ス
イッチング素子１、２を備えたスイッチング回路Ｃ１に
は、各スイッチング素子１、２のスイッチング動作時に
発生するサージ電圧を吸収するスナバ回路Ａ１が付設さ
れている。スナバ回路Ａ１は、実質的に、第１、第２ス
ナバコンデンサ６、７と、第１、第２スナバダイオード
８、９と、第１、第２スナバ抵抗１０、１１とで構成さ
れている。ここで、両スナバダイオード８、９は炭化シ
リコンで形成され、これによって逆回復特性を有効に抑
制しつつスイッチング回路に発生するサージ電圧を吸収
することができるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、サージ電圧を吸収
するために電力用半導体のスイッチング回路等に付加さ
れるスナバ回路に関するものである。
するために電力用半導体のスイッチング回路等に付加さ
れるスナバ回路に関するものである。
【０００２】
【従来の技術】近年、パワーエレクトロニクスの分野で
は、半導体からなるＩＧＢＴ（Insulated Gate Bipolar
Transistor；絶縁ゲート型バイポーラ・トランジス
タ）等のスイッチング素子を備えたスイッチング回路が
広く用いられている。そして、一般に、スイッチング回
路の出力端子は所定の負荷に接続され、スイッチング回
路はそのスイッチング作用により、負荷への電力の供給
態様を制御するようになっている。かかるスイッチング
回路は、例えば、直流電力を所望の周波数の交流電力に
変換するインバータ回路などに用いられる。
は、半導体からなるＩＧＢＴ（Insulated Gate Bipolar
Transistor；絶縁ゲート型バイポーラ・トランジス
タ）等のスイッチング素子を備えたスイッチング回路が
広く用いられている。そして、一般に、スイッチング回
路の出力端子は所定の負荷に接続され、スイッチング回
路はそのスイッチング作用により、負荷への電力の供給
態様を制御するようになっている。かかるスイッチング
回路は、例えば、直流電力を所望の周波数の交流電力に
変換するインバータ回路などに用いられる。
【０００３】ところで、このようなスイッチング回路に
接続された負荷ないしは母線（主回路の導線）は一般に
インダクタンスをもつので、スイッチング素子がスイッ
チング動作を行ったときには、そのインダクタンスある
いは電流変化比（ｄｉ／ｄｔ）に相応するサージ電圧が
発生し、このサージ電圧はスイッチング素子に印加され
ることになる。ここで、サージ電圧がスイッチング素子
の耐圧（降伏電圧）を超えると、該スイッチング素子が
素子破壊を起こす。
接続された負荷ないしは母線（主回路の導線）は一般に
インダクタンスをもつので、スイッチング素子がスイッ
チング動作を行ったときには、そのインダクタンスある
いは電流変化比（ｄｉ／ｄｔ）に相応するサージ電圧が
発生し、このサージ電圧はスイッチング素子に印加され
ることになる。ここで、サージ電圧がスイッチング素子
の耐圧（降伏電圧）を超えると、該スイッチング素子が
素子破壊を起こす。
【０００４】そこで、例えば特表平１１−５１００００
号公報にも開示されているように、通常、スイッチング
回路には、サージ電圧を吸収するためにスナバ（Snubbe
r）回路が付設（付加）される。かかるスナバ回路は、
普通、ダイオードあるいはコンデンサを備えていて、サ
ージ電圧の急峻な立ち上がりを緩和ないしは低減し、ス
イッチング素子に高電圧が印加されるのを防止するよう
になっている。
号公報にも開示されているように、通常、スイッチング
回路には、サージ電圧を吸収するためにスナバ（Snubbe
r）回路が付設（付加）される。かかるスナバ回路は、
普通、ダイオードあるいはコンデンサを備えていて、サ
ージ電圧の急峻な立ち上がりを緩和ないしは低減し、ス
イッチング素子に高電圧が印加されるのを防止するよう
になっている。
【０００５】
【発明が解決しようとする課題】かかるスナバ回路にお
いて、これを構成するダイオードには、従来、シリコン
で形成されたｐｎダイオードが広く用いられている。し
かしながら、一般に、ダイオードは、該ダイオードがオ
フするときに逆回復電流が流れるといった特質、すなわ
ち逆回復特性（逆回復負荷）をもち、ｐｎダイオードは
かかる逆回復特性がとくに顕著である。なお、逆回復電
流とは、ダイオードに順電流を流した直後に逆電圧を印
加したときに、瞬間的に逆方向に流れる大電流であっ
て、数μｓ以内に減衰するといった性質をもつ。
いて、これを構成するダイオードには、従来、シリコン
で形成されたｐｎダイオードが広く用いられている。し
かしながら、一般に、ダイオードは、該ダイオードがオ
フするときに逆回復電流が流れるといった特質、すなわ
ち逆回復特性（逆回復負荷）をもち、ｐｎダイオードは
かかる逆回復特性がとくに顕著である。なお、逆回復電
流とは、ダイオードに順電流を流した直後に逆電圧を印
加したときに、瞬間的に逆方向に流れる大電流であっ
て、数μｓ以内に減衰するといった性質をもつ。
【０００６】そして、この逆回復特性が大きいと、スイ
ッチング波形が振動する一因になるといった問題があ
る。ここで、ダイオードにかかる順電圧を高くすると、
逆回復特性を抑制する（小さくする）することができ
る。しかしながら、このようにすると、ダイオードの定
常時の損失が大きくなるといった不具合が生じる。
ッチング波形が振動する一因になるといった問題があ
る。ここで、ダイオードにかかる順電圧を高くすると、
逆回復特性を抑制する（小さくする）することができ
る。しかしながら、このようにすると、ダイオードの定
常時の損失が大きくなるといった不具合が生じる。
【０００７】本発明は、上記従来の問題を解決するため
になされたものであって、逆回復電流を有効に抑制しつ
つスイッチング回路に発生するサージ電圧を有効に吸収
することができるスナバ回路を提供することを解決すべ
き課題とする。
になされたものであって、逆回復電流を有効に抑制しつ
つスイッチング回路に発生するサージ電圧を有効に吸収
することができるスナバ回路を提供することを解決すべ
き課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
になされた本発明の第１の態様にかかるスナバ回路は、
（ｉ）スイッチング素子（半導体装置）を備えたスイッ
チング回路に発生するサージ電圧を吸収するスナバ回路
であって、（ii）サージ電圧により生じる電荷を蓄えて
サージ電圧の急上昇を緩和（ないしは抑制）するスナバ
コンデンサと、スナバコンデンサの充電又は放電におけ
る時定数（ないしは充放電速度）を調整するスナバ抵抗
と、サージ電圧の伝播方向を規制するスナバダイオード
とを備えていて、（iii）スナバダイオードが炭化シリ
コン（ＳｉＣ）で形成されている（つくられている）こ
とを特徴とするものである。
になされた本発明の第１の態様にかかるスナバ回路は、
（ｉ）スイッチング素子（半導体装置）を備えたスイッ
チング回路に発生するサージ電圧を吸収するスナバ回路
であって、（ii）サージ電圧により生じる電荷を蓄えて
サージ電圧の急上昇を緩和（ないしは抑制）するスナバ
コンデンサと、スナバコンデンサの充電又は放電におけ
る時定数（ないしは充放電速度）を調整するスナバ抵抗
と、サージ電圧の伝播方向を規制するスナバダイオード
とを備えていて、（iii）スナバダイオードが炭化シリ
コン（ＳｉＣ）で形成されている（つくられている）こ
とを特徴とするものである。
【０００９】本発明の第２の態様にかかるスナバ回路
は、第１の態様にかかるスナバ回路において、スイッチ
ング素子が絶縁ゲート型バイポーラ・トランジスタ（Ｉ
ＧＢＴ）であることを特徴とするものである。
は、第１の態様にかかるスナバ回路において、スイッチ
ング素子が絶縁ゲート型バイポーラ・トランジスタ（Ｉ
ＧＢＴ）であることを特徴とするものである。
【００１０】本発明の第３の態様にかかるスナバ回路
は、第２の態様にかかるスナバ回路において、スイッチ
ング回路の出力端子が負荷インダクタンスに接続されて
いることを特徴とするものである。すなわち、スイッチ
ング回路は、負荷インダクタンスへの電力の供給態様を
制御する。
は、第２の態様にかかるスナバ回路において、スイッチ
ング回路の出力端子が負荷インダクタンスに接続されて
いることを特徴とするものである。すなわち、スイッチ
ング回路は、負荷インダクタンスへの電力の供給態様を
制御する。
【００１１】本発明の第４の態様にかかるスナバ回路
は、第１〜第３の態様のいずれか１つにかかるスナバ回
路において、（ａ）スイッチング素子が、互いに直列に
接続された第１及び第２の２つのスイッチング素子で構
成され、（ｂ）両スイッチング素子が、スイッチング動
作時には、第１のスイッチング素子がオンされる一方第
２のスイッチング素子がオフされる第１の状態と、第１
のスイッチング素子がオフされる一方第２のスイッチン
グ素子がオンされる第２の状態とを交互に繰り返すよう
になっていて、（ｃ）各スイッチング素子に対してそれ
ぞれフリーホイールダイオードが逆並列接続されている
ことを特徴とするものである。
は、第１〜第３の態様のいずれか１つにかかるスナバ回
路において、（ａ）スイッチング素子が、互いに直列に
接続された第１及び第２の２つのスイッチング素子で構
成され、（ｂ）両スイッチング素子が、スイッチング動
作時には、第１のスイッチング素子がオンされる一方第
２のスイッチング素子がオフされる第１の状態と、第１
のスイッチング素子がオフされる一方第２のスイッチン
グ素子がオンされる第２の状態とを交互に繰り返すよう
になっていて、（ｃ）各スイッチング素子に対してそれ
ぞれフリーホイールダイオードが逆並列接続されている
ことを特徴とするものである。
【００１２】本発明の第５の態様にかかるスナバ回路
は、第４の態様にかかるスナバ回路において、第１及び
第２のスイッチング素子に対して、それぞれ個別に、ス
ナバコンデンサとスナバ抵抗とスナバダイオードとが設
けられていることを特徴とするものである。
は、第４の態様にかかるスナバ回路において、第１及び
第２のスイッチング素子に対して、それぞれ個別に、ス
ナバコンデンサとスナバ抵抗とスナバダイオードとが設
けられていることを特徴とするものである。
【００１３】なお、特開平１０−３２１８７９号公報に
は、炭化けい素（炭化シリコン）で形成されたショット
キーダイオードが開示され、また特開平１１−２７４４
８２号公報には、ＳｉＣ（炭化シリコン）により作成さ
れたダイオードが開示されている。しかしながら、これ
らの従来のダイオードは、いずれも、スナバ回路を構成
するものではなく、たまたま同一材料を用いているもの
の、本願発明の要旨とは全く異なる構成ないしは技術分
野のものである。
は、炭化けい素（炭化シリコン）で形成されたショット
キーダイオードが開示され、また特開平１１−２７４４
８２号公報には、ＳｉＣ（炭化シリコン）により作成さ
れたダイオードが開示されている。しかしながら、これ
らの従来のダイオードは、いずれも、スナバ回路を構成
するものではなく、たまたま同一材料を用いているもの
の、本願発明の要旨とは全く異なる構成ないしは技術分
野のものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１を具体的に説明する。図１は、本発明の実施
の形態１にかかるスナバ回路を備えたスイッチング回路
の回路図である。図１に示すように、このスイッチング
回路Ｃ１には、それぞれＩＧＢＴからなり、互いに直列
に接続された第１スイッチング素子１と第２スイッチン
グ素子２とが設けられている。
施の形態１を具体的に説明する。図１は、本発明の実施
の形態１にかかるスナバ回路を備えたスイッチング回路
の回路図である。図１に示すように、このスイッチング
回路Ｃ１には、それぞれＩＧＢＴからなり、互いに直列
に接続された第１スイッチング素子１と第２スイッチン
グ素子２とが設けられている。
【００１５】そして、第１スイッチング素子１に対して
第１フリーホイールダイオード３が逆並列接続される一
方、第２スイッチング素子２に対して第２フリーホイー
ルダイオード４が逆並列接続されている。なお、スイッ
チング回路Ｃ１のプラス側入力端子Ｔ１及びマイナス側
入力端子Ｔ２は、それぞれ、直流電源（図示せず）のプ
ラス側出力端子及びマイナス側出力端子に接続されてい
る。
第１フリーホイールダイオード３が逆並列接続される一
方、第２スイッチング素子２に対して第２フリーホイー
ルダイオード４が逆並列接続されている。なお、スイッ
チング回路Ｃ１のプラス側入力端子Ｔ１及びマイナス側
入力端子Ｔ２は、それぞれ、直流電源（図示せず）のプ
ラス側出力端子及びマイナス側出力端子に接続されてい
る。
【００１６】さらに、このスイッチング回路Ｃ１の出力
端子Ｔ３には、負荷インダクタンス５が接続されてい
る。ここで、スイッチング回路Ｃ１は、第１スイッチン
グ素子１がそのゲートに正電圧が印加されてオン状態と
なる一方、第２スイッチング素子２がそのゲートに負電
圧（上記正電圧に対して相対的に）が印加されてオフ状
態となっているとき（以下、この状態を「第１の導通状
態」という。）には、負荷インダクタンス５に正電圧を
供給する。他方、第１スイッチング素子１がそのゲート
に負電圧が印加されてオフ状態となる一方、第２スイッ
チング素子２がそのゲートに正電圧が印加されてオン状
態となっているとき（以下、この状態を「第２の導通状
態」という。）には、負荷インダクタンス５に負電圧を
供給する。
端子Ｔ３には、負荷インダクタンス５が接続されてい
る。ここで、スイッチング回路Ｃ１は、第１スイッチン
グ素子１がそのゲートに正電圧が印加されてオン状態と
なる一方、第２スイッチング素子２がそのゲートに負電
圧（上記正電圧に対して相対的に）が印加されてオフ状
態となっているとき（以下、この状態を「第１の導通状
態」という。）には、負荷インダクタンス５に正電圧を
供給する。他方、第１スイッチング素子１がそのゲート
に負電圧が印加されてオフ状態となる一方、第２スイッ
チング素子２がそのゲートに正電圧が印加されてオン状
態となっているとき（以下、この状態を「第２の導通状
態」という。）には、負荷インダクタンス５に負電圧を
供給する。
【００１７】かくして、スイッチング回路Ｃ１は、両ス
イッチング素子１、２を、交互に第１の導通状態と第２
の導通状態とに所定の周期で切り換えることにより、負
荷インダクタンス５に所定の周波数の交流電力を供給す
る。なお、両フリーホイールダイオード３、４（転流ダ
イオード）は、それぞれ、両スイッチング素子１、２が
ターンオフしたときに負荷インダクタンス５に蓄えられ
ていた電流エネルギを、両スイッチング素子１、２を迂
回させて順還させるために設けられている。
イッチング素子１、２を、交互に第１の導通状態と第２
の導通状態とに所定の周期で切り換えることにより、負
荷インダクタンス５に所定の周波数の交流電力を供給す
る。なお、両フリーホイールダイオード３、４（転流ダ
イオード）は、それぞれ、両スイッチング素子１、２が
ターンオフしたときに負荷インダクタンス５に蓄えられ
ていた電流エネルギを、両スイッチング素子１、２を迂
回させて順還させるために設けられている。
【００１８】そして、このスイッチング回路Ｃ１には、
第１スイッチング素子１又は第２スイッチング素子２の
スイッチング動作に伴って発生するサージ電圧を吸収す
るために、スナバ回路Ａ１が設けられている。このスナ
バ回路Ａ１は、実質的に、第１、第２スナバコンデンサ
６、７と、それぞれ炭化シリコンで形成された第１、第
２スナバダイオード８、９と、第１、第２スナバ抵抗１
０、１１とで構成されている。ここで、第１スナバコン
デンサ６は、プラス側入力端子Ｔ１側で第１スナバダイ
オード８に直列接続されている。他方、第２スナバコン
デンサ７は、マイナス側入力端子Ｔ２側で第２スナバダ
イオード９に直列接続されている。
第１スイッチング素子１又は第２スイッチング素子２の
スイッチング動作に伴って発生するサージ電圧を吸収す
るために、スナバ回路Ａ１が設けられている。このスナ
バ回路Ａ１は、実質的に、第１、第２スナバコンデンサ
６、７と、それぞれ炭化シリコンで形成された第１、第
２スナバダイオード８、９と、第１、第２スナバ抵抗１
０、１１とで構成されている。ここで、第１スナバコン
デンサ６は、プラス側入力端子Ｔ１側で第１スナバダイ
オード８に直列接続されている。他方、第２スナバコン
デンサ７は、マイナス側入力端子Ｔ２側で第２スナバダ
イオード９に直列接続されている。
【００１９】また、第１スナバ抵抗１０の一端は第１ス
ナバコンデンサ６と第１スナバダイオード８との間の地
点に接続され、他端はマイナス側入力端子Ｔ２に接続さ
れている。他方、第２スナバ抵抗１１の一端は第２スナ
バコンデンサ７と第２スナバダイオード９との間の地点
に接続され、他端はプラス側入力端子Ｔ１に接続されて
いる。
ナバコンデンサ６と第１スナバダイオード８との間の地
点に接続され、他端はマイナス側入力端子Ｔ２に接続さ
れている。他方、第２スナバ抵抗１１の一端は第２スナ
バコンデンサ７と第２スナバダイオード９との間の地点
に接続され、他端はプラス側入力端子Ｔ１に接続されて
いる。
【００２０】ここで、第１、第２スナバコンデンサ６、
７は、サージ電圧により生じる電荷を蓄えてサージ電圧
の急上昇を緩和（低減）する。第１、第２スナバダイオ
ード８、９は、サージ電圧の伝播方向を規制する。第
１、第２スナバ抵抗１０、１１は、第１、第２スナバコ
ンデンサ６、７の充電又は放電における時定数（充放電
速度）を調整する。
７は、サージ電圧により生じる電荷を蓄えてサージ電圧
の急上昇を緩和（低減）する。第１、第２スナバダイオ
ード８、９は、サージ電圧の伝播方向を規制する。第
１、第２スナバ抵抗１０、１１は、第１、第２スナバコ
ンデンサ６、７の充電又は放電における時定数（充放電
速度）を調整する。
【００２１】以下、スナバ回路Ａ１によるサージ電圧の
吸収過程の概略を説明する。例えば、第１スイッチング
素子１がオンであるときには、プラス側入力端子Ｔ１の
正電圧は、第１スイッチング素子１を経由して負荷イン
ダクタンス５に供給される。このとき、第１フリーホイ
ールダイオード３は、プラス側入力端子Ｔ１の正電圧
（電流）が第１スイッチング素子１を迂回して伝播する
（流れる）のを阻止している。
吸収過程の概略を説明する。例えば、第１スイッチング
素子１がオンであるときには、プラス側入力端子Ｔ１の
正電圧は、第１スイッチング素子１を経由して負荷イン
ダクタンス５に供給される。このとき、第１フリーホイ
ールダイオード３は、プラス側入力端子Ｔ１の正電圧
（電流）が第１スイッチング素子１を迂回して伝播する
（流れる）のを阻止している。
【００２２】ここで、第１スイッチング素子１がターン
オフすると、これに伴って主回路の母線インダクタンス
とスイッチング時の電流変化比（ｄｉ／ｄｔ）とによっ
てサージ電圧が惹起され、このサージ電圧は第１スイッ
チング素子１のコレクタ・エミッタ間に印加される。そ
の際、第１スイッチング素子１のコレクタ側の正電圧
（高電圧）の急上昇は、第１スナバコンデンサ６への電
荷の蓄積と、第２スナバコンデンサ７への電荷の蓄積
（第２スナバ抵抗を経由して）とによって緩和される。
これにより、サージ電圧は吸収され、第１スイッチング
素子１に高いサージ電圧が印加されるのが防止される。
オフすると、これに伴って主回路の母線インダクタンス
とスイッチング時の電流変化比（ｄｉ／ｄｔ）とによっ
てサージ電圧が惹起され、このサージ電圧は第１スイッ
チング素子１のコレクタ・エミッタ間に印加される。そ
の際、第１スイッチング素子１のコレクタ側の正電圧
（高電圧）の急上昇は、第１スナバコンデンサ６への電
荷の蓄積と、第２スナバコンデンサ７への電荷の蓄積
（第２スナバ抵抗を経由して）とによって緩和される。
これにより、サージ電圧は吸収され、第１スイッチング
素子１に高いサージ電圧が印加されるのが防止される。
【００２３】なお、このターンオフ時に、主回路の母線
インダクタンス等によりプラス側入力端子Ｔ１の正電圧
よりも高い正電圧が発生した場合は、この高い正電圧
は、第１フリーホイールダイオード３を介して、あるい
は第２スナバダイオード９と第２スナバ抵抗１１とを介
して、プラス側入力端子Ｔ１にリリースされる。
インダクタンス等によりプラス側入力端子Ｔ１の正電圧
よりも高い正電圧が発生した場合は、この高い正電圧
は、第１フリーホイールダイオード３を介して、あるい
は第２スナバダイオード９と第２スナバ抵抗１１とを介
して、プラス側入力端子Ｔ１にリリースされる。
【００２４】また、例えば、第２スイッチング素子２が
オンであるときには、マイナス側入力端子Ｔ２の負電圧
が、第２スイッチング素子２を経由して負荷インダクタ
ンス５に供給される。このとき、第２フリーホイールダ
イオード４は、マイナス側入力端子Ｔ２の負電圧が第２
スイッチング素子２を迂回して伝播するのを阻止してい
る。
オンであるときには、マイナス側入力端子Ｔ２の負電圧
が、第２スイッチング素子２を経由して負荷インダクタ
ンス５に供給される。このとき、第２フリーホイールダ
イオード４は、マイナス側入力端子Ｔ２の負電圧が第２
スイッチング素子２を迂回して伝播するのを阻止してい
る。
【００２５】ここで、第２スイッチング素子２がターン
オフすると、これに伴って主回路の母線インダクタンス
とスイッチング時の電流変化比（ｄｉ／ｄｔ）とによっ
てサージ電圧が惹起され、このサージ電圧は第２スイッ
チング素子２のコレクタ・エミッタ間に印加される。そ
の際、第２スイッチング素子２のコレクタ側の正電圧の
急上昇は、第２スナバコンデンサ７への電荷の蓄積と、
第１スナバコンデンサ６への電荷の蓄積（第１フリーホ
イールダイオード３を経由して）とによって緩和され
る。これにより、サージ電圧は吸収され、第２スイッチ
ング素子２に高いサージ電圧が印加されるのが防止され
る。
オフすると、これに伴って主回路の母線インダクタンス
とスイッチング時の電流変化比（ｄｉ／ｄｔ）とによっ
てサージ電圧が惹起され、このサージ電圧は第２スイッ
チング素子２のコレクタ・エミッタ間に印加される。そ
の際、第２スイッチング素子２のコレクタ側の正電圧の
急上昇は、第２スナバコンデンサ７への電荷の蓄積と、
第１スナバコンデンサ６への電荷の蓄積（第１フリーホ
イールダイオード３を経由して）とによって緩和され
る。これにより、サージ電圧は吸収され、第２スイッチ
ング素子２に高いサージ電圧が印加されるのが防止され
る。
【００２６】なお、このターンオフ時に、主回路の母線
インダクタンス等によりマイナス側入力端子Ｔ２の負電
圧よりも低い負電圧が発生した場合は、この低い負電圧
は、第２フリーホイールダイオード４を介して、あるい
は第１スナバダイオード８及び第１スナバ抵抗１０を介
して、マイナス側入力端子Ｔ２にリリースされる。
インダクタンス等によりマイナス側入力端子Ｔ２の負電
圧よりも低い負電圧が発生した場合は、この低い負電圧
は、第２フリーホイールダイオード４を介して、あるい
は第１スナバダイオード８及び第１スナバ抵抗１０を介
して、マイナス側入力端子Ｔ２にリリースされる。
【００２７】ところで、このスナバ回路Ａ１において
は、前記のとおり、第１スナバダイオード８及び第２ス
ナバダイオード９は炭化シリコンで形成されている。こ
のように、炭化シリコンで形成された各スナバダイオー
ド８、９は、シリコンで形成された従来のｐｎダイオー
ドに比べて、逆回復特性が大幅に改善される。これによ
り、逆回復特性が大きい場合に起こる可能性があるスイ
ッチング波形の振動現象も大幅に改善される。さらに、
このように逆回復特性が小さくなれば、逆回復時のスイ
ッチング損失も小さくなる。
は、前記のとおり、第１スナバダイオード８及び第２ス
ナバダイオード９は炭化シリコンで形成されている。こ
のように、炭化シリコンで形成された各スナバダイオー
ド８、９は、シリコンで形成された従来のｐｎダイオー
ドに比べて、逆回復特性が大幅に改善される。これによ
り、逆回復特性が大きい場合に起こる可能性があるスイ
ッチング波形の振動現象も大幅に改善される。さらに、
このように逆回復特性が小さくなれば、逆回復時のスイ
ッチング損失も小さくなる。
【００２８】なお、スナバダイオードがシリコンで形成
された従来のスナバ回路でも、同一スイッチング回路構
成及び同一動作条件のもとでは、スナバコンデンサの容
量を大きくすれば、スナバダイオードの逆回復特性を小
さくすることは可能である。しかしながら、炭化シリコ
ンで形成された第１、第２スナバダイオード８、９を用
いた本発明にかかるスナバ回路Ａ１によれば、上記従来
のスナバ回路に比べて、スナバダイオード８、９の逆回
復特性を気にすることなく、サージ電圧を吸収するのに
最適な第１、第２スナバコンデンサ６、７を選定するこ
とができるといったメリットもある。
された従来のスナバ回路でも、同一スイッチング回路構
成及び同一動作条件のもとでは、スナバコンデンサの容
量を大きくすれば、スナバダイオードの逆回復特性を小
さくすることは可能である。しかしながら、炭化シリコ
ンで形成された第１、第２スナバダイオード８、９を用
いた本発明にかかるスナバ回路Ａ１によれば、上記従来
のスナバ回路に比べて、スナバダイオード８、９の逆回
復特性を気にすることなく、サージ電圧を吸収するのに
最適な第１、第２スナバコンデンサ６、７を選定するこ
とができるといったメリットもある。
【００２９】また、炭化シリコンで形成された第１、第
２スナバダイオード８、９を用いる場合、逆回復特性を
小さくするために順電圧を大きくする必要がないので、
シリコンで形成された従来のｐｎダイオードを用いる場
合に比べて、該スナバダイオード８、９の定常時の損失
をより小さくすることができる。
２スナバダイオード８、９を用いる場合、逆回復特性を
小さくするために順電圧を大きくする必要がないので、
シリコンで形成された従来のｐｎダイオードを用いる場
合に比べて、該スナバダイオード８、９の定常時の損失
をより小さくすることができる。
【００３０】以上、実施の形態１にかかるスナバ回路に
よれば、スイッチング波形の振動を低減することがで
き、スイッチング損失を低減することができ、かつ定常
損失を低減することができる。また、第１、第２スナバ
コンデンサ６、７の容量値を選定しやすくなる。
よれば、スイッチング波形の振動を低減することがで
き、スイッチング損失を低減することができ、かつ定常
損失を低減することができる。また、第１、第２スナバ
コンデンサ６、７の容量値を選定しやすくなる。
【００３１】実施の形態２．以下、図２を参照しつつ、
本発明の実施の形態２を具体的に説明する。ただし、図
２に示す実施の形態２にかかるスナバ回路ないしはスイ
ッチング回路の基本構成は、図１に示す実施の形態１と
同様であり、スナバ回路を構成する各素子の配置ないし
は接続形態が異なるだけである。したがって、説明の重
複を避けるため、以下では、図１に示す実施の形態１と
同一の素子には同一の参照番号を付してそれらの個々の
説明は省略し、以下では主として実施の形態１と異なる
点を説明する。
本発明の実施の形態２を具体的に説明する。ただし、図
２に示す実施の形態２にかかるスナバ回路ないしはスイ
ッチング回路の基本構成は、図１に示す実施の形態１と
同様であり、スナバ回路を構成する各素子の配置ないし
は接続形態が異なるだけである。したがって、説明の重
複を避けるため、以下では、図１に示す実施の形態１と
同一の素子には同一の参照番号を付してそれらの個々の
説明は省略し、以下では主として実施の形態１と異なる
点を説明する。
【００３２】図２に示すように、実施の形態２にかかる
スイッチング回路Ｃ２のスナバ回路Ａ２も、実施の形態
１と同様に、実質的に、第１、スナバコンデンサ６、７
と、第１、第２スナバダイオード８、９と、第１、第２
スナバ抵抗１０、１１とで構成されている。しかしなが
ら、実施の形態２では、第１スナバダイオード８は、プ
ラス側入力端子Ｔ１側で第１スナバコンデンサ６に直列
接続されている。他方、第２スナバダイオード９は、負
荷インダクタンス５側で第２スナバコンデンサ７に直列
接続されている。
スイッチング回路Ｃ２のスナバ回路Ａ２も、実施の形態
１と同様に、実質的に、第１、スナバコンデンサ６、７
と、第１、第２スナバダイオード８、９と、第１、第２
スナバ抵抗１０、１１とで構成されている。しかしなが
ら、実施の形態２では、第１スナバダイオード８は、プ
ラス側入力端子Ｔ１側で第１スナバコンデンサ６に直列
接続されている。他方、第２スナバダイオード９は、負
荷インダクタンス５側で第２スナバコンデンサ７に直列
接続されている。
【００３３】また、第１スナバ抵抗１０の一端は、第１
スナバコンデンサ６と第１スナバダイオード８との間の
地点に接続され、他端はプラス側入力端子Ｔ１に接続さ
れている。他方、第２スナバ抵抗１１の一端は、第２ス
ナバコンデンサ７と第２スナバダイオード９との間の地
点に接続され、他端は負荷インダクタンス５への出力端
子Ｔ３に接続されている。その他の構成は、前記実施の
形態１と同様である。
スナバコンデンサ６と第１スナバダイオード８との間の
地点に接続され、他端はプラス側入力端子Ｔ１に接続さ
れている。他方、第２スナバ抵抗１１の一端は、第２ス
ナバコンデンサ７と第２スナバダイオード９との間の地
点に接続され、他端は負荷インダクタンス５への出力端
子Ｔ３に接続されている。その他の構成は、前記実施の
形態１と同様である。
【００３４】実施の形態２においても、スナバ回路Ａ２
中の第１、第２スナバダイオード８、９は炭化シリコン
で形成されている。このため、実施の形態１の場合と同
様に、スイッチング波形の振動を低減することができ、
スイッチング損失を低減することができ、かつ定常損失
を低減することができる。また、第１、第２スナバコン
デンサ６、７の容量値を選定しやすくなる。
中の第１、第２スナバダイオード８、９は炭化シリコン
で形成されている。このため、実施の形態１の場合と同
様に、スイッチング波形の振動を低減することができ、
スイッチング損失を低減することができ、かつ定常損失
を低減することができる。また、第１、第２スナバコン
デンサ６、７の容量値を選定しやすくなる。
【００３５】
【発明の効果】本発明の第１の態様にかかるスナバ回路
においては、スナバダイオードが炭化シリコンで形成さ
れている。このため、スイッチング波形の振動を低減す
ることができ、スイッチング損失を低減することがで
き、かつ定常損失を低減することができる。
においては、スナバダイオードが炭化シリコンで形成さ
れている。このため、スイッチング波形の振動を低減す
ることができ、スイッチング損失を低減することがで
き、かつ定常損失を低減することができる。
【００３６】本発明の第２の態様にかかるスナバ回路に
おいては、まずもって、第１の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、スイッチング
素子がＩＧＢＴであるので、例えばスイッチング素子が
ＭＯＳＦＥＴなどである場合に比べて、該スナバ回路を
備えたスイッチング回路の耐圧を高めることができ、か
つオン電圧を低くすることができる。
おいては、まずもって、第１の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、スイッチング
素子がＩＧＢＴであるので、例えばスイッチング素子が
ＭＯＳＦＥＴなどである場合に比べて、該スナバ回路を
備えたスイッチング回路の耐圧を高めることができ、か
つオン電圧を低くすることができる。
【００３７】本発明の第３の態様にかかるスナバ回路に
おいては、まずもって、第２の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、主回路の母線
インダクタンスとスイッチング時の電流変化比（ｔｉ／
ｄｔ）とによって惹起される高いサージ電圧を有効に吸
収することができる。
おいては、まずもって、第２の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、主回路の母線
インダクタンスとスイッチング時の電流変化比（ｔｉ／
ｄｔ）とによって惹起される高いサージ電圧を有効に吸
収することができる。
【００３８】本発明の第４の態様にかかるスナバ回路に
おいては、まずもって、第１〜第３の態様のいずれか１
つにかかるスナバ回路と同様の作用・効果が得られる。
さらに、スイッチング素子が第１及び第２の２つのスイ
ッチング素子で構成されているので、該スナバ回路を備
えたスイッチング回路を、インバータ回路等として用い
ることができる。また、各スイッチング素子に対してそ
れぞれフリーホイールダイオードが逆並列接続されてい
るので、サージ電圧をより有効に吸収することができ
る。
おいては、まずもって、第１〜第３の態様のいずれか１
つにかかるスナバ回路と同様の作用・効果が得られる。
さらに、スイッチング素子が第１及び第２の２つのスイ
ッチング素子で構成されているので、該スナバ回路を備
えたスイッチング回路を、インバータ回路等として用い
ることができる。また、各スイッチング素子に対してそ
れぞれフリーホイールダイオードが逆並列接続されてい
るので、サージ電圧をより有効に吸収することができ
る。
【００３９】本発明の第５の態様にかかるスナバ回路に
おいては、まずもって、第４の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、第１及び第２
のスイッチング素子に対して、それぞれ個別に、スナバ
コンデンサとスナバ抵抗とスナバダイオードとが設けら
れているので、サージ電圧を一層有効に吸収することが
できる。
おいては、まずもって、第４の態様にかかるスナバ回路
と同様の作用・効果が得られる。さらに、第１及び第２
のスイッチング素子に対して、それぞれ個別に、スナバ
コンデンサとスナバ抵抗とスナバダイオードとが設けら
れているので、サージ電圧を一層有効に吸収することが
できる。
【図１】 本発明の実施の形態１にかかるスナバ回路を
備えたスイッチング回路の構成を示す回路図である。
備えたスイッチング回路の構成を示す回路図である。
【図２】 本発明の実施の形態２にかかるスナバ回路を
備えたスイッチング回路の構成を示す回路図である。
備えたスイッチング回路の構成を示す回路図である。
１ 第１スイッチング素子（ＩＧＢＴ）、 ２ 第２ス
イッチング素子（ＩＧＢＴ）、 ３ 第１フリーホイー
ルダイオード、 ４ 第２フリーホイールダイオード、
５ 負荷インダクタンス、 ６ 第１スナバコンデン
サ、 ７ 第２スナバコンデンサ、 ８ 第１スナバダ
イオード、 ９ 第２スナバダイオード、 １０ 第１
スナバ抵抗、 １１ 第２スナバ抵抗、 Ａ１ スナバ
回路、Ａ２ スナバ回路、 Ｃ１ スイッチング回路、
Ｃ２ スイッチング回路、Ｔ１ プラス側入力端子、
Ｔ２ マイナス側入力端子、 Ｔ３ 出力端子。
イッチング素子（ＩＧＢＴ）、 ３ 第１フリーホイー
ルダイオード、 ４ 第２フリーホイールダイオード、
５ 負荷インダクタンス、 ６ 第１スナバコンデン
サ、 ７ 第２スナバコンデンサ、 ８ 第１スナバダ
イオード、 ９ 第２スナバダイオード、 １０ 第１
スナバ抵抗、 １１ 第２スナバ抵抗、 Ａ１ スナバ
回路、Ａ２ スナバ回路、 Ｃ１ スイッチング回路、
Ｃ２ スイッチング回路、Ｔ１ プラス側入力端子、
Ｔ２ マイナス側入力端子、 Ｔ３ 出力端子。
Claims (5)
- 【請求項１】 スイッチング素子を備えたスイッチング
回路に発生するサージ電圧を吸収するスナバ回路であっ
て、 サージ電圧により生じる電荷を蓄えてサージ電圧の急上
昇を緩和するスナバコンデンサと、スナバコンデンサの
充電又は放電における時定数を調整するスナバ抵抗と、
サージ電圧の伝播方向を規制するスナバダイオードとを
備えていて、 上記スナバダイオードが炭化シリコンで形成されている
ことを特徴とするスナバ回路。 - 【請求項２】 上記スイッチング素子が絶縁ゲート型バ
イポーラ・トランジスタであることを特徴とする請求項
１に記載のスナバ回路。 - 【請求項３】 上記スイッチング回路の出力端子が負荷
インダクタンスに接続されていることを特徴とする請求
項２に記載のスナバ回路。 - 【請求項４】 上記スイッチング素子が、互いに直列に
接続された第１及び第２の２つのスイッチング素子で構
成され、 両スイッチング素子が、スイッチング動作時には、第１
のスイッチング素子がオンされる一方第２のスイッチン
グ素子がオフされる第１の状態と、第１のスイッチング
素子がオフされる一方第２のスイッチング素子がオンさ
れる第２の状態とを交互に繰り返すようになっていて、 各スイッチング素子に対して、それぞれ、フリーホイー
ルダイオードが逆並列接続されていることを特徴とする
請求項１〜３のいずれか１つに記載のスナバ回路。 - 【請求項５】 上記第１及び第２のスイッチング素子に
対して、それぞれ個別に、スナバコンデンサとスナバ抵
抗とスナバダイオードとが設けられていることを特徴と
する請求項４に記載のスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207691A JP2003033044A (ja) | 2001-07-09 | 2001-07-09 | スナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207691A JP2003033044A (ja) | 2001-07-09 | 2001-07-09 | スナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003033044A true JP2003033044A (ja) | 2003-01-31 |
Family
ID=19043640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001207691A Pending JP2003033044A (ja) | 2001-07-09 | 2001-07-09 | スナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003033044A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007312467A (ja) * | 2006-05-17 | 2007-11-29 | Toyo Electric Mfg Co Ltd | スナバ回路 |
| KR100941105B1 (ko) * | 2007-01-29 | 2010-02-10 | 미쓰비시덴키 가부시키가이샤 | 스위칭 소자와 2개의 다이오드를 구비한 반도체 장치 |
| US8406024B2 (en) | 2009-04-28 | 2013-03-26 | Fuji Electric Co., Ltd. | Power convertion circuit using high-speed characteristics of switching devices |
| JP2016146695A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社安川電機 | 駆動装置及び輸送機械 |
| CN111509965A (zh) * | 2019-01-30 | 2020-08-07 | 富士电机株式会社 | 缓冲装置及电力转换装置 |
| JP2020156163A (ja) * | 2019-03-19 | 2020-09-24 | 株式会社明電舎 | マルチレベル電力変換装置 |
| JP2022145778A (ja) * | 2019-03-19 | 2022-10-04 | 株式会社明電舎 | マルチレベル電力変換装置 |
-
2001
- 2001-07-09 JP JP2001207691A patent/JP2003033044A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007312467A (ja) * | 2006-05-17 | 2007-11-29 | Toyo Electric Mfg Co Ltd | スナバ回路 |
| KR100941105B1 (ko) * | 2007-01-29 | 2010-02-10 | 미쓰비시덴키 가부시키가이샤 | 스위칭 소자와 2개의 다이오드를 구비한 반도체 장치 |
| US7755167B2 (en) | 2007-01-29 | 2010-07-13 | Mitsubishi Electric Corporation | Semiconductor device including switching element and two diodes |
| US8406024B2 (en) | 2009-04-28 | 2013-03-26 | Fuji Electric Co., Ltd. | Power convertion circuit using high-speed characteristics of switching devices |
| JP2016146695A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社安川電機 | 駆動装置及び輸送機械 |
| CN111509965A (zh) * | 2019-01-30 | 2020-08-07 | 富士电机株式会社 | 缓冲装置及电力转换装置 |
| JP2020156163A (ja) * | 2019-03-19 | 2020-09-24 | 株式会社明電舎 | マルチレベル電力変換装置 |
| JP2022145778A (ja) * | 2019-03-19 | 2022-10-04 | 株式会社明電舎 | マルチレベル電力変換装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3598933B2 (ja) | 電力変換装置 | |
| JP4169761B2 (ja) | 変換器回路、少なくとも１つのスイッチング・デバイスを有する回路および回路モジュール | |
| US8866342B2 (en) | Power converting apparatus | |
| US8791662B2 (en) | Power semiconductor module, electric-power conversion apparatus, and railway vehicle | |
| KR101298437B1 (ko) | 직류 전원 장치 | |
| US20030206423A1 (en) | 3-level inverter apparatus | |
| KR20080016538A (ko) | 스위칭 전력 컨버터에서의 전력 손실 감소 | |
| JP2018520625A (ja) | 電力コンバータの物理的トポロジー | |
| JPH03195376A (ja) | ダイオード及びｉｇｂｔとの並列回路とそのモジュール及びそれを用いた電力変換装置 | |
| JP2002281761A (ja) | 半導体電力変換装置 | |
| JP6613899B2 (ja) | 半導体素子の駆動装置 | |
| Zhou et al. | Elimination of overshoot and oscillation in the auxiliary branch of a SiC auxiliary resonant commutated pole inverter (ARCPI) | |
| JP4765018B2 (ja) | 電力変換装置 | |
| JP2017220861A (ja) | ゲート駆動回路 | |
| JP2003033044A (ja) | スナバ回路 | |
| Klaka et al. | A family of reverse conducting gate commutated thyristors for medium voltage drive applications | |
| JP3569192B2 (ja) | 半導体電力変換装置 | |
| JP2800780B2 (ja) | ダイオード及びｉｇｂｔとの並列回路とそのモジュール及びそれを用いた電力変換装置 | |
| JP2004274801A (ja) | インバータ回路 | |
| JP7276006B2 (ja) | スナバ回路および電力変換装置 | |
| JP3356783B2 (ja) | 電力変換装置及びモータ制御装置 | |
| JP3235396B2 (ja) | インバータ装置 | |
| JP2776373B2 (ja) | ダイオード及びｉｇｂｔとの並列回路とそのモジュール及びそれを用いた電力変換装置 | |
| JP7456095B2 (ja) | 電力変換装置 | |
| JPH10209832A (ja) | 半導体スイッチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060914 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090701 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091208 |