JP2003234624A - ドライブ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 小型化したドライブ回路、およびソース電流
およびシンク電流を設定できるドライブ回路を提供す
る。 【解決手段】 電流を供給する主電源と、駆動信号を入
力する入力端子と、電流を出力する出力端子と、駆動信
号に基づいてオンされ、主電源からの電流を出力端子に
出力する第１のスイッチング素子と、第１のスイッチン
グ素子のオンおよびオフに伴ってオフおよびオンされ、
オンされると出力端子に流れ込んだ流入電流を接地端子
に出力する第２のスイッチング素子とを有するドライブ
回路を提供する。ドライブ回路は、トランジスタにより
構成され、主電源からの電流の大きさを制限して、定電
流として第１のスイッチング素子に出力する第１の定電
流回路と、トランジスタにより構成され、第２のスイッ
チング素子に直列に接続されて流入電流の大きさを制限
し、接地端子に出力する第２の定電流回路とをさらに有
する。
およびシンク電流を設定できるドライブ回路を提供す
る。 【解決手段】 電流を供給する主電源と、駆動信号を入
力する入力端子と、電流を出力する出力端子と、駆動信
号に基づいてオンされ、主電源からの電流を出力端子に
出力する第１のスイッチング素子と、第１のスイッチン
グ素子のオンおよびオフに伴ってオフおよびオンされ、
オンされると出力端子に流れ込んだ流入電流を接地端子
に出力する第２のスイッチング素子とを有するドライブ
回路を提供する。ドライブ回路は、トランジスタにより
構成され、主電源からの電流の大きさを制限して、定電
流として第１のスイッチング素子に出力する第１の定電
流回路と、トランジスタにより構成され、第２のスイッ
チング素子に直列に接続されて流入電流の大きさを制限
し、接地端子に出力する第２の定電流回路とをさらに有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーデバイス用
ドライブ回路に関する。より具体的には、パワーデバイ
ス用ドライブ回路におけるソース電流およびシンク電流
の制御に関する。
ドライブ回路に関する。より具体的には、パワーデバイ
ス用ドライブ回路におけるソース電流およびシンク電流
の制御に関する。
【０００２】
【従来の技術】図３は、従来のパワーデバイス用ドライ
ブ回路３０の構成を示す回路図である。ドライブ回路３
０は、信号入力端子から入力された信号に基づいて、出
力端子ＯＵＴから出力される電流、および、出力端子Ｏ
ＵＴに流れ込む電流を制御する。
ブ回路３０の構成を示す回路図である。ドライブ回路３
０は、信号入力端子から入力された信号に基づいて、出
力端子ＯＵＴから出力される電流、および、出力端子Ｏ
ＵＴに流れ込む電流を制御する。
【０００３】ドライブ回路３０は、電源ＶＣＣと、駆動
用トランジスタ（ＭＯＳ−ＦＥＴ）３１、３２と、抵抗
３３、３４とを含む。駆動用トランジスタ３１および駆
動用トランジスタ３２のゲートは、信号入力端子と接続
されており、信号入力端子から入力された信号に基づい
て、駆動用トランジスタ３１および駆動用トランジスタ
３２がオンおよびオフされる。ここで、駆動用トランジ
スタ３２のゲートにはインバータが設けられているの
で、その動作は互いに逆になる。
用トランジスタ（ＭＯＳ−ＦＥＴ）３１、３２と、抵抗
３３、３４とを含む。駆動用トランジスタ３１および駆
動用トランジスタ３２のゲートは、信号入力端子と接続
されており、信号入力端子から入力された信号に基づい
て、駆動用トランジスタ３１および駆動用トランジスタ
３２がオンおよびオフされる。ここで、駆動用トランジ
スタ３２のゲートにはインバータが設けられているの
で、その動作は互いに逆になる。
【０００４】駆動用トランジスタ３１がオンされると、
電源ＶＣＣからの電流は、駆動用トランジスタ３１およ
び抵抗３３を介して、出力端子ＯＵＴから出力される。
また、駆動用トランジスタ３２がオンされると、出力端
子ＯＵＴは接地され、ドライブ回路３０の外部に接続さ
れた他の回路等から電流が流れ込む。
電源ＶＣＣからの電流は、駆動用トランジスタ３１およ
び抵抗３３を介して、出力端子ＯＵＴから出力される。
また、駆動用トランジスタ３２がオンされると、出力端
子ＯＵＴは接地され、ドライブ回路３０の外部に接続さ
れた他の回路等から電流が流れ込む。
【０００５】ドライブ回路３０の電源ＶＣＣから負荷に
流すことのできる電流の許容値は、ソース電流として知
られている。ドライブ回路３０では、ソース電流は、抵
抗３３の大きさにより設定される。一方、負荷側からド
ライブ回路３０に流れ込む電流の許容値は、シンク電流
として知られている。ドライブ回路３０では、シンク電
流は、抵抗３４の大きさにより設定される。
流すことのできる電流の許容値は、ソース電流として知
られている。ドライブ回路３０では、ソース電流は、抵
抗３３の大きさにより設定される。一方、負荷側からド
ライブ回路３０に流れ込む電流の許容値は、シンク電流
として知られている。ドライブ回路３０では、シンク電
流は、抵抗３４の大きさにより設定される。
【０００６】
【発明が解決しようとする課題】ドライブ回路３０にお
いて、ソース電流およびシンク電流を決定する抵抗３
３、３４は大きい。また、これらを広い範囲で設定でき
るよう構成することは困難である。これでは、コストの
点からもメリットは見出せない。
いて、ソース電流およびシンク電流を決定する抵抗３
３、３４は大きい。また、これらを広い範囲で設定でき
るよう構成することは困難である。これでは、コストの
点からもメリットは見出せない。
【０００７】より具体的には、パワーデバイスは、パワ
ーデバイスの電流・電圧等の特性、および、パワーデバ
イスを用いる製品に要求される仕様に応じて、必要とさ
れるソース電流およびシンク電流が異なる。よって、個
々のドライブ回路は、駆動するパワーデバイスによっ
て、適切なソース電流およびシンク電流を設定しなけれ
ばならない。上述のように、抵抗３３および抵抗３４に
よりソース電流およびシンク電流を設定する場合には、
各仕様に適合したドライブ回路を設計する必要があるた
め、製造プロセスにおける効率が非常に悪い。
ーデバイスの電流・電圧等の特性、および、パワーデバ
イスを用いる製品に要求される仕様に応じて、必要とさ
れるソース電流およびシンク電流が異なる。よって、個
々のドライブ回路は、駆動するパワーデバイスによっ
て、適切なソース電流およびシンク電流を設定しなけれ
ばならない。上述のように、抵抗３３および抵抗３４に
よりソース電流およびシンク電流を設定する場合には、
各仕様に適合したドライブ回路を設計する必要があるた
め、製造プロセスにおける効率が非常に悪い。
【０００８】本発明の目的は、小型化したドライブ回
路、およびソース電流およびシンク電流を設定できる、
フレキシブルなドライブ回路を提供することである。
路、およびソース電流およびシンク電流を設定できる、
フレキシブルなドライブ回路を提供することである。
【０００９】
【課題を解決するための手段】本発明によるドライブ回
路は、電流を供給する主電源と、駆動信号を入力する入
力端子と、電流を出力する出力端子と、入力端子に入力
された前記駆動信号に基づいてオンされ、主電源からの
前記電流を出力端子に出力する第１のスイッチング素子
と、第１のスイッチング素子のオンおよびオフに伴って
オフおよびオンされる第２のスイッチング素子であっ
て、オンされて、出力端子に流れ込んだ流入電流を接地
端子に出力する第２のスイッチング素子とを備えてお
り、さらに、トランジスタにより構成され、主電源から
受け取る前記電流の大きさを制限して、定電流として第
１のスイッチング素子に出力する第１の定電流回路と、
トランジスタにより構成され、第２のスイッチング素子
に直列に接続されて前記流入電流の大きさを制限し、接
地端子に出力する第２の定電流回路とを備えている。こ
れにより上記目的が達成される。
路は、電流を供給する主電源と、駆動信号を入力する入
力端子と、電流を出力する出力端子と、入力端子に入力
された前記駆動信号に基づいてオンされ、主電源からの
前記電流を出力端子に出力する第１のスイッチング素子
と、第１のスイッチング素子のオンおよびオフに伴って
オフおよびオンされる第２のスイッチング素子であっ
て、オンされて、出力端子に流れ込んだ流入電流を接地
端子に出力する第２のスイッチング素子とを備えてお
り、さらに、トランジスタにより構成され、主電源から
受け取る前記電流の大きさを制限して、定電流として第
１のスイッチング素子に出力する第１の定電流回路と、
トランジスタにより構成され、第２のスイッチング素子
に直列に接続されて前記流入電流の大きさを制限し、接
地端子に出力する第２の定電流回路とを備えている。こ
れにより上記目的が達成される。
【００１０】前記第１の定電流回路は、主電源とは異な
る少なくとも１つの電源と、該少なくとも１つの電源と
接続され、かつダイオード接続された第１のトランジス
タと、第１のトランジスタのゲートと接続されたゲー
ト、主電源および第１のスイッチング素子に接続される
ドレインおよびソースを有する第２のトランジスタとを
備えており、第２のトランジスタは、ゲートに印加され
る電圧により、主電源から受け取る前記電流の大きさを
制限して、定電流として第１のスイッチング素子に出力
し、前記第２の定電流回路は、主電源とは異なる少なく
とも１つの電源と、該少なくとも１つの電源と接続さ
れ、かつダイオード接続された第３のトランジスタと、
第３のトランジスタのゲートと接続されたゲート、第２
のスイッチング素子および接地端子に接続されるドレイ
ンおよびソースを有する第４のトランジスタとを備えて
おり、第４のトランジスタは、ゲートに印加される電圧
により、前記流入電流の大きさを制限し、接地端子に出
力してもよい。
る少なくとも１つの電源と、該少なくとも１つの電源と
接続され、かつダイオード接続された第１のトランジス
タと、第１のトランジスタのゲートと接続されたゲー
ト、主電源および第１のスイッチング素子に接続される
ドレインおよびソースを有する第２のトランジスタとを
備えており、第２のトランジスタは、ゲートに印加され
る電圧により、主電源から受け取る前記電流の大きさを
制限して、定電流として第１のスイッチング素子に出力
し、前記第２の定電流回路は、主電源とは異なる少なく
とも１つの電源と、該少なくとも１つの電源と接続さ
れ、かつダイオード接続された第３のトランジスタと、
第３のトランジスタのゲートと接続されたゲート、第２
のスイッチング素子および接地端子に接続されるドレイ
ンおよびソースを有する第４のトランジスタとを備えて
おり、第４のトランジスタは、ゲートに印加される電圧
により、前記流入電流の大きさを制限し、接地端子に出
力してもよい。
【００１１】前記第１の定電流回路は、第１のトランジ
スタおよび第２のトランジスタとは異なる、１以上のト
ランジスタと、該１以上のトランジスタに接続される１
以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第２のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、該１以上の電源から受け取
る前記電流の大きさを制限して、定電流として第１のス
イッチング素子にさらに出力してもよい。
スタおよび第２のトランジスタとは異なる、１以上のト
ランジスタと、該１以上のトランジスタに接続される１
以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第２のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、該１以上の電源から受け取
る前記電流の大きさを制限して、定電流として第１のス
イッチング素子にさらに出力してもよい。
【００１２】該１以上のトランジスタは、第２のトラン
ジスタのゲートと接続されたゲート、該１以上の電源お
よび第１のスイッチング素子に接続されるドレインおよ
びソースを有していてもよい。
ジスタのゲートと接続されたゲート、該１以上の電源お
よび第１のスイッチング素子に接続されるドレインおよ
びソースを有していてもよい。
【００１３】前記第２の定電流回路は、第３のトランジ
スタおよび第４のトランジスタとは異なる、１以上のト
ランジスタと、該１以上のトランジスタに接続される１
以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第４のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、前記流入電流を分流して、
接地端子に出力してもよい。
スタおよび第４のトランジスタとは異なる、１以上のト
ランジスタと、該１以上のトランジスタに接続される１
以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第４のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、前記流入電流を分流して、
接地端子に出力してもよい。
【００１４】該１以上のトランジスタは、第４のトラン
ジスタのゲートと接続されたゲート、該１以上の電源お
よび接地端子に接続されるドレインおよびソースを有し
ていてもよい。
ジスタのゲートと接続されたゲート、該１以上の電源お
よび接地端子に接続されるドレインおよびソースを有し
ていてもよい。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して、本
発明の実施の形態を説明する。
発明の実施の形態を説明する。
【００１６】（実施の形態１）図１は、実施の形態１に
よるドライブ回路１０の構成を示す回路図である。ドラ
イブ回路１０は、パワーデバイスの駆動に用いられ、信
号入力端子１７−１から入力された信号に基づいて、出
力端子１７−２から出力される電流、および、負荷側か
ら出力端子１７−２に流れ込む電流を制御する。
よるドライブ回路１０の構成を示す回路図である。ドラ
イブ回路１０は、パワーデバイスの駆動に用いられ、信
号入力端子１７−１から入力された信号に基づいて、出
力端子１７−２から出力される電流、および、負荷側か
ら出力端子１７−２に流れ込む電流を制御する。
【００１７】実施の形態１の特徴は、ソース電流および
シンク電流の設定を、従来のドライブ回路３０（図３）
における抵抗３３および抵抗３４（図３）ではなく、カ
レントミラー回路１１および１２により行うことであ
る。カレントミラー回路は電界効果型トランジスタによ
り構成されるので、抵抗を用いるよりも十分小型化でき
る。よってドライブ回路１０の回路規模を小さくでき、
低コスト化および高信頼化を実現できる。
シンク電流の設定を、従来のドライブ回路３０（図３）
における抵抗３３および抵抗３４（図３）ではなく、カ
レントミラー回路１１および１２により行うことであ
る。カレントミラー回路は電界効果型トランジスタによ
り構成されるので、抵抗を用いるよりも十分小型化でき
る。よってドライブ回路１０の回路規模を小さくでき、
低コスト化および高信頼化を実現できる。
【００１８】以下、ドライブ回路１０を説明する。ドラ
イブ回路１０は、カレントミラー回路１１および１２
と、主電源ＶＣＣと、駆動用電界効果型トランジスタ
（ＭＯＳ−ＦＥＴ）１８、１９とを含む。トランジスタ
１８およびトランジスタ１９のゲートは、信号入力端子
１７−１と接続されており、信号入力端子１７−１から
入力された駆動信号に基づいて、トランジスタ１８およ
びトランジスタ１９がオンおよびオフされる。ここで、
トランジスタ１９のゲートにはインバータが設けられて
いるので、その動作は互いに逆になる。すなわち、駆動
信号は、所定レベルの電圧として与えられ、トランジス
タ１８をオンすると同時に、トランジスタ１９をオフす
る。また、トランジスタ１８をオフすると同時に、トラ
ンジスタ１９をオンする。
イブ回路１０は、カレントミラー回路１１および１２
と、主電源ＶＣＣと、駆動用電界効果型トランジスタ
（ＭＯＳ−ＦＥＴ）１８、１９とを含む。トランジスタ
１８およびトランジスタ１９のゲートは、信号入力端子
１７−１と接続されており、信号入力端子１７−１から
入力された駆動信号に基づいて、トランジスタ１８およ
びトランジスタ１９がオンおよびオフされる。ここで、
トランジスタ１９のゲートにはインバータが設けられて
いるので、その動作は互いに逆になる。すなわち、駆動
信号は、所定レベルの電圧として与えられ、トランジス
タ１８をオンすると同時に、トランジスタ１９をオフす
る。また、トランジスタ１８をオフすると同時に、トラ
ンジスタ１９をオンする。
【００１９】トランジスタ１８がオンされると、主電源
ＶＣＣからの電流は、カレントミラー回路１１およびト
ランジスタ１８を介して、出力端子１７−２から出力さ
れる。また、トランジスタ１９がオンされると、ドライ
ブ回路１０の外部に接続された他の回路等から電流が流
れ込み、カレントミラー回路１２を介してグランドに接
続される。
ＶＣＣからの電流は、カレントミラー回路１１およびト
ランジスタ１８を介して、出力端子１７−２から出力さ
れる。また、トランジスタ１９がオンされると、ドライ
ブ回路１０の外部に接続された他の回路等から電流が流
れ込み、カレントミラー回路１２を介してグランドに接
続される。
【００２０】以下、カレントミラー回路１１を具体的に
説明する。カレントミラー回路１１は、複数の電源に接
続され、特定の電源から入力された電流と同じ向きに、
他の電源から入力された電流が定電流として出力される
定電流回路である。カレントミラー回路１１は、２つの
Ｎチャンネル電界効果型トランジスタ（ＭＯＳ−ＦＥ
Ｔ）１３および１４を含む。トランジスタ１３のドレイ
ンは、主電源ＶＣＣとは異なる電源と接続されている。
なお図１では、この電源はカレントミラー回路１１の構
成要素として描かれていないが、実質的にはカレントミ
ラー回路１１の構成要素として捉えることができる。ト
ランジスタ１３のソースとゲートとは、ダイオード接続
され、互いに接地電位に接続されている。
説明する。カレントミラー回路１１は、複数の電源に接
続され、特定の電源から入力された電流と同じ向きに、
他の電源から入力された電流が定電流として出力される
定電流回路である。カレントミラー回路１１は、２つの
Ｎチャンネル電界効果型トランジスタ（ＭＯＳ−ＦＥ
Ｔ）１３および１４を含む。トランジスタ１３のドレイ
ンは、主電源ＶＣＣとは異なる電源と接続されている。
なお図１では、この電源はカレントミラー回路１１の構
成要素として描かれていないが、実質的にはカレントミ
ラー回路１１の構成要素として捉えることができる。ト
ランジスタ１３のソースとゲートとは、ダイオード接続
され、互いに接地電位に接続されている。
【００２１】一方、トランジスタ１４のゲートは、トラ
ンジスタ１３のゲートと接続されている。トランジスタ
１４のドレインは主電源ＶＣＣと接続され、そして、ソ
ースは、カレントミラー回路１１の出力として、トラン
ジスタ１８のドレインと接続されている。
ンジスタ１３のゲートと接続されている。トランジスタ
１４のドレインは主電源ＶＣＣと接続され、そして、ソ
ースは、カレントミラー回路１１の出力として、トラン
ジスタ１８のドレインと接続されている。
【００２２】一般に、トランジスタは、ゲートに印加さ
れる電圧に応じて流れる電流の大きさが変化するという
特性を有し、かつ、非常に小さく設計できる。トランジ
スタ１４を介して、トランジスタ１８に電流が流れるの
で、ドライブ回路１０の主電源ＶＣＣから負荷に流すこ
とのできる電流の許容値（最大値）、すなわちソース電
流のばらつきを低減できるとともに、ドライブ回路１０
を小型化できる。ソース電流のばらつきを低減できる理
由は、プロセスによる抵抗値のばらつきが小さいトラン
ジスタ（ＭＯＳ−ＦＥＴ）を用いて、ドライブ回路１０
を構成しているからである。抵抗値は、一般に製造時
（ウェハプロセス時）に大きくばらつく。例えば、所望
の値の±５０％もばらつく場合がある。高精度の抵抗も
製造できるが、それでは面積が大きくなってしまう。そ
のため、抵抗値のばらつきが小さく、かつ、小さな面積
で構成できるトランジスタを用いることは非常に有用で
ある。ソース電流は、トランジスタ１３および１４の特
性により決定できるので、必要なソース電流を得られる
トランジスタを選択すればよい。
れる電圧に応じて流れる電流の大きさが変化するという
特性を有し、かつ、非常に小さく設計できる。トランジ
スタ１４を介して、トランジスタ１８に電流が流れるの
で、ドライブ回路１０の主電源ＶＣＣから負荷に流すこ
とのできる電流の許容値（最大値）、すなわちソース電
流のばらつきを低減できるとともに、ドライブ回路１０
を小型化できる。ソース電流のばらつきを低減できる理
由は、プロセスによる抵抗値のばらつきが小さいトラン
ジスタ（ＭＯＳ−ＦＥＴ）を用いて、ドライブ回路１０
を構成しているからである。抵抗値は、一般に製造時
（ウェハプロセス時）に大きくばらつく。例えば、所望
の値の±５０％もばらつく場合がある。高精度の抵抗も
製造できるが、それでは面積が大きくなってしまう。そ
のため、抵抗値のばらつきが小さく、かつ、小さな面積
で構成できるトランジスタを用いることは非常に有用で
ある。ソース電流は、トランジスタ１３および１４の特
性により決定できるので、必要なソース電流を得られる
トランジスタを選択すればよい。
【００２３】カレントミラー回路１２も、カレントミラ
ー回路１１と同様、定電流を流す定電流回路である。す
なわち、カレントミラー回路１２には、負荷側から端子
１７−２およびトランジスタ１９を介して流れ込む電流
の大きさを一定に制限できる。これは、ドライブ回路１
０に流れ込む電流の許容値（最大値）、すなわちシンク
電流を設定できることを意味する。シンク電流は、トラ
ンジスタ１５および１６の特性により決定できるので、
必要なソース電流を得られるトランジスタを選択すれば
よい。このように、トランジスタ１６を介して、負荷側
からの電流を流すので、シンク電流のばらつきを低減で
きる。
ー回路１１と同様、定電流を流す定電流回路である。す
なわち、カレントミラー回路１２には、負荷側から端子
１７−２およびトランジスタ１９を介して流れ込む電流
の大きさを一定に制限できる。これは、ドライブ回路１
０に流れ込む電流の許容値（最大値）、すなわちシンク
電流を設定できることを意味する。シンク電流は、トラ
ンジスタ１５および１６の特性により決定できるので、
必要なソース電流を得られるトランジスタを選択すれば
よい。このように、トランジスタ１６を介して、負荷側
からの電流を流すので、シンク電流のばらつきを低減で
きる。
【００２４】抵抗素子（図３の抵抗３３、３４）により
設定していたソース電流およびシンク電流を、電界効果
型トランジスタを用いたカレントミラー回路１２および
１３により設定することにより、回路サイズを小さくで
き、高い信頼性を維持しつつ、低コスト化が実現でき
る。
設定していたソース電流およびシンク電流を、電界効果
型トランジスタを用いたカレントミラー回路１２および
１３により設定することにより、回路サイズを小さくで
き、高い信頼性を維持しつつ、低コスト化が実現でき
る。
【００２５】（実施の形態２）実施の形態２では、実施
の形態１によるドライブ回路１０の変形例として、ソー
ス電流およびシンク電流を選択的に設定できるドライブ
回路を説明する。
の形態１によるドライブ回路１０の変形例として、ソー
ス電流およびシンク電流を選択的に設定できるドライブ
回路を説明する。
【００２６】図２は、実施の形態２によるドライブ回路
２０の構成を示す回路図である。ドライブ回路２０は、
ドライブ回路１０（図１）と同様、パワーデバイスの駆
動に用いられ、信号入力端子１７−１から入力された信
号に基づいて、出力端子１７−２から出力される電流、
および、負荷側から出力端子１７−２に流れ込む電流を
制御する。ドライブ回路２０は、ドライブ回路１０にお
ける駆動用電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）
１８、１９およびトランジスタ１９のゲートに接続され
たインバータを有している。これらは実施の形態１で説
明したので、その説明は省略する。
２０の構成を示す回路図である。ドライブ回路２０は、
ドライブ回路１０（図１）と同様、パワーデバイスの駆
動に用いられ、信号入力端子１７−１から入力された信
号に基づいて、出力端子１７−２から出力される電流、
および、負荷側から出力端子１７−２に流れ込む電流を
制御する。ドライブ回路２０は、ドライブ回路１０にお
ける駆動用電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）
１８、１９およびトランジスタ１９のゲートに接続され
たインバータを有している。これらは実施の形態１で説
明したので、その説明は省略する。
【００２７】ドライブ回路２０が、ドライブ回路１０
（図１）と異なるのは、カレントミラー回路の構成であ
る。すなわち、ドライブ回路２０のカレントミラー回路
２１には、トランジスタ１３、１４の間に、さらなる電
界効果型トランジスタ（ＭＯＳ−ＦＥＴ）２３、２４が
並列に設けられている。また、ドライブ回路２０のカレ
ントミラー回路２２にも同様に、トランジスタ１５、１
６の間に、さらなる電界効果型トランジスタ（ＭＯＳ−
ＦＥＴ）が並列に設けられている。カレントミラー回路
２１、２２に新たに設けられたトランジスタの数は、各
１つ以上であり、それらの数は任意である。
（図１）と異なるのは、カレントミラー回路の構成であ
る。すなわち、ドライブ回路２０のカレントミラー回路
２１には、トランジスタ１３、１４の間に、さらなる電
界効果型トランジスタ（ＭＯＳ−ＦＥＴ）２３、２４が
並列に設けられている。また、ドライブ回路２０のカレ
ントミラー回路２２にも同様に、トランジスタ１５、１
６の間に、さらなる電界効果型トランジスタ（ＭＯＳ−
ＦＥＴ）が並列に設けられている。カレントミラー回路
２１、２２に新たに設けられたトランジスタの数は、各
１つ以上であり、それらの数は任意である。
【００２８】より詳しくカレントミラー回路２１を説明
すると、新たに設けられたトランジスタ２３等を含む、
カレントミラー回路２１のトランジスタの各ゲートは、
互いに接続されている。また、各ソースも互いに接続さ
れ、トランジスタ１８のドレインと接続されている。カ
レントミラー回路２１のトランジスタの各ドレインは、
端子２６、２７として示されている。図２に示す構成で
は、トランジスタ２５のみが主電源ＶＣＣに接続されて
いるだけであるため、実質的にはドライブ回路１０（図
１）のカレントミラー回路１１と同じである。しかし、
ドライブ回路２０のｎ個の端子２６に電源ＶＣＣを接続
することにより、ソース電流は（ｎ＋１）倍に設定でき
る（ｎ：整数）。その理由は、端子２６に接続された新
たな電源ＶＣＣからも、電流がトランジスタ１８に流れ
込むからである。流れ込む電流の経路を図中の１点鎖線
により示している。このように構成することにより、一
つのドライブ回路２０において、選択的にソース電流を
設定できるようになる。
すると、新たに設けられたトランジスタ２３等を含む、
カレントミラー回路２１のトランジスタの各ゲートは、
互いに接続されている。また、各ソースも互いに接続さ
れ、トランジスタ１８のドレインと接続されている。カ
レントミラー回路２１のトランジスタの各ドレインは、
端子２６、２７として示されている。図２に示す構成で
は、トランジスタ２５のみが主電源ＶＣＣに接続されて
いるだけであるため、実質的にはドライブ回路１０（図
１）のカレントミラー回路１１と同じである。しかし、
ドライブ回路２０のｎ個の端子２６に電源ＶＣＣを接続
することにより、ソース電流は（ｎ＋１）倍に設定でき
る（ｎ：整数）。その理由は、端子２６に接続された新
たな電源ＶＣＣからも、電流がトランジスタ１８に流れ
込むからである。流れ込む電流の経路を図中の１点鎖線
により示している。このように構成することにより、一
つのドライブ回路２０において、選択的にソース電流を
設定できるようになる。
【００２９】カレントミラー回路２２についても、カレ
ントミラー回路２１と同様に、トランジスタ１５および
１６の間に、更なるトランジスタを並列に設けている。
トランジスタの各ドレインは、互いに接続され、かつ、
トランジスタ１９のソースと並列に接続されている。ま
た、各ゲートも互いに接続されている。カレントミラー
回路２２のトランジスタの各ソースは、端子２８、２９
として示されている。図２に示す構成では、トランジス
タ１６のみが接地端子ＧＮＤに接続されているだけであ
るため、実質的にはドライブ回路１０（図１）のカレン
トミラー回路１２と同じである。しかし、ドライブ回路
２０のｍ個の端子２８を接地することにより、シンク電
流は（ｍ＋１）倍に設定できる（ｍ：整数）。その理由
は、端子２８が接地されることにより、端子１７−２か
ら流れ込む電流が分流し、許容量を増加できるからであ
る。分流された電流の経路もまた、図中の１点鎖線によ
り示している。このように構成することにより、一つの
ドライブ回路２０において、選択的にシンク電流を設定
できるようになる。なお、抵抗素子を利用していない点
では実施の形態１と同様であるため、実施の形態１と同
じ効果が得られる。
ントミラー回路２１と同様に、トランジスタ１５および
１６の間に、更なるトランジスタを並列に設けている。
トランジスタの各ドレインは、互いに接続され、かつ、
トランジスタ１９のソースと並列に接続されている。ま
た、各ゲートも互いに接続されている。カレントミラー
回路２２のトランジスタの各ソースは、端子２８、２９
として示されている。図２に示す構成では、トランジス
タ１６のみが接地端子ＧＮＤに接続されているだけであ
るため、実質的にはドライブ回路１０（図１）のカレン
トミラー回路１２と同じである。しかし、ドライブ回路
２０のｍ個の端子２８を接地することにより、シンク電
流は（ｍ＋１）倍に設定できる（ｍ：整数）。その理由
は、端子２８が接地されることにより、端子１７−２か
ら流れ込む電流が分流し、許容量を増加できるからであ
る。分流された電流の経路もまた、図中の１点鎖線によ
り示している。このように構成することにより、一つの
ドライブ回路２０において、選択的にシンク電流を設定
できるようになる。なお、抵抗素子を利用していない点
では実施の形態１と同様であるため、実施の形態１と同
じ効果が得られる。
【００３０】以上、実施の形態１および２を説明した。
実施の形態１および２では、ドライブ回路に含まれるト
ランジスタは、ＮチャンネルＭＯＳ−ＦＥＴとして説明
した。しかし、ＰチャンネルＭＯＳ−ＦＥＴであっても
よい。さらに、ＭＯＳ−ＦＥＴに代えて、バイポーラト
ランジスタを利用してもよい。具体的には、ＭＯＳ−Ｆ
ＥＴのソース、ドレインおよびゲートを、それぞれバイ
ポーラトランジスタのエミッタ、コレクタおよびゲート
に変更すればよい。ＭＯＳ−ＦＥＴと比較して、バイポ
ーラトランジスタは面積当たりの電流が大きく取れ、コ
レクタ−エミッタ間の飽和電圧が低く、電流の大きさに
あまり影響を受けない、という利点がある。なお、バイ
ポーラトランジスタを利用しても、実施の形態１および
２で説明した効果を得ることができる。
実施の形態１および２では、ドライブ回路に含まれるト
ランジスタは、ＮチャンネルＭＯＳ−ＦＥＴとして説明
した。しかし、ＰチャンネルＭＯＳ−ＦＥＴであっても
よい。さらに、ＭＯＳ−ＦＥＴに代えて、バイポーラト
ランジスタを利用してもよい。具体的には、ＭＯＳ−Ｆ
ＥＴのソース、ドレインおよびゲートを、それぞれバイ
ポーラトランジスタのエミッタ、コレクタおよびゲート
に変更すればよい。ＭＯＳ−ＦＥＴと比較して、バイポ
ーラトランジスタは面積当たりの電流が大きく取れ、コ
レクタ−エミッタ間の飽和電圧が低く、電流の大きさに
あまり影響を受けない、という利点がある。なお、バイ
ポーラトランジスタを利用しても、実施の形態１および
２で説明した効果を得ることができる。
【００３１】また、実施の形態１では、カレントミラー
回路１１および１２を同時に設け、実施の形態２では、
カレントミラー回路２１および２２を同時に設けるとし
て説明した。しかし各実施の形態とも、カレントミラー
回路を少なくとも１つ設けるだけでもよい。従来の抵抗
素子を用いないカレントミラー回路により構成すること
により、回路を小型化できるからである。
回路１１および１２を同時に設け、実施の形態２では、
カレントミラー回路２１および２２を同時に設けるとし
て説明した。しかし各実施の形態とも、カレントミラー
回路を少なくとも１つ設けるだけでもよい。従来の抵抗
素子を用いないカレントミラー回路により構成すること
により、回路を小型化できるからである。
【００３２】
【発明の効果】本発明によれば、トランジスタにより構
成され、主電源から受け取る電流の大きさを制限して、
定電流として第１のスイッチング素子に出力する第１の
定電流回路と、トランジスタにより構成され、第２のス
イッチング素子に直列に接続されて流入電流の大きさを
制限し、接地端子に出力する第２の定電流回路とを備え
ている。トランジスタにより構成された定電流回路を用
いているので、ドライブ回路を小型化でき、かつ、出力
され、および流入する電流の許容値、すなわちソース電
流、およびシンク電流のばらつきを低減できる。より具
体的には、定電流回路は、カレントミラー回路であり、
ゲートに印加される電圧により、主電源から受け取る前
記電流の大きさを制限して、定電流として第１のスイッ
チング素子に出力するトランジスタ、および、ゲートに
印加される電圧により、流入電流の大きさを制限し、接
地端子に出力するトランジスタを設けている。
成され、主電源から受け取る電流の大きさを制限して、
定電流として第１のスイッチング素子に出力する第１の
定電流回路と、トランジスタにより構成され、第２のス
イッチング素子に直列に接続されて流入電流の大きさを
制限し、接地端子に出力する第２の定電流回路とを備え
ている。トランジスタにより構成された定電流回路を用
いているので、ドライブ回路を小型化でき、かつ、出力
され、および流入する電流の許容値、すなわちソース電
流、およびシンク電流のばらつきを低減できる。より具
体的には、定電流回路は、カレントミラー回路であり、
ゲートに印加される電圧により、主電源から受け取る前
記電流の大きさを制限して、定電流として第１のスイッ
チング素子に出力するトランジスタ、および、ゲートに
印加される電圧により、流入電流の大きさを制限し、接
地端子に出力するトランジスタを設けている。
【００３３】第１の定電流回路には、ゲートに印加され
る電圧により、１以上の電源から受け取る前記電流の大
きさを制限して、定電流として第１のスイッチング素子
にさらに出力する１以上の更なるトランジスタを、並列
に設けている。並列に接続したトランジスタの数に応じ
て、流れる電流量の許容値を変化させることができるの
で、ソース電流を選択的に設定できる。より具体的に
は、１以上のトランジスタは、他のトランジスタのゲー
トと接続されたゲート、電源および第１のスイッチング
素子に接続されるドレインおよびソースを有する。
る電圧により、１以上の電源から受け取る前記電流の大
きさを制限して、定電流として第１のスイッチング素子
にさらに出力する１以上の更なるトランジスタを、並列
に設けている。並列に接続したトランジスタの数に応じ
て、流れる電流量の許容値を変化させることができるの
で、ソース電流を選択的に設定できる。より具体的に
は、１以上のトランジスタは、他のトランジスタのゲー
トと接続されたゲート、電源および第１のスイッチング
素子に接続されるドレインおよびソースを有する。
【００３４】第２の定電流回路には、ゲートに印加され
る電圧により、１以上の電源から受け取る前記電流の大
きさを制限して、流入電流を分流して、接地端子に出力
する１以上の更なるトランジスタを、並列に設けてい
る。並列に接続したトランジスタの数に応じて、流入電
流量の許容値を変化させることができるので、シンク電
流を選択的に設定できる。より具体的には、１以上のト
ランジスタは、他のトランジスタのゲートと接続された
ゲート、電源および接地端子に接続されるドレインおよ
びソースを有する。
る電圧により、１以上の電源から受け取る前記電流の大
きさを制限して、流入電流を分流して、接地端子に出力
する１以上の更なるトランジスタを、並列に設けてい
る。並列に接続したトランジスタの数に応じて、流入電
流量の許容値を変化させることができるので、シンク電
流を選択的に設定できる。より具体的には、１以上のト
ランジスタは、他のトランジスタのゲートと接続された
ゲート、電源および接地端子に接続されるドレインおよ
びソースを有する。
【図１】 実施の形態１によるドライブ回路の構成を示
す回路図である。
す回路図である。
【図２】 実施の形態２によるドライブ回路の構成を示
す回路図である。
す回路図である。
【図３】 従来のパワーデバイス用ドライブ回路の構成
を示す回路図である。
を示す回路図である。
【符号の説明】
１０ ドライブ回路、 １１、１２ カレントミラー回
路、 １３〜１６、１８、１９ トランジスタ、 １７
−１ 信号入力端子、 １７−２ 出力端子
路、 １３〜１６、１８、１９ トランジスタ、 １７
−１ 信号入力端子、 １７−２ 出力端子
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J091 AA01 AA19 CA00 CA92 FA20
HA02 HA10 HA25 HA39 KA04
KA09 MA19 MA21 SA01 UW10
5J500 AA01 AA19 AC00 AC92 AF20
AH02 AH10 AH25 AH39 AK04
AK09 AM19 AM21 AS01 WU10
Claims (6)
- 【請求項１】 電流を供給する主電源と、 駆動信号を入力する入力端子と、 電流を出力する出力端子と、 入力端子に入力された前記駆動信号に基づいてオンさ
れ、主電源からの前記電流を出力端子に出力する第１の
スイッチング素子と、 第１のスイッチング素子のオンおよびオフに伴ってオフ
およびオンされる第２のスイッチング素子であって、オ
ンされて、出力端子に流れ込んだ流入電流を接地端子に
出力する第２のスイッチング素子とを備えたドライブ回
路であって、 トランジスタにより構成され、主電源から受け取る前記
電流の大きさを制限して、定電流として第１のスイッチ
ング素子に出力する第１の定電流回路と、 トランジスタにより構成され、第２のスイッチング素子
に直列に接続されて前記流入電流の大きさを制限し、接
地端子に出力する第２の定電流回路とをさらに備えたド
ライブ回路。 - 【請求項２】 前記第１の定電流回路は、カレントミラ
ー回路であって、 主電源とは異なる少なくとも１つの電源と、 該少なくとも１つの電源と接続され、かつダイオード接
続された第１のトランジスタと、 第１のトランジスタのゲートと接続されたゲート、主電
源および第１のスイッチング素子に接続されるドレイン
およびソースを有する第２のトランジスタと を備えており、第２のトランジスタは、ゲートに印加さ
れる電圧により、主電源から受け取る前記電流の大きさ
を制限して、定電流として第１のスイッチング素子に出
力し、 前記第２の定電流回路は、カレントミラー回路であっ
て、 主電源とは異なる少なくとも１つの電源と、 該少なくとも１つの電源と接続され、かつダイオード接
続された第３のトランジスタと、 第３のトランジスタのゲートと接続されたゲート、第２
のスイッチング素子および接地端子に接続されるドレイ
ンおよびソースを有する第４のトランジスタとを備えて
おり、第４のトランジスタは、ゲートに印加される電圧
により、前記流入電流の大きさを制限し、接地端子に出
力する、 請求項１に記載のドライブ回路。 - 【請求項３】 前記第１の定電流回路は、第１のトラン
ジスタおよび第２のトランジスタとは異なる、１以上の
トランジスタと、該１以上のトランジスタに接続される
１以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第２のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、該１以上の電源から受け取
る前記電流の大きさを制限して、定電流として第１のス
イッチング素子にさらに出力する、請求項２に記載のド
ライブ回路。 - 【請求項４】 該１以上のトランジスタは、第２のトラ
ンジスタのゲートと接続されたゲート、該１以上の電源
および第１のスイッチング素子に接続されるドレインお
よびソースを有する、請求項３に記載のドライブ回路。 - 【請求項５】 前記第２の定電流回路は、第３のトラン
ジスタおよび第４のトランジスタとは異なる、１以上の
トランジスタと、該１以上のトランジスタに接続される
１以上の電源とをさらに備え、該１以上のトランジスタ
は、前記第４のトランジスタと並列に設けられて、ゲー
トに印加される電圧により、前記流入電流を分流して、
接地端子に出力する、請求項２または３に記載のドライ
ブ回路。 - 【請求項６】 該１以上のトランジスタは、第４のトラ
ンジスタのゲートと接続されたゲート、該１以上の電源
および接地端子に接続されるドレインおよびソースを有
する、請求項５に記載のドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002032335A JP2003234624A (ja) | 2002-02-08 | 2002-02-08 | ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002032335A JP2003234624A (ja) | 2002-02-08 | 2002-02-08 | ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003234624A true JP2003234624A (ja) | 2003-08-22 |
| JP2003234624A5 JP2003234624A5 (ja) | 2005-06-09 |
Family
ID=27775491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002032335A Pending JP2003234624A (ja) | 2002-02-08 | 2002-02-08 | ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003234624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686982B2 (en) | 2009-07-14 | 2014-04-01 | Samsung Display Co., Ltd. | Current generator and organic light emitting display using the same |
| US20160379564A1 (en) * | 2015-06-25 | 2016-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, driving method thereof, and semiconductor device |
| WO2019048979A1 (ja) * | 2017-09-06 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 電子機器 |
-
2002
- 2002-02-08 JP JP2002032335A patent/JP2003234624A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8686982B2 (en) | 2009-07-14 | 2014-04-01 | Samsung Display Co., Ltd. | Current generator and organic light emitting display using the same |
| US20160379564A1 (en) * | 2015-06-25 | 2016-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, driving method thereof, and semiconductor device |
| US10545526B2 (en) | 2015-06-25 | 2020-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, driving method thereof, and semiconductor device |
| WO2019048979A1 (ja) * | 2017-09-06 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 電子機器 |
| JPWO2019048979A1 (ja) * | 2017-09-06 | 2021-01-14 | 株式会社半導体エネルギー研究所 | 電子機器 |
| US11139298B2 (en) | 2017-09-06 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| JP7179740B2 (ja) | 2017-09-06 | 2022-11-29 | 株式会社半導体エネルギー研究所 | 電子機器 |
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Legal Events
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|
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Effective date: 20060425 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
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