JPH0630416B2

JPH0630416B2 - 演算増幅回路

Info

Publication number: JPH0630416B2
Application number: JP61280991A
Authority: JP
Inventors: 彰湯川
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-11-25
Filing date: 1986-11-25
Publication date: 1994-04-20
Anticipated expiration: 2009-04-20
Also published as: JPS63133708A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、集積回路上に構成する演算増幅回路、特に、
入力および出力電圧範囲が電源電圧いっぱいまで安定に
動作し大きな負荷を駆動する能力を有する演算増幅回路
に関する。

（従来の技術とその問題点）従来、ＭＯＳ集積回路上に構成する演算増幅回路とし
て、第２図に示す回路がよく知られている。この回路
は、Ｐ−チャンネルＭＯＳトランジスタＭＰ101および
ＭＰ102を入力トランジスタとしＭＰ102を定電流源とし
た差動対にＮチャンネルＭＯＳトランジスタＭＮ101お
よびＭＮ102により構成される電流ミラーを負荷とする
差動増幅回路に、Ｐ−チャンネルＭＯＳトランジスタＭ
Ｐ105を定電流負荷としＮチャンネルＭＯＳトランジス
タＭＮ103を入力トランジスタとする反転増幅器が接続
され、この反転増幅器の入力と出力の間にＲＣとＣＣに
よる位相補償回路が付加されたものである。この回路
は、最低入力電圧に関しては端子５に印加される電位ま
で動作するが同相入力電圧の上限は次のようなメカニズ
ムできまる。同相入力電圧が上層して行くと、ＭＰ103
のドレイン電圧が上昇し、しまいにはＭＰ103が定電流
源として動作しなくなり、供給される電流が減少する。
すると前記差動増幅回路は正常に動作しなくなる。さら
に同相電圧が上昇するとＭＰ101およびＭＰ102がオフし
てこの回路はまったく働かなくなる。したがって、この
回路の同相入力電圧の上限は、端子４に加える電圧より
入力トランジスタＭＰ101およびＭＰ102のしきいち電圧
だけ低い電圧からさらに通常１Ｖ程度低い電圧以下でし
か動作しない。この電圧はだいたい２Ｖで、最近の高集
積回路に加えられる電圧が５Ｖ程度であるので、動作範
囲は非常に限られることになってしまう。さらに、出力
段の駆動はＭＮ103だけであり、電流供給は定電流源と
して動作するＭＰ105であるので、大きな容量性負荷を
接続したときには出力電圧の立上がりは定電流源の電流
供給能力で決まってしまう。したがって、駆動能力を上
げるためには消費電力の著しい増大を招いてしまう。動
作範囲を拡げる回路として第３図の回路が提案されてい
る。この回路の入力段は、ＰチャンネルＭＯＳトランジ
スタを入力とする差動増幅器と、ＮチャンネルＭＯＳト
ランジスタを入力とする差動増幅器を組合せたもので、
第２図の回路で片方の定電流回路が動作しなくなった時
もう一方を動作させるようにしたもので、1983年アイイ-イ-
イ-・ジャ-ナルオブソリッドステ-トサ-キット(IEEE Journal of solid stat
e circuit)の２月号36頁に記載されている。この回路
は、第２図の回路よりいくらかは動作範囲が広いが、そ
れでも電源電圧５Ｖの時1.2Ｖから4.7Ｖまでしか動作し
ないことが記載されている。この回路も、負荷駆動能力
を大きく取るためにＭＰ206とＭＮ206の相互コンダクタ
ンスを大きくすると、消費電力の著しい増大を招いてし
まう。

第４図は1985年インタ-ナショナルソリッドステ-トサ-キットコンファレンスダイジェスト
オブテクニカルペ-パ-ズ(ISSCC'85 DIGEST OF TECHNICAL PAPERS)
の137頁に記載されている公知の回路である。この回路
の入力段も、ｐｎｐトランジスタを入力とする差動増幅
器と、ｎｐｎトランジスタを入力とする差動増幅器を組
合せたもので、二つのモードで動作する。まず、第一の
モードは入力電圧が端子306の基準電圧より低い時で、
このときにはトランジスタＱ５がオフとなりＱ６および
Ｑ７により作られる電流ミラーには電流が流れない。し
たがって、Ｉ_Ｒを定電流源とし、Ｑ１およびＱ２を入力
トランジスタとし、Ｑ８，Ｑ９，Ｑ10，Ｑ11およびＲ
８，Ｒ９，Ｒ10，Ｒ11により構成されるいわゆるフォー
ルデッドカスコード段を負荷とする増幅回路として動作
する。したがって、この増幅回路の動作下限電圧は端子
５に印加される電圧まである。つぎに第二のモードには
いるのは、同相入力電圧が上昇して定電流源Ｉ_Ｒが動作
しなくなる前にトランジスタＱ５が導通するときであ
る。するとＩ_ＲはＱ１およびＱ２を流れずにＱ５を流
れ、Ｑ１およびＱ２を入力とする差動増幅回路は動作を
止める。この電流はＱ６およびＱ７により構成される電
流ミラーによりＱ３およびＱ４に電流を流す。このとき
にはＱ３およびＱ４を入力トランジスタとするいわゆる
フォールデッドカスコード差動増幅回路となる。したが
って、この時の動作上限電圧は端子４に印加される電圧
である。すなわち、この増幅器は電源電圧範囲いっぱい
まで入力範囲を持っている。しかし、この回路は前述し
た二つのモードが切り変わるとき問題である。すなわ
ち、第一のモードではＲ10およびＲ11を流れる電流はそ
れぞれすべてＱ10およびＱ11に流れ、Ｑ１およびＱ２を
流れる電流はすべてそれぞれＲ８およびＲ９に流れる。
したがって、Ｒ８を流れる電流は、Ｒ10を流れる電流と
Ｑ１を流れる電流の和である。次に第二のモードでは、
Ｒ10を流れる電流は、Ｒ８を流れる電流とＱ３を流れる
電流である。この二つのモードではＲ８およびＲ10を流
れる電流が変化するため入力電圧がこの電圧を横切ると
き出力にスイッチング雑音を発生させることが避けられ
ない。したがって、増幅器として動作させたとき波形歪
を生ずる欠点を有する。

低電力で大きな負荷を駆動する回路として第５図に示さ
れる回路が提案されている。この回路は、1983年12月号
のアイイ-イ-イ- ジャ-ナルオブソリッドステ-トサ-キット(IEEE Journal of
solid state circuit)に詳しく記載されているので詳細
は省くが、基本的には差動増幅器Ａ１により増幅される
端子１、２より入力される信号をＭＰ401を駆動トラン
ジスタとし、ＭＮ401を低電流源負荷とする反転増幅器
によりさらに増幅される。この増幅された電圧を差動増
幅器Ａ３とＭＰ７による電圧フォロア回路ともう一つの
差動増幅器Ａ３とＭＮ７による電圧フォロア回路により
出力の低インピーダンス化を図っている。ＭＮ402から
ＭＮ406およびＭＰ402は、Ａ２とＡ３のオフセット電圧
の具合により、ＭＰ７とＭＮ７に異常に大きい電流が流
れてしまう場合があり、これを避けるための回路であ
る。この回路は、電流電圧がある程度大きければ、大き
な駆動能力を実現できるが、Ａ２およびＡ３の差動増幅
器に第２図の回路を用いるならば同相入力範囲に上限と
下限を生じる出力電圧範囲にも必然的に限度を生じてし
まう。さらに、異常電流が流れることを阻止する回路の
影響により、電源電圧の中心付近で大きな歪を生ずるこ
とが避けられない欠点を有している。

従来技術による回路ではこのように入力動作範囲の制限
もしくはスイッチング雑音の発生は避けられなかった。
本発明の目的は、かかる従来技術の問題点を解決し、入
力動作の範囲も電源電圧いっぱいまで拡大するとともに
波形歪も発生しない回路を提供することにある。

（問題点を解決するための手段）本発明の演算増幅回路は、一対の入力端子と；これら入
力端子に制御電極がそれぞれ接続され，ソース電極が共
通に接続された第一の極性を有するトランジスタ対から
なる第一の差動対と；前記一対の入力端子に制御電極が
それぞれ接続され，ソース電極が共通に接続された第二
の極性を有するトランジスタ対からなる第二の差動対
と；第一の電圧源と；一端が前記第一の差動対の共通接
続ソース電極に接続され他端が前記第一の電圧源に接続
された第一の電流源と；第二の電圧源と；基準電圧源
と；制御電極が前記基準電圧源に接続されソース電極が
前記第一の差動対の共通接続ソース電極に接続された第
一の極性を有するトランジスタと；このトランジスタの
ドレイン電極を入力とし前記第二の電圧源を基準電極と
し出力を前記第二の差動対の共通接続ソース電極に接続
された第一の電流ミラー回路と；前記第一の差動トラン
ジスタ対の一方のドレイン電極を入力とし、前記第二の
電圧源を基準電極とし、前記第二の差動トランジスタ対
のうち制御電極を異にするトランジスタのドレイン電極
に出力が接続された第二の電流ミラー回路と；前記第二
の差動トランジスタ対のうちの他方のドレイン電極を入
力とし，前記第一の電圧源を基準電極とし，前記第一の
差動トランジスタ対のうち他方のトランジスタのドレイ
ン電極に出力が接続された第三の電流ミラー回路と；一
端が前記第二の電流ミラー回路の出力に接続され他端が
第一の電圧源に接続された定電流源並びにこの定電流源
と並列にダイオード接続された第一の極性を有するトラ
ンジスタ及びこのトランジスタのソース電極と前記第一
の電圧源との間に接続された抵抗からなる第一の負荷回
路と；一端が前記第三の電流ミラー回路の出力に接続さ
れ他端が第二の電圧源に接続された定電流源並びにこの
定電流源と並列にダイオード接続された第二の極性を有
するトランジスタ及びこのトランジスタのソース電極と
前記第二の電圧源との間に接続された抵抗からなる第二
の負荷回路と；前記第一の負荷回路の出力に制御電極が
接続され前記第一の電圧源にソース電極が接続された第
一の極性を有する第一の出力トランジスタと；前記第二
の負荷回路の出力に制御電極が接続され前記第二の電圧
源にソース電極が接続されドレイン電極を前記第一の出
力トランジスタと共通にする第二の極性を有する第二の
出力トランジスタと；前記第一及び第二の出力トランジ
スタの共通ドレイン電極と前記第二の電流ミラー回路の
出力および第三の電流ミラー回路の出力との間にそれぞ
れ接続されている位相補償容量とを有し、前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする。

（作用）本発明の回路は、第二の差動増幅トランジスタ対が正常
動作の範囲を超え回路電流が減少する時、その減少分を
第一の差動増幅トランジスタ対が増幅を受持ち、第一の
差動増幅トランジスタ対の出力電流の一方を電流ミラー
により第二の差動増幅対の出力電流と合成して次の増幅
段である出力トランジスタの一方の入力端子に供給する
とともに第二の差動増幅トランジスタ対の出力電流のも
う一方を電流ミラーにより第一の差動増幅対のもう一方
の出力電流と合成して次の増幅段である出力トランジス
タのもう一方の入力端子に供給することにより、入力電
圧範囲を電源電圧範囲いっぱいに拡大できる。さらに、
この回路は、出力端子には相補型のトランジスタによる
駆動方式が実現されているから、出力に対する駆動能力
が優れている。また、この演算増幅回路は、入出力電圧
が電源電圧の中心付近にあるときに、回路がスイッチン
グ動作をすることがないから、従来回路のようなスイッ
チング雑音も発生しない。

（実施例）第１図は、ＭＯＳ型集積回路上に実現される本発明の一
実施例を示す回路である。以下に、本図を参照して本発
明の動作の詳細を説明する。この実施例では、第一の極
性を有するトランジスタとしてＮチャンネルＭＯＳトラ
ンジスタを、第二の極性を有するトランジスタにはＰチ
ャンネルＭＯＳトランジスタを用いている。第１図の回
路は、一対の入力端子１，２と；これら入力端子１，２
に制御電極がそれぞれ接続され，ソース電極が共通に接
続された第一の極性を有するトランジスタ対ＭＮ１，Ｍ
Ｎ２からなる第一の差動対と；前記一対の入力端子に制
御電極がそれぞれ接続され，ソース電極が共通に接続さ
れた第二の極性を有するトランジスタ対ＭＰ１，ＭＰ２
からなる第二の差動対と；第一の電圧源５と；一端が前
記第一の差動対の共通接続ソース電極に接続され他端が
前記第一の電圧源に接続された第一の電流源ＭＮ３と；
第二の電圧源４と；基準電圧源と；制御電極が前記基準
電圧源に接続されソース電極が前記第一の差動対の共通
接続ソース電極に接続された第一の極性を有するトラン
ジスタＭＮ４と；このトランジスタＭＮ４のドレイン電
極を入力とし前記第二の電圧源４を基準電極とし出力を
前記第二の差動対の共通接続ソース電極に接続され、ト
ランジスタＭＰ３，ＭＰ４でなる第一の電流ミラー回路
と；前記第一の差動トランジスタ対の一方のトランジス
タＭＮ２のドレイン電極を入力とし，前記第二の電圧源
４を基準電極とし，前記第二の差動トランジスタ対のう
ち制御電極を異にするトランジスタＭＰ１のドレイン電
極に出力が接続され、トランジスタＭＰ５，ＭＰ６でな
る第二の電流ミラー回路と；前記第二の差動トランジス
タ対のうちの他方のトランジスタＭＰ２のドレイン電極
を入力とし，前記第一の電圧源５を基準電極とし，前記
第一の差動トランジスタ対のうちの他方のトランジスタ
ＭＮ１のドレイン電極に出力が接続され、トランジスタ
ＭＮ３，ＭＮ５でなる第三の電流ミラー回路と；一端が
前記第二の電流ミラー回路の出力に接続され他端が第一
の電圧源５に接続された定電流源（ＭＮ８）並びにこの
定電流源（ＭＮ８）と並列にダイオード接続された第一
の極性を有するトランジスタＭＮ９及びこのトランジス
タＭＮ９のソース電極と前記第一の電圧源５との間に接
続された抵抗（ＭＮ１０）からなる第一の負荷回路（負
荷１）と；一端が前記第三の電流ミラー回路の出力に接
続され他端が第二の電圧源４に接続された定電流源（Ｍ
Ｐ８）並びにこの定電流源（ＭＰ８）と並列にダイオー
ド接続された第二の極性を有するトランジスタ及びこの
トランジスタＭＰ９及びこのトランジスタＭＰ９のソー
ス電極と前記第二の電圧源４との間に接続された抵抗
（ＭＰ１０）からなる第二の負荷回路（負荷２）と；前
記第一の負荷回路の出力に制御電極が接続され前記第一
の電圧源にソース電極が接続された第一の極性を有する
第一の出力トランジスタ（ＭＮ７）と；前記第二の負荷
回路の出力に制御電極が接続され前記第二の電圧源４に
ソース電極が接続されドレイン電極を前記第一の出力ト
ランジスタと共通にする第二の極性を有する第二の出力
トランジスタＭＰ７と；前記第一及び第二の出力トラン
ジスタの共通ドレイン電極と前記第二の電流ミラー回路
の出力および第三の電流ミラー回路の出力との間にそれ
ぞれ接続されている位相補償容量ＣＣ１及びＣＣ２とを
有し、前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする演算増幅回路であ
る。

本回路の動作は、まず同相入力電圧が電圧源５に加えら
れる電圧に近い場合から述べる。このときには、ＭＮ１
およびＭＮ２はオフとなるから定電流源ＭＮ３の電流は
ＭＮ４を通ってＭＰ４に流れる。すると電流ミラー作用
によりＭＰ３にもＭＰ４に流れる電流に等しい電流が流
れる。入力電圧が端子１と２で等しい場合にはＭＰ３に
流れる電流の半分ずつがＭＰ１とＭＰ２に流れ、ＭＰ１
とＭＰ２を入力トランジスタとし、ＭＰ１にはそのまま
第一の負荷回路を負荷とし、ＭＰ２に第三の電流ミラー
回路を介して第二の負荷回路を負荷とする差動増幅器と
して動作するとともに出力回路としてのプシュプル段を
駆動するのにそれぞれ最適な電位に設定される。同相電
圧が上昇すると、ＭＮ１およびＭＮ２に電流が流れ始め
る。ＭＮ３を流れる電流は一定であるのでこの流れる電
流値だけＭＰ４に流れる電流、すなわち第二の差動対を
流れる電流が減少する。ＭＮ１およびＭＮ２に流れる電
流は、ＭＮ１に対してはそのまま第二の負荷回路に、Ｍ
Ｎ２に対しては第二の電流ミラー回路をとうして第一の
負荷回路に流れて第二の差動対を流れる電流の減少を補
償するよう合成される。したがって合成された電流値は
それぞれＭＮ３に流れる電流値の半分で変わらない。同
相電圧がさらに上昇して第一の基準電圧よりかなり高く
なると、ＭＮ４はオフとなり、ＭＮ３の電流はすべてＭ
Ｎ１とＭＮ２に流れる。すなわちＭＮ１とＭＮ２を入力
トランジスタとし、ＭＮ１に対してはそのまま第一の負
荷回路に、ＭＮ２に対しては第二の電流ミラー回路をと
うして第一の負荷回路に流れることで、差動増幅される
とともに入力同相電圧が低い場合と同様出力回路として
のプシュプル段を駆動するのにそれぞれ最適な電位に設
定される。

以上説明したようにこの回路は入力電圧として電圧源４
の電圧まで十分動作する。さらに、前記二つの負荷回路
を流れる電流は、入力同相電圧によらず一定であるの
で、前記二つの負荷回路を流れる電流の和は常にＭＮ３
にながれる電流と等しいことが保証されているから、入
力電圧の変化に対する動作の連続性が滑らかとなり、プ
ッシュプル段でさらに電圧増幅を行なった際、従来技術
のようなスイッチング雑音が発生することもない。

本実施例の構造でＮチャンネルＭＯＳトランジスタとＰ
チャンネルＭＯＳトランジスタを入替えてもよい。ま
た、ＭＯＳトランジスタをバイポーラトランジスタと置
換えることもできる。バイポーラトランジスタを用いる
場合には、望ましくは電圧源４および電圧源５に直接接
続されるエミッタ電極にはエミッタ電極と電圧源の間に
数十オームから数百オームの抵抗を直列に接続するのが
よい。

（発明の効果）本発明の回路によれば従来ＭＯＳ技術によれば不可能で
あった電源電圧一杯までの動作が可能となる。さらに、
バイポーラの従来技術では動作モードが切り換わる時ス
イッチング雑音の発生することが避けられなかったが、
本発明によればその雑音は発生しない。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
一般的に用いられていたＣＭＯＳ演算増幅回路の回路
図、第３図は入力範囲を第２図より広げた従来技術によ
るＣＭＯＳ演算増幅回路の回路図、第４図は入力範囲が
電源電圧一杯まで取れる公知のバイポーラ演算増幅回路
の回路図、第５図は出力駆動能力の高い公知のＣＭＯＳ
演算増幅回路の回路図である。

Claims

【特許請求の範囲】

【請求項１】一対の入力端子と；これら入力端子に制御
電極がそれぞれ接続され，ソース電極が共通に接続され
た第一の極性を有するトランジスタ対からなる第一の差
動対と；前記一対の入力端子に制御電極がそれぞれ接続
され，ソース電極が共通に接続された第二の極性を有す
るトランジスタ対からなる第二の差動対と；第一の電圧
源と；一端が前記第一の差動対の共通接続ソース電極に
接続され他端が前記第一の電圧源に接続された第一の電
流源と；第二の電圧源と；基準電圧源と；制御電極が前
記基準電圧源に接続されソース電極が前記第一の差動対
の共通接続ソース電極に接続された第一の極性を有する
トランジスタと；このトランジスタのドレイン電極を入
力とし前記第二の電圧源を基準電極とし出力を前記第二
の差動対の共通接続ソース電極に接続された第一の電流
ミラー回路と；前記第一の差動トランジスタ対の一方の
ドレイン電極を入力とし，前記第二の電圧源を基準電極
とし，前記第二の差動トランジスタ対のうち制御電極を
異にするトランジスタのドレイン電極に出力が接続され
た第二の電流ミラー回路と；前記第二の差動トランジス
タ対の他方のドレイン電極を入力とし，前記第一の電圧
源を基準電極とし，前記第一の差動トランジスタ対のう
ちの他方のトランジスタのドレイン電極に出力が接続さ
れた第三の電流ミラー回路と；一端が前記第二の電流ミ
ラー回路の出力に接続され他端が第一の電圧源に接続さ
れた定電流源並びにこの定電流源と並列にダイオード接
続された第一の極性を有するトランジスタ及びこのトラ
ンジスタのソース電極と前記第一の電圧源との間に接続
された抵抗からなる第一の負荷回路と；一端が前記第三
の電流ミラー回路の出力に接続され他端が第二の電圧源
に接続された定電流源並びにこの定電流源と並列にダイ
オード接続された第二の極性を有するトランジスタ及び
このトランジスタのソース電極と前記第二の電圧源との
間に接続された抵抗からなる第二の負荷回路と；前記第
一の負荷回路の出力に制御電極が接続され前記第一の電
圧源にソース電極が接続された第一の極性を有する第一
の出力トランジスタと；前記第二の負荷回路の出力に制
御電極が接続され前記第二の電圧源にソース電極が接続
されドレイン電極を前記第一の出力トランジスタと共通
にする第二の極性を有する第二の出力トランジスタと；
前記第一及び第二の出力トランジスタの共通ドレイン電
極と前記第二の電流ミラー回路の出力および第三の電流
ミラー回路の出力との間にそれぞれ接続されている位相
補償容量とを有し、前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする演算増幅回路。