KR950026117A - 고속 데이타 전송을 위한 부스트랩 회로 - Google Patents

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Abstract

본 발명은 특정 노드에 빠른 속도로 높은 전위를 인가하기 위하여, 특정 노드의 부하 캐패시터를 충전시키는 제1드라이버와, 상기 드라이버의 부하 캐패시터를 연결하는 제1NMOS형 트랜지스터와, 제1NMOS형 트렌지스터의 게이트를 제어하기 위한 제2NMOS형 트랜지스터와, 제1NMS형 트랜지스터의 게이트를 부스트랩하기 위한 부스트랩 캐패시터와, 상기 부스트랩 캐패시터를 구동하며 입력단이 상기 제1드라이버이 입력단에 접속되어 있는 제2드라이버로 구현한 회로에 관한 기술이다.

Description

고속 데이터 전송을 위한 부스트랩 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 부스트랩 회로도.
제3도는 본 발명에 의한 부스트랩 회로를 워드라인 인에이블 회로에 구현한 실시예도.
제4도는 본 발명에 의한 부스트랩 회로를 데이터 출력버퍼에 구현한 실시예도.

Claims (3)

  1. 특정 노드에 높은 전위를 전달하는 부스트랩 회로에 있어서, 특정 노드의 부하 캐패시터를 충전시키는 제1도 라이버와, 상기 드라이버와 부하 캐패시터를 연결하는 스위칭 수단인 제1 NMOS형 트랜지스터와, 상기 제1NMOS형 트랜지스터의 게이트를 제어하기 위한 제2 NMOS형 트랜지스터와, 상기 제1 NMOS형 트랜지스터의 게이트를 부스트랩하기 위한 브스트랩 캐패시터와, 상기 부스트랩 캐패시터를 구동하며 입력단이 상기 제1드라이버이 입력단에 접속되어 있는 제2드라이버를 포함하는 것을 특징으로 하는 부스트랩 회로.
  2. 제1항에 있어서, 상기 부스트랩 회로를 워드라인에 높은 전위를 인가하는 워드라인 인에이블 회로에 적용하는 것을 특징으로 하는 부스트랩 회로.
  3. 제1항에 있어서, 상기 부스트랩 회로를 데이터 출력버퍼의 NMOS형 풀-업 구동단의 게이트 노드에 높은 전위를 인가하는데에 적용하는 것을 특징으로 하는 부스트랩 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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