KR0154749B1 - 외부 전원 전압감지기를 가지는 내부 승압 전원 회로를 구비하는 반도체 메모리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :

외부 전원 전압 감지 회로와 스위칭 수단을 이용한 내부 승압 전원 회로를 구비하는 반도체 메모리장치에 관한 기술분야이다.

2. 발명이 해결하려고 하는 기술적 과제 :

본 발명은 종래의 높은 외부 전원 전압 VCC 영역에서 실제 소모하는 내부 승압 전원 전압 VPP양보다 더 많은 양의 VPP 전하를 보충하게 되어 VPP 레벨이 RASB 싸이클링을 할수록 점점 높아지는 문제를 해결하기 위하여 외부 전원 전압 감지 회로와 그에 대응하는 스위칭 수단으로써 다른 경로를 구성하여 불필요한 전하의 소모량을 줄이는 내부 승압 전원 회로를 제공한다.

3. 발명의 해결방법의 요지 :

종래기술의 문제점을 해결하기 위하여 본 발명은 소정의 제어 신호에 응답하여 내부 전원 전압을 승압하여 발생하는 다수의 내부 승압 전원 전압 발생기에 있어서, 외부 제어 신호에 응답하여 칩 마스터 신호를 발생하는 칩 마스터 신호 발생기와, 상기 칩 마스터 신호에 응답하여 제1 및 제2 내부 승압 전원 전압 발생기로 소정의 제어 신호를 발생하여 출력하는 제1내부 승압 전원 전압 발생기 제어회로, 액티브 싸이클에서 내부 승압 전원 전압의 레벨을 감지하여 소정의 신호를 출력하는 내부 승압 전원 전압 감지기와, 상기 칩 마스터 신호에 응답하여 상기 내부 승압 전원 전압 감지기로 소정의 제어 신호를 출력하는 감지 제어 회로와, 액티브 사이클에서 상기 칩 마스터 신호에 응답하여 외부 전원 전압을 감지하여 소정의 신호를 출력하는 외부 전원 전압 감지 회로와, 액티브 싸이클시 상기 내부 승압 전원 전압 감지기에서 출력된 신호아 상기 칩 마스터 신호에 응답하여 제3내부 승압 전원 전압 발생기로 소정의 제어 를 발생하여 출력하는 제2내부 승압 전원 전압 발생기 제어 회로와, 상기 칩 마스터 신호와 상기 외부 전원 전압 감지 회로의 출력신호로써 상기 제2내부 승압 전원 전압 발생기 제어 회로의 입력을 제어하는 스위칭 수단을 포함한다.

4. 발명의 중요한 용도 :

내부 승압 전원 회로를 구비한 반도체 메모리장치에 적합하게 사용된다.

Description

외부 전원 전압 감지기를 가지는 내부 승압 전원 회로를 구비하는 반도체 메모리장치

제1도는 종래기술의 액티브 내부 승압 전원 전압 발생기의 구성을 나타내는 블럭도.

제2도는 본 발명의 실시예로서 액티브 내부 승압 전원 전압 발생기의 구성을 나타내는 블럭도.

제3도는 본 발명의 다른 실시예로서 액티브 내부 승압 전원 전압 발생기의 구성을 나타내는 블럭도.

제4도는 제2도와 제3도의 외부 전원 전압 감지 회로의 구체적인 회로도.

제5도는 제2도와 제3도의 액티브 내부 승압 전원 전압 발생기 제어 회로의 구체적인 회로도.

제6도는 제2도와 제3도의 스위칭 수단의 실시예들을 나타낸 회로의 회로도.

제7도는 제1도의 동작 타이밍도.

본 발명은 반도체 메모리장치의 내부 승압 전원 회로에 관한 것으로서, 특히 외부 전원 전압 감지 회로와 그에 대응되는 스위칭 수단을 이용하여 액티브 내부 승압 전원 전압 발생기의 제어를 실현한 내부 승압 전원 회로에 관한 것이다.

최근, 반도체 메모리장치의 기술 및 회로 기술의 발전으로 인하여 메모리 소자의 집적도가 높이지고 또한 저전력 소모 및 높은 신뢰도를 얻기 위하여 내부 전원 전압원에는 외부 전원 전압을 낮추어 사용할 목적의 내부 강압 전원 발생 회로와, 주로 워드 라인(Wor Line)전압등의 VCC + Vtn 이상의 전원 전압 레벨을 필요로 하는 회로에 사용하기 위한 내부 승압 전원 회로가 사용되고 있다. 이것은 메모리 쎌(Memory Cell)의 데이타 '1'을 비트 라인(Bit Line)과 충분한 전하 분배(Charge Sharing)를 시키고 또한 메모리 쎌에 데이타를 저장하기 위한 것이다. 내부 승압 전원 전압(이하 VPP라 한다)의 레벨을 유지하는 방법은 다음과 같다. 스탠바이(Stand by)시 상기 VPP 레벨을 스탠바이 레벨 감지기로 감지하여 타겟(Target)레벨보다 낮은 스탠바이 VPP 발생기를 동작시켜 VPP 레벨을 타겟 레벨까지 올려주며, VPP 레벨이 타겟 레벨과 같거나 높은 경우에는 스탠바이 VPP 발생기의 동작을 중지시킨다. 그러나, 스탠바이 VPP 발생기는 작은 용량을 갖고 있으며 실제 칩(Chip)이 동작하는 동안에는 그에 따른 VPP 의 전하 소모량을 보충시켜 줄 수 있는 큰 용량을 갖는 액티브(Active) 내부 승압 전원 전압 발생기를 사용하게 된다. 그러나 상기 VPP 의 전하 소모량과 VPP 용량을 정확히 일치시키기 어려우며 만일 VPP 발생기의 용량이 전하 소모량보다 클 경우에는 VPP 레벨이 타겟 레벨보다 높은 값을 갖게 되어 과다한 전류소모와 고전장 (High electrical field)에 의한 신뢰도 저하라는 문제점을 가진다.

제1도는 종래기술의 액티브 내부 승압 전원 전압 발생기의 구성을 나타낸 블럭도이다. 외부 신호인 로우 어드레스 스트로우브(Row Address Strobe)신호 RASB 에 의해 동작하는 칩 마스터 신호 발생기 (Chip Master Clock Generator)인 PR을 받아 동작하는 감지 제어 회로(Detector Control Circuit)와 액티브 VPP 발생기 제어 회로를 구비하고 감지 제어 신호인 PDETE와 PLATCH에 의해 동작하는 액티브 VPP 감지기를 구비하고 상기 액티브 VPP 발생기 제어 회로의 출력신호인 PAKE와 상기 액티브 VPP 감지기의 출력신호인 PDETA를 받아 액티브 싸이클(Active Cycle)시 소모된 VPP 전하를 보충해주는 제1 및 제2 액티브 VPP 발생기로 구성된다. 상기의 구성에 의하여 RASB의 동작에 의해 발생된 칩 마스터 신호인 신호 PR 에 의해 매 싸이클마다 액티브 VPP 발생기들이 동작하게 된다. 이때 액티브시의 VPP레벨을 보충해주기 위한 액티브 VPP 발생기의 용량이 로우(Low) VCC에서의 동작이 원활하게 이루어질 수 있도록 설계되어 있으므로 높은 VCC 영역에서는 실제 소모하는 VPP 전하량보다 더 많은 량의 VPP 전하를 보충하게 되므로 VPP 레벨이 로우 어드레스 스트로우브 신호 싸이클링(RASB Cycling)을 할수록 점점 높아지는 문제점을 초래하게 된다.

따라서, 본 발명의 목적은 종래의 높은 외부 전원 전방 VCC 영역에서 실제 소모하는 내부 승압 전원 전압 VPP양보다 더 많은 양의 VPP 전하를 보충하게 되어 VPP 레벨이 RASB 싸이클링을 할수록 점점 높아지는 문제를 해결하기 위하여 외부 전원 전압 감지 회로와 그에 대응하는 스위칭 수단으로써 다른 경로를 구성하여 불필요한 전하의 소모량을 줄이는 내부 승압 전원 회로를 제공한다.

상기한 목적을 달성하기 위한 본 발명은, 소정의 제어 신호에 응답하여 내부 전원 전압을 승압하여 발생하는 다수의 내부 승압 전원 전압 발생기를 구비하는 반도체 메모리장치에 있어서, 외부 제어 신호에 응답하여 칩 마스터 신호를 발생하는 칩 마스터 신호 발생기와, 상기 칩 마스터 신호에 응답하여 제1 및 제2 내부 승압 전원 전압 발생기로 소정의 제어신호를 발생하여 출력하는 제1내부 승압 전원 전압 발생기 제어 회로와, 액티브 싸이클에서 내부 승압 전원 전압의 레벨을 감지하여 소정의 신호를 출력하는 내부 승압 전원 전압 발생기와, 상기 칩 마스터 신호에 응답하여 상기 내부 승압 전원 전압 발생기로 소정의 제어 신호를 출력하는 감지 제어 회로와, 액티브 싸이클에서 상기 칩 마스터 신호에 응답하여 외부 전원 전압을 감비하여 소정의 신호를 출력하는 외부 전원 전압 감지 회로와, 액티브 싸이클시 상기 내부 승압 전원 전압 발생기에서 출력된 신호와 상기 칩 마스터 신호에 응답하여 제3내부 승압 전원 전압 발생기로 소정의 제어 신호를 발생하여 출력하는 제2내부 승압 전원 전압 발생기 제어회로와, 상기 칩 마스터 신호와 상기 외부 전원 전압 감지 회로의 출력신호로써 상기 제2내부 승압 전원 전압 발생기 제어 회로의 입력을 제어하는 스위칭 수단을 구비한 반도체 메모리장치를 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 실시예인 액티브 내부 승압 전원 전압 발생기의 구성을 나타내는 블럭도이다. 외부 제어 신호인 RASB 의 상태에 따라 동작하는 칩 마스터 신호 발생기의 마스터 신호 A 를 받아 액티브 VPP를 감지하여 동작하는 감지 제어 회로와 역시 칩 마스터 신호 A 를 받아 동작하는 외부 전원 전압 감지 회로로 구성되며, 액티브 VPP를 감지하는 상기 감지 제어 회로의 출력신호인 B 를 받아 동작하는 액티브 VPP 감지기를 구비하고, 상기 액티브 VPP 감지기의 출력신호인 C 와 칩 마스터 신호 A 에 의해 동작하는 제1액티브 VPP 발생기 제어 회로를 구비하고, 상기 칩 마스터 신호 A 를 입력신호로 하고 상기 외부 전원 전압 감지기의 출력신호인 E 에 의해 출력신호 F 가 제어되는 스위칭 수단과 상기 스위칭 수단의 출력신호인 F 와 상기 액티브 VPP 감지기의 출력신호인 C 에 의해 동작하는 제2액티브 VPP 발생기 제어 회로를 구비하고, 상기 제1액티브 VPP 발생기 제어 회로의 출력신호인 D 에 의해 동작하는 제1 및 제2 액티브 VPP 발생기와 상기 제2액티브 VPP 제어 회로의 출력신호인 G 에 의해 동작하는 제3액티브 VPP 발생기로 구성된다. 외부 전원 전압 감지 레벨보다 낮은 레벨의 외부 전원 전압에서의 동작은 외부 전원 전압 감지 회로에서 상기 스위칭 수단을 통해 출력되는 출력신호 F 가 인에이블되어 있게 되므로 VPP를 감지하는 감지 제어 회로와 제1 및 제2액티브 VPP 발생기 제어 회로가 모두 동작하여 소모된 VPP 전하를 보충해주게 된다. 그러나 외부 전원 전압 감지 레벨보다 높은 레벨의 외부 전원 전압에서의 동작은 외부 전원 전압 감지 회로에서 상기 스위칭 수단을 통해 출력되는 출력신호 F 가 디세이블되게 되므로 VPP를 감지하는 감지 제어 회로와 제1액티브 VPP 발생기 제어 회로는 동작을수행하지만 제2액티브 VPP 발생기 제어회로는 동작을 하지 못하게 된다.

제3도는 본 발명의 다른 실시예로서 액티브 내부 승압 전원 전압 발생기의 구성을 나타내는 블럭도이다. 외부 입력 신호인 RASB 의 상태에 따라 동작하는 칩 마스터 신호 발생기와 칩 마스터 신호 A 를 받아 동작하는 VPP를 감지하는 감지 제어 회로와 역시 상기 칩 마스터 신호 A를 받아 동작하는 외부 전원 전압 감지 회로로 구성 되며 액티브 VPP 감지기의 출력신호 C 를 입력으로 하고 외부 전원 전압 감지 회로의 출력신호인 E 에 의해 출력신호 H 가 제어되는 제2스위칭 수단과 상기 제2스위칭 수단의 출력신호인 H 와 칩 마스터 신호 A 에 의해 동작하는 제1액티브 VPP 발생기 제어 회로를 구비하고 상기 칩 마스터 신호 A 를 입력으로 하고 외부 전원 전압 감지 회로의 출력신호인 E 에 의해 출력신호 F가 제어되는 제1스위칭 수단과 상기 제1스위칭 수단의 출력신호인 F 와 상기 제2스위칭 수단의 출력신호 H 에 의해 동작하는 제2액티브 VPP 발생기 제어 회로를 구비하고 제1액티브 VPP 발생기 제어 회로의 출력신호인 D에 의해 동작되는 제1 및 제2 액티브 VPP 발생기와 상기 제2액티브 VPP 발생기 제어 회로의 출력신호인 G에 의해 동작하는 제3 액티브 VPP 발생기로 구성된다.

제4도는 제2도와 제3도의 외부 전원 전압 감지 회로의 구체적인 회로도이다. 제4도의 구성을 살펴보면 다음과 같다. 칩 마스터 신호 A 가 입력되는 칩 마스터 신호 입력단 1과 인버터 3,5,7,9 가 직렬로 접속되고, 또한 상기 칩 마스터 신호 입력단 1 은 상기 임버터 3,5,7,9 에 직렬 접속된 낸드 게이트 9에 직렬로 접속된다. 상기 낸드 게이트 9의 출력단은 인버터 11 과 인버터 12,13,14 및 인버터 15,16,17 의 각각에 직렬로 접속되고 상기 인버터 11 과 인버터 12,13,14 및 인버터 15,16,17의 각각은 신호 출력단 20, 30, 40과 각각 접속된다. 상기 신호 출력단 20 은 엔모오스 트랜지스터 27의 게이트에 접속되고 외부 전원 전압 2와 피모오스 트랜지스터 21 의 소오스가 접속되며 상기 피모오스 트랜지스터 21의 드레인과 피모오스 트랜지스터 23의 소오스가 접속된다. 상기 피모오스 트랜지스터 21의 게이트는 접지전압 3에 접속되고 상기 피모오스 트랜지스터 23 의 게이트는 노드 1에 접속된다. 상기 접지전압 3과 상기 엔모오스 트랜지스터 27 의 소오스에 접속되고 상기 엔모오스 트랜지스터 27의 드레인과 피모오스 트랜지스터 25 의 드레인 및 게이트가 접속되며 상기 피모오스 트랜지스터 25 의 소오스는 상기 피모오스 트랜지스터 23의 드레인과 접속됨과 동시에 상기 노드 1에 접속되어 있다. 상기 노드 1은 차동증폭기 50 의 입력단에 접속되고 기준전압 VREF 를 상기 차동증폭기 50에 입력하는 기준전압 입력단 55 와 상기 신호 출력단 30 각각은 상기 차동증폭기 50에 접속되어 입력된다. 상기 차동증폭기 50 은 인버터 31,33 과 직렬 접속되고 상기 인버터 31,33 은 신호 출력단 60 에 직렬 접속된다. 상기 신호 출력단 60은 전송 게이트 63에 접속되고 신호 출력단 40 의 일측이 인버터 61 에 직렬 접속되며 상기 인버터 61 을 경유하여 상기 전송 게이트 63 의 피모오스측 게이트에 연결되고 다른측은 상기 전송 게이트 63 의 엔모오스측 게이트에 접속된다. 상기 전송 게이트 63 의 출력단은 인버터 65,67 에 직렬 접속되어 래치형태로 연결되고 상기 인버터 65 는 낸드 게이트 77 에 접속된다. 신호 출력단 70 은 인버터 71,73,75 와 직렬로 접속되며 상기 인버터 75 는 상기 낸드 게이트 77에 접속되고 상기 낸드 게이트 77 은 인버터 79,81 과 직렬로 접속되며 상기 인버터 81 은 신호 출력단 90 에 접속된다. 전술한 구성을 통해 동작원리를 설명하면 다음과 같다. 상기 칩 마스터 신호 A 에 의해 상기 신호 출력단 20 의 출력신호 PDETEN 이 로직 로우에서 하이로 다시 로직 하이에서 로우로 천이되는 출력신호가 되어 상기 노드 1을 차아지 업(Charge Up) 시킨 후 역시 칩 마스터 신호 A 에 의해 상기 출력신호 PDETEN 보다 지연시간을 갖고 로직 로우에서 하이로 다시 로직 하이에서 로우로 천이되어 동작하는 상기 신호 출력단 30 의 출력신호 PDETENP 에 의해서 상기 차동증폭기 50 이 인에이블(Enable)되므로 상기 노드 1과 상기 기준전압 VREF 의 레벨에 따라 상기 신호 출력단 60 의 출력신호 PDETVCC 가 출력된다. 이때 상기 출력신호 PDETVCC 의 동작 전압 감지단의 트랜지스터의 저항비에 의하여 결정된다. 상기 출력신호 PDETVCC 의 레벨을 역시 칩 마스터 신호 A 에 의해 상기 PDETEN 보다 지연시간을 갖고 로직 로우에서 하이로 다시 로직 하이에서 로우로 천이되어 동작하는 상기 신호 출력단 40 의 출력신호 RP 를 사용하여 래치시켜 외부 전원 전압 감지 회로의 상기 신호 출력단 90 의 출력신호 E를 상기 칩 마스터 신호에 의해 동작하는 상기 신호 출력단 70 의 출력신호 PENPB 가 로직 하이로 되기 전까지 유지시킨다.

제5도는 제2도와 제3도의 액티브 내부 승압 전원 전압 발생기 제어 회로의 구체적인 회로도이다. 제5도의 구성을 살펴보면 다음과 같다. 액티브 내부 승압 전원 전압 감지기의 출력신호인 C 를 출력하는 신호 출력단 3 및 낸드 게이트 4, 인버터 8이 직렬로 접속되고 상기 낸드 게이트 4의 한측이 낸드 게이트 6의 출력단에 접속되고 상기 낸드 게이트 4의 출력단이 상기 낸드 게이트 6에 접속된다. 상기 인버터 8은 오실레이터 10과 낸드 게이트 12 각각에 직렬로 접속되며 상기 오실레이터 10 의 출력단과 상기 인버터 8 의 출력단이 상기 낸드 게이트 12 에 두 입력으로 각각 접속된다. 상기 낸드 게이트 12 의 출력단은 인버터 14 와 낸드 게이트 16 에 직렬로 접속된다. 칩 마스터 신호 A 의 출력단인 신호 출력단 1은 상기 낸드 게이트 6에 직렬 접속되며 상기 신호 출력단 1은 인버터 22,24,26 과 직렬 접속되고 또한 상기 신호 출력단 1 은 상기 인버터 26의 출력단과 같이 낸드 게이트 28 에 두 입력으로 접속된다. 상기 낸드 게이트 28 의 출력단은 상기 인버터 14 의 출력단과 함께 상기 낸드 게이트 16에 두 입력으로 접속된다. 상기 낸드 게이트 16 의 출력단은 인버터 18 과 접속되며 상기 인버터 18 의 출력단은 액티브 내부 승압 전원 전압 발생기 제어 회로의 출력신호 D 혹은 G를 출력하는 신호 출력단 100과 접속된다. 상기 구성을 참보하여 동작원리를 설명하면 다음과 같다. 상기 칩 마스터 신호 A에 의하여 상기 액티브 내부 승압 전원 전압 발생기 제어 회로의 출력신호 D 혹은 G가 펄스로 동작한 후 상기 액티브 내부 승압 전원 전압 감지기의 출력신호 C 에 의하여 역시 상기 액티브 내부 승압 전원 전압 발생기 제어 회로의 출력신호 D 와 G가 펄스로 동작하여 상기 출력신호 D 와 G에 의하여 액티브 내부 승압 전원 전압 발생기가 동작하게 된다.

제6도는 제2도와 제3도의 스위칭 수단의 실시예들을 나타낸 회로의 회로도이다. 스위칭 수단의 두가지 실시예를 보인 것이다. 구성을 살펴보면, 예1 에서는 상기 외부 전원 전압 감지 회로의 출력신호 E 의 출력단과 상기 칩 마스터 신호 A 또는 액티브 내부 승압 전원 전압 감지기의 출력신호 C 의 출력단이 낸드 게이트 15 에 두 입력으로 접속되고 상기 낸드 게이트 15 의 출력단은 인버터 25 에 접속되며 상기 인버터 25 의 출력단은 출력신호 F 를 출력하는 신호 출력단 35 와 접속된다. 예2 에서는 상기 외부 전원 전압 감지 회로의 출력단 10과 인버터 45 와 엔모오스 트랜지스터 300은 직렬로 접속되고 상기 칩 마스터 신호 A 를 입력으로 하고 상기 외부 전원 전압 감지 회로의 출력단 10 과 상기 인버터 45 의 출력단이 전송 게이트 200 의 엔모오스측 게이트, 피모오스측 게이트에 각각 접속된다. 상기 전송 게이트 200 의 출력단은 상기 엔모오스 트랜지스터 300 의 드레인에 접속되고 그와 병렬로 출력신호 F 또는 H를 출력하는 출력단 400 에 접속된다. 전술한 구성은 상기 외부 전원 전압 감지 회로의 출력신호 E 의 상태에 따라 상기 칩 마스터 신호 A 또는 C가 상기 출력신호 F 또는 H로 변화할 수 있는지의 여부를 제어하는 구성이다.

제7도는 종래기술에 의한 제1도의 동작 타이밍도랬. 제1도를 참조하여 제7도를 설명하면, 내부 승압 전원 전압 VPP 가 로직 로우인 상태에서의 외부 제어 신호인 RASB 가 인에이블되고 이에 따라 칩 마스터 신호인 PR이 로직 하이로 되며 약간의 지연을 가지면서 순차적으로 감지 제어 신호인 PDETE,PLATCH 가 로직 하이로 되며 다시 약간의 지연을 가지면서 액티브 내부 승압 전원 전압 감지기의 출력신호 PDETA 가 로직 하이로 되며 한편 상기 감지 제어 회로 PDETE 가 로직 하이로 된 다음 약간의 지연을 가지면서 액티브 내부 승압 전원 전압 발생기 제어 회로의 출력신호 PAKE 가 로직 하이로 되어 제1액티브 내부 승압 전원 전압 발생기를 동작시킨다. 상기 VPP 가 로직 하이가 되면 다른 신호의 동작들은 로직 로우일때와 동일하고 상기 액티브 내부 승압 전원 전압 감지기의 출력신호 PDETA 가 로직 로우가 되는 것이 다르다. 이에 따라 종래 회로에서의 높은 VCC 영역에서 실제 소모하는 VPP 량보다 더 많은 량의 VPP 전하를 보충하게 되어 VPP 레벨이 RASB 싸이클링을 할수록 점점 높아지는 문제점과 또한 VPP 의 차아지 소모량과 상기 VPP 용량을 정확히 일치시키기 어려우며 만일 VPP 발생기의 용량이 차아지 소모량보다 클 경우에는 상기 VPP 레벨이 타겟 레벨보다 높은 값을 갖게 되어 과다한 전류소모와 고전장에 의한 신뢰도문제가 생긴다. 이와 같은 문제점들을 해결하기 위한 본 발명의 실시예들의 동작 타이밍도가 제8도에 도시되어 있다. 제8도를 제2도,제3도,제4도,제5도,제6도,제7도를 참조하여 여러 실시예에 따라 설명하면 이 기술분야에 통상의 지식을 가진 자라면 확연히 이해가 될 것이다. 본 발명에서는 종래 회로에서의 높은 VCC 영역에서 실제 소모하는VPP 량보다 더 많은 량의 VPP 전하를 보충하게 되어 VPP 레벨이 RASB 싸이클링을 할수록 점점 높아지는 문제점과 상기 VPP 의 차아지 소모량과 상기 VPP 용량을 정확히 일치시키기 어려운 점과 민일 VPP 발생기의 용량이 차아지 소모량보다 클 경우에는 상기 VPP 레벨이 타겟 레벨보다 높은 값을 갖게 되어 과다한 전류소모와 고전장에 의한 신뢰도에 대한 문제점을 해결하기 위하여 외부 전원 전압 감지 회로를 이용하여 다른 경로로 스위칭 수단을 부가하여 또다른 액티브 VPP 발생기를 제어하여 상기 RASB 싸이클링을 계속 수행하더라도 일정한 VPP 레벨을 유지하게 하여 불필요한 VPP 의 전하의 소모를 줄이는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만 그 동일한 것은 본 발명은 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (6)

1. 소정의 제어 회로에 응답하여 내부 전원 전압을 승압하여 발생하는 다수의 내부 승압 전원 전압 발생기를 구비하는 반도체 메모리장치에 있어서, 외부 제어 신호에 응답하여 칩 마스터 신호를 발생하는 칩 마스터 신호 발생기와, 상기 칩 마스터 신호에 응답하여 제1 및 제2 내부 승압 전원 전압 발생기로 소정의 제어 회로를 발생하여 출력하는 제1내부 승압 전원 전압 발생기 제어 회로와, 액티브 싸이클에서 내부 승압 전원 전압의 레벨을 감지하여 소정의 신호를 출력하는 내부 승압 전원 전압 감지기와, 상기 칩 마스터 신호에 응답하여 상기 내부 승압 전원 전압 감지기로 소정의 제어 회로를 출력하는 감지 제어 회로와, 액티브 싸이클에서 상기 칩 마스터 신호에 응답하여 외부 전원 전압을 감지하여 소정의 신호를 출력하는 외부 전원 전압 감지 회로와, 액티브 싸이클시 상기 내부 승압 전원 전압 감지기에서 출력된 신호와 상기 칩 마스터 신호에 응답하여 제3내부 승압 전원 전압 발생기로 소정의 제어 신호를 발생하여 출력하는 제2내부 승압 전원 전압 발생기 제어 회로와, 상기 칩 마스터 신호와 상기 외부 전원 전압 감지 회로의 출력신호로써 상기 제2내부 승압 전원 전압 발생기 제어 회로의 입력을 제어하는 스위칭 수단을 구비함을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 스위칭 수단은 낸드 게이트와 인버터로 구성함을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 스위칭 수단은 비교기로 구성함을 특징으로 하는 반도체 메모리장치.
4. 소정의 제어 신호에 응답하여 내부 전원 전압을 승압하여 발생하는 다수의 내부 승압 전원 전압 발생기를 구비하는 반도체 메모리장치에 있어서, 외부 제어 회로에 응답하여 칩 마스터 신호를 발생하는 칩 마스터 신호 발생기와, 상기 칩 마스터 신호에 응답하여 제1 및 제2 내부 승압 전원 전압 발생기로 소정의 제어 회로를 발생하여 출력하는 제1내부 승압 전원 전압 발생기 제어 회로와, 액티브 싸이클에서 내부 승압 전원 전압의 레벨을 감지하여 소정의 신호를 출력하는 내부 승압 전원 전압 감지기와, 상기 칩 마스터 신호에 응답하여 상기 내부 승압 전원 전압 감지기로 소정의 제어 회로를 출력하는 감지 제어 회로와, 액티브 싸이클에서 상기 칩 마스터 신호에 응답하여 외부 전원 전압을 감지하여 소정의 신호를 출력하는 외부 전원 전압 감지 회로와, 액티브 싸이클시 상기 내부 승압 전원 전압 감지기에서 출력된 신호와 상기 칩 마스터 신호에 응답하여 제3내부 승압 전원 전압 발생기로 소정의 제어 신호를 발생하여 출력하는 제2내부 승압 전원 전압 발생기 제어 회로와, 상기 칩 마스터 신호와 상기 외부 전원 전압 감지 회로의 출력신호로써 상기 제2내부 승압 전원 전압 발생기 제어 회로의 입력을 제어하는 제1스위칭 수단과, 상기 내부 승압 전원 전압 감지기에서 출력되는 신호와 상기 외부 전원 전압 감지 회로의 출력신호로써 상기 제1 및 제2 내부 승압 전원 전압 발생기 제어 회로의 입력을 제어하는 제2스위칭 수단을 구비함을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 스위칭 수단은 낸드 게이트와 인버터로 구성함을 특징으로 하는 반도체 메모리장치.
6. 제4항에 있어서, 상기 스위칭 수단은 비교기로 구성함을 특징으로 하는 반도체 메모리장치.