KR100604818B1 - 클럭 주파수에 따라 내부 전원 전압의 구동 전류를변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원전압 발생 방법 - Google Patents

클럭 주파수에 따라 내부 전원 전압의 구동 전류를변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원전압 발생 방법 Download PDF

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Abstract

클럭 주파수에 따라 내부 전원 전압의 구동 전류를 변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원 전압 발생 방법이 개시된다. 본 발명의 메모리 장치는 외부 전원 전압의 딥 현상이나 오버슈팅 현상을 방지하기 위하여, 클럭의 주파수에 따라 소정의 제어 신호를 발생시키는 주파수 검출 회로와 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키는 내부 전원 전압 발생 회로를 포함한다. 내부 전원 전압 발생 회로는 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 점차 크게 한다.
내부 전원 전압 발생 회로, 클럭 주파수, 구동 전류, 딥 현상, 오버슈팅,

Description

클럭 주파수에 따라 내부 전원 전압의 구동 전류를 변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원 전압 발생 방법{Memory device capable of varying driving current of internal voltage according to clock frequency and internal voltage generating method of the memory device}
도 1은 RAMBUS DRAM의 동작 주파수에 따른 외부 전원 전압의 딥 현상을 설명하는 도면이다.
도 2는 종래의 내부 전원 전압 발생 회로를 포함하는 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 내부 전원 전압 발생 회로를 설명하는 도면이다.
도 4는 도 3의 내부 전원 전압 발생 회로의 동작 타이밍을 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다.
도 6은 도 5의 주파수 검출 회로 및 내부 전원 전압 발생 회로를 설명하는 도면이다.
도 7a 및 도 7b는 도 6의 내부 전원 전압 발생 회로의 동작 타이밍을 설명하는 도면이다.
도 8은 도 5의 메모리 장치의 클럭 주파수에 따른 내부 전원 전압 구동 시간 을 설명하는 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치의 동작 주파수에 따라 내부 전원 전압의 구동 전류를 변화시키는 메모리 장치 및 그 메모리 장치의 내부 전원 전압 발생 방법에 관한 것이다.
최근, 고속 메모리 장치의 요구에 따라 고주파수에서 동작되는 DDR DRAM, RAMBUS DRAM, DDRII DRAM 등이 개발되고 있다. DDR DRAM은 200MHz 내지 300MHz 대역에서, RAMBUS DRAM은 800MHz 내지 1200Mhz 대역에서, 그리고 DDRII DRAM은 400MHz 내지 667MHz 대역에서 동작되도록 설계된다. 이러한 멀티 동작 주파수를 만족하기 위해서, 최고주파 동작에 맞추어 설계 마진을 갖추는 것이 일반적이다. 그리고 고속 메모리 장치는 동작 주파수의 고속화와 함께 저전력 소비를 만족시키기 위하여 저전압 동작을 구현하고 있다.
메모리 장치의 저전압 동작과 멀티 동작 주파수 사이에는 메모리 장치의 특성을 제약시키는 단점들이 있다. 먼저, 저전압 동작에 따라 메모리 장치의 주변 회로들로 공급되는 외부 전원 전압(VDD)이 낮아지면, 메모리 장치를 고주파수로 동작시킴에 따라 외부 전원 전압(VDD) 레벨이 낮아지는 딥(dip) 현상에 발생한다. 외부 전원 전압(VDD)의 딥 현상은 메모리 장치의 고주파수 동작에 의해 요구되는 큰 전류 드라이브 능력을 만족시키기에 부족하여 발생되는 현상으로, 도 1과 같이, 고주 파수 동작으로 갈수록 심해진다.
도 1에서, RAMBUS DRAM의 외부 전원 전압(VDD)이 1.8V일 때 클럭 주파수 1066MHz 동작(내부 코어 블락 133MHz 동작)일 때와 클럭 주파수 1333MHz(내부 코어 블락 166MHz)일 때의 동작을 살펴보면, 클럭 주파수 1333MHz일 때의 외부 전원 전압(VDD)의 딥 현상이 크게 나타난다. 외부 전원 전압(VDD)으로부터 메모리 장치의 코어 블락을 구동하는 내부 전원 전압(VCCA)이 발생되는 데, 외부 전원 전압(VDD)의 딥 현상은 내부 전원 전압(VCCA) 레벨을 떨어뜨려 메모리 셀 센싱 속도를 떨어뜨리는 문제점을 유발한다. 이러한 문제점을 해결하기 위한 방안으로, 내부 전원 전압(VCCA)의 레벨을 일정 레벨로 유지시키기 위해 내부 전원 전압(VCCA)의 구동 능력을 키우게 되면, 내부 전원 전압(VCCA) 레벨이 오버슈팅(over-shooting)되는 문제점이 발생된다.
도 2는 종래의 내부 전원 전압 발생 회로를 포함하는 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(100)는 라스계 제어 신호(RASB)를 수신하는 지연 회로(110), 자동 펄스 발생 회로(120), 내부 전원 전압 발생 회로(130), 그리고 내부 코어 블락(140)을 포함한다. 라스계 제어 신호(RASB)는 메모리 셀 데이터들을 센싱하는 센스 앰프 블락들이 포함되는 내부 코어 블락(140)을 인에이블시키는 제어 신호이다. 지연 회로(110)는 라스계 제어 신호(RASB)를 수신하고 소정 시간 지연시켜 제1 제어 신호(P1)를 발생한다. 자동 펄스 발생 회로(120)는 제1 제어 신호(P1)를 수신하여 일정 펄스 폭을 갖는 제2 제어 신호(P2)를 발생시킨다. 내부 전원 전압 발생 회로(130)는 기준 전압(VREFA)과 제1 및 제2 제어 신호(P1, P2) 에 응답하여 내부 전원 전압(VREFA)을 발생시킨다. 내부 전원 전압(VCCA)은 내부 코어 블락(140)을 구동하는 전압원이 된다. 내부 전원 전압 발생 회로(130)는 구체적으로 도 3에 도시되어 있다.
도 3을 참조하면, 내부 전원 전압 발생 회로(130)는 버퍼부(310), 비교부(320), 제어부(330), 그리고 구동부(340)를 포함한다. 도 4의 동작 타이밍도와 함께 내부 전원 전압 발생 회로(130)의 동작을 설명하면, 라스계 제어 신호(RASB)의 로직 로우레벨로의 천이로부터 소정 시간 지연되어 제1 제어 신호(P1)가 로직 하이레벨로 발생되고, 제1 제어 신호(P1)의 로직 하이레벨로의 천이에 응답하여 소정의 펄스 폭을 갖는 제2 제어 신호(P2)가 발생된다.
제1 제어 신호(P1)의 로직 하이레벨에 응답하여 비교부(320)가 인에이블된다. 버퍼부(310)는 로직 하이레벨의 제2 제어 신호(P2)에 응답하여 그 출력으로 로직 로우레벨을 발생시킨다. 비교부(320)는 로직 로우레벨의 버퍼부(310) 출력과 기준 전압(VREFA)을 비교한 결과로 로직 로우레벨의 출력을 발생한다. 한편, 제1 제어 신호(P1)의 로직 하이레벨에 응답하여 제어부(330)는 디세이블된다. 로직 로우레벨의 비교부(320) 출력에 응답하여 구동부(340)가 인에이블되어 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 예컨대, 1.8V 정도의 외부 전원 전압(VDD)으로부터 1.5V 정도의 내부 전원 전압(VCCA)이 발생된다. 내부 전원 전압(VCCA)은 내부 코어 블락(140)인 셀 어레이 블락으로 내부 전원 전류(ICCA)를 공급한다.
이러한 내부 전원 전압 발생 회로(130)는 제2 제어 신호(P2)의 하이레벨 펄 스 구간(T0)에 응답하여 내부 전원 전압(VCCA)을 발생시키는 데, 앞서 설명한 바와 같이 메모리 장치가 멀티 동작 주파수 대역을 만족해야 하는 경우에, 동작 주파수가 높아지면 내부 전원 전압(VCCA)으로부터 요구되는 전류 구동량이 더 커지게 되어, 내부 전원 전압(VCCA) 레벨이 강하되면서 도 1의 전원 전압(VDD) 딥 현상도 크게 나타나는 문제점을 안고 있다.
따라서, 메모리 장치의 동작 주파수에 따라 내부 전원 전압(VCCA)으로부터 전류 구동 용량을 가변적으로 공급할 수 있는 메모리 장치가 필요하다.
본 발명의 목적은 동작 주파수에 따라 내부 전원 전압으로부터 전류 구동 용량을 가변적으로 공급할 수 있는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 메모리 장치의 동작 주파수에 따라 내부 전원 전압으로부터 전류 구동 용량을 가변적으로 공급하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일예는 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 클럭에 동기되어 동작되는 메모리 장치에 있어서, 클럭의 주파수에 따라 소정의 제어 신호를 발생시키는 주파수 검출 회로; 및 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 포함한다.
바람직하기로, 메모리 장치는 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제어 신호를 발생시키는 펄스 발생 회로를 더 포함한다. 내부 전원 전압 발생 회로는 제어 신호를 입력하는 버퍼부; 버퍼부 출력과 기준 전압을 비교하는 비교부; 및 비교부의 비교 결과에 따른 출력에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 구동하는 구동부를 포함하고, 내부 전원 전압 발생 회로는 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압이나 외부 전원 전압 보다 낮은 전압 레벨을 갖는 백바이어스 전압 또는 비트라인 프리차아지 전압을 발생한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 예는 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 외부 클럭에 동기되어 동작되는 메모리 장치에 있어서, 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 펄스 발생 회로; 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 위상 동기 회로; 제1 제어 신호 및 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 주파수 검출 회로; 및 제2 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 외부 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 포함한다. 주파수 검출 회로는 내부 클럭 신호와 제어 신호를 입력하는 노아 게이트로 구성되는 것이 적합하다.
상기 다른 목적을 달성하기 위하여, 본 발명은 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키는 방법에 있어서, 내부 코어 블 락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 단계; 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 단계; 제1 제어 신호의 펄스 폭 동안 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 단계; 제2 제어 신호에 응답하여 외부 전원 전압으로부터 내부 전원 전압을 발생시키되, 외부 클럭의 주파수가 높을수록 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구종 전류 용량을 크게 하는 단계를 포함한다. 내부 전원 전압은 외부 전원 전압 보다 높은 전압 레벨을 갖는 승압 전압이거나, 외부 전원 전압 보다 낮은 전압 레벨을 갖는 백바이어스 전압 또는 비트라인 프리차아지 전압인 것이 바람직하다.
따라서, 본 발명에 의하면, 클럭 주파수에 따라 내부 전원 전압의 구동 전류 용량을 변화시켜 외부 전원 전압의 딥 현상이나 오버슈팅 현상을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(500)는 지연 회로(510), 자동 펄스 발생 회로(520), 내부 전원 전압 발생 회로(530), 내부 코어 블락(540), 지연 동기 회로(550), 그리고 주 파수 검출 회로(560)를 포함한다.
지연 회로(510)는 라스계 제어 신호(RASB)를 수신하고 소정 시간 지연시켜 제1 제어 신호(P1)를 발생한다. 자동 펄스 발생 회로(520)는 제1 제어 신호(P1)에 응답하여 소정의 펄스 폭을 갖는 제3 제어 신호(P3)를 발생한다. 지연 동기 회로(550)는 외부 클럭 신호(CLOCK)를 입력하여 이와 위상 동기되는 내부 클럭 신호(CLK)를 발생한다. 주파수 검출 회로(560)는 자동 펄스 발생 회로(520)에서 발생된 제3 제어 신호(P3)와 내부 클럭 신호(CLK)에 응답하여 제2 제어 신호(P2)를 발생한다. 기준 전압(VREFA)과 제1 및 제2 제어 신호(P1, P2)는 내부 전원 전압 발생 회로(530)로 제공된다. 내부 전원 전압 발생 회로(530)는 제1 제어 신호(P1)에 인에이블되고 기준 전압(VREFA)과 제2 제어 신호(P2)를 비교하여 그 비교 결과로써 내부 전원 전압(VCCA)을 발생한다. 내부 전원 전압(VCCA)은 내부 코어 블락(540)을 구동하는 전원으로 사용되며 내부 코어 블락(540)에서 요구하는 전류(ICCA)를 공급한다.
도 6은 도 5의 주파수 검출 회로(560)와 내부 전원 전압 발생 회로(530)를 구체적으로 도시하는 도면이다. 이를 참조하면, 주파수 검출 회로(560)는 내부 클럭 신호(CLK)와 제3 제어 신호(P3)를 입력하는 노아 게이트로 구성되고, 그 출력으로 제2 제어 신호(P2)를 발생한다. 내부 전원 전압 발생 회로(530)는 버퍼부(532), 비교부(534), 제어부(536), 그리고 구동부(538)를 포함한다. 내부 전원 전압 발생 회로(530)는 도 3에 도시된 종래의 내부 전원 전압 발생 회로(130)와 거의 동일하다.
주파수 검출 회로(560)와 내부 전원 전압 발생 회로(530)의 동작을 도 7의 타이밍도를 참조하여 설명한다. 도 7a는 메모리 장치의 외부 클럭 신호(CLOCK) 주파수가 낮을 때의 타이밍도를, 그리고 도 7b는 메모리 장치의 외부 클럭 신호(CLOCK) 주파수가 높을 때의 타이밍도를 나타낸다.
도 7a를 참조하면, 라스계 제어 신호(RASB)의 로직 로우레벨로의 천이로부터 소정 시간 지연되어 제1 제어 신호(P1)가 로직 하이레벨로 발생되고, 제1 제어 신호(P1)의 로직 하이레벨로의 천이에 응답하여 로직 로우레벨의 일정 펄스 폭을 갖는 제3 제어 신호(P3)가 발생된다. 내부 클럭 신호(CLK)가 예컨대 400MHz로 발생된다고 가정하여, 제3 제어 신호(P3)의 로직 로우레벨 구간과 내부 클럭 신호(CLK)의 로직 로우레벨 구간에 해당하는 구간에 로직 하이레벨의 T0 펄스 폭의 제2 제어 신호(P2)가 발생된다.
T0 펄스 폭의 제2 제어 신호(P2)의 로직 하이레벨에 응답하여 버퍼부(532)의 출력이 로직 로우레벨이 된다. 로직 로우레벨의 버퍼부(532) 출력과 기준 전압(VREFA)에 응답하여 비교부(534)의 출력은 로직 로우레벨이 된다. 기준 전압(VREFA)은 내부 전원 전압(VCCA)과 거의 동일한 전압 레벨을 갖도록 설정된다. 로직 로우레벨의 비교부(534) 출력에 응답하여 구동부(538)가 인에이블되어 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 내부 전원 전압(VCCA)은 내부 코어 블락(540)인 셀 어레이 블락을 구동하는 전원으로 사용되며, 내부 전원 전압(VCCA)은 외부 전원 전압, 예컨대 1.8V에서 소정 전압 강하된 1.5V 정도로 발생된다.
한편, 내부 전원 전압 발생 회로(530)는 로직 하이레벨의 제1 제어 신호(P1)에 응답하여 제어부(536)가 디세이블된다. 이 때 비교부(534)의 출력에 따라 구동부(538)가 동작한다. 만약 제1 제어 신호(P1)가 로직 로우레벨이면, 비교부(534) 동작이 디세이블되고 제어부(536)가 인에이블되어 비교부(534) 출력을 로직 하이레벨로 셋팅한다. 로직 하이레벨의 비교부(534) 출력은 구동부(538)를 디세이블시킨다.
도 7b는 도 7a와 동일한 타이밍으로 라스계 제어 신호(RASB), 제1 제어 신호(P1), 그리고 제3 제어 신호(P3)가 발생된다. 다만, 내부 클럭 신호(CLK)가 667MHz로 발생된다는 점에서 차이가 있다. 이에 따라, 내부 클럭 신호(CLK)의 로직 로우레벨 구간과 제3 제어 신호(P3)의 로직 로우레벨 구간에 응답하여 주파수 검출 회로(560)의 출력인 제2 제어 신호(P2)는 로직 하이레벨로 발생된다. 제2 제어 신호(P2)는 펄스 폭 T1의 로직 하이레벨이 3회에 걸쳐 발생된다.
T1 펄스 폭의 제2 제어 신호(P2)의 로직 하이레벨 마다에 응답하여 버퍼부(532)의 출력이 로직 로우레벨이 된다. 로직 로우레벨의 버퍼부(532) 출력과 기준 전압(VREFA)에 응답하여 비교부(534)의 출력은 로직 로우레벨이 되고 구동부(538)가 인에이블되어, 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)이 발생된다. 이처럼, 내부 클럭 신호가 667MHz로 고주파수일 때는 3회에 걸쳐 내부 전원 전압(VCCA)이 보충적으로 발생되는 데, 이것은 3회에 걸쳐 발생되는 내부 전원 전압(VCCA)으로부터 셀 어레이 블락으로 제공되는 구동 전류(Idrv) 용량이 커짐을 의미한다. 이에 따라 셀 어레이 블락에서 필요로 하는 전류(ICCA)를 충분히 공급한다.
앞서, 도 1에서 설명한 바와 같이, 메모리 장치의 동작 주파수가 높을수록 외부 전원 전압(VDD)의 딥 현상이 크게 나타는 데, 이는 내부 전원 전압(VCCA)에서 공급되는 구동 전류(Idrv)가 셀 어레이 블락을 구동하기에 부족하여, 내부 전원 전압 전압(VCCA) 레벨 강하와 연동하여 나타나는 현상이다. 그러므로, 본 실시예에서 처럼 클럭 주파수에 따라 내부 전원 전압(VCCA) 발생 횟수를 자주하면, 내부 전원 전압(VCCA)으로부터 공급되는 구동 전류(Idrv) 용량을 점차 크게 할 수 있어, 내부 전원 전압(VCCA) 레벨이 안정적으로 유지되고 외부 전원 전압(VDD)의 딥 현상을 방지할 수 있다.
또, 도 4의 타이밍도에서처럼, 제2 제어 신호(P2)의 T0 펄스 폭 동안 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)을 발생하도록 설정된 조건이 클럭 신호의 고주파 동작에 따른 외부 전원 전압(VDD)의 딥 현상을 방지하기 위하여 설계되었다고 가정하면, 클럭 주파수가 낮아지는 환경에서는 T0 펄스 폭 동안 한차례의 구동 전류(Idrv) 과잉 공급으로 인해 내부 전원 전압(VCCA)이 오버슈팅(overshooting)되는 현상이 발생하고, 이에 따라 외부 전원 전압(VDD) 레벨도 연동되어 오버슈팅되는 현상이 발생한다.
그러므로, 본 실시예에서는 클럭 신호의 저주파 동작에 맞추어 도 7a처럼 제2 제어 신호(P2)의 T0 펄스 폭 동안 외부 전원 전압(VDD)으로부터 내부 전원 전압(VCCA)을 발생하도록 설계하여 구동 전류(Idrv)를 한차례 공급하고, 클럭 신호의 고주파 동작에서는 도 7b처럼 3차례에 걸친 제2 제어 신호(P2)의 T1 펄스 폭 동안 구동 전류(Idrv)를 공급하여 고주파 동작에 따라 요구되는 전류 용량을 만족시키기 때문에, 종래의 외부 전원 전압(VDD)의 딥 현상이나 오버슈팅 현상은 발생하지 않는다.
본 실시예의 내부 전원 전압 발생 회로(530)는 외부 전원 전압(VDD)으로부터 소정 전압 강하된 내부 전원 전압(VCCA)을 발생시키는 것에 대하여 기술하고 있다. 이러한 내부 전원 전압(VCCA)은 메모리 셀 데이터의 센싱 디세이블 구간에서 비트라인을 프리차아지시키는 비트라인 프리차아지 전압(VBL)이나 엔모스 트랜지스터의 백바이어스 전압(VBB)으로 사용된다. 이와는 반대로, 내부 전원 전압 발생 회로는 외부 전원 전압(VDD)으로부터 소정 전압 상승된 승압 전압(VPP)을 발생시키는 용도로 이용할 수도 있다.
도 8은 본 실시예에서 보여주는 클럭 주파수에 따른 내부 전원 전압 구동 구간폭을 설명하는 그래프이다. 이를 참조하면, 클럭 주파수 400MHz의 저주파에서는 내부 전원 전압(VCCA) 구동 구간폭이 예컨대, 5ns인 데 반하여, 클럭 주파수 667MHz의 고주파에서는 내부 전원 전압(VCCA)의 구동 구간폭이 예컨대, 7ns으로 나타낸다. 클럭 주파수 400MHz때의 5ns은 한차례의 제2 제어 신호(P2)의 펄스 폭 T0로 이해할 수 있고, 클럭 주파수 667MHz는 3차례의 제2 제어 신호(P2) 펄스 폭 T1의 합계 펄스 폭으로 이해할 수 있다. 도 8의 그래프로부터, 클럭 주파수에 따른 내부 전원 전압(VCCA)의 구동 시간이 선형적으로 증가하는 결과를 갖게 됨을 알 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 클럭 주파수에 따라 내부 전원 전압의 구동 전류 용량을 변화시켜 외부 전원 전압의 딥 현상이나 오버슈팅 현상을 방지한다.

Claims (17)

  1. 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 클럭에 동기되어 동작되는 메모리 장치에 있어서,
    상기 클럭의 주파수에 따라 소정의 제어 신호를 발생시키는 주파수 검출 회로; 및
    상기 제어 신호 및 기준 전압에 응답하여 상기 외부 전원 전압으로부터 상기 기준 전압에 대응되는 전압 레벨로 상기 내부 전원 전압을 발생시키되, 상기 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시 킨 후, 소정의 펄스 폭을 갖는 상기 제어 신호를 발생시키는 펄스 발생 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 내부 전원 전압 발생 회로는
    상기 제어 신호를 입력하는 버퍼부;
    상기 버퍼부 출력과 상기 기준 전압을 비교하는 비교부; 및
    상기 비교부의 비교 결과에 따른 출력에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 구동하는 구동부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키고 외부 클럭에 동기되어 동작되는 메모리 장치에 있어서,
    상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 펄스 발생 회로;
    상기 외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 위상 동기 회로;
    상기 제1 제어 신호 및 상기 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 주파수 검출 회로; 및
    상기 제2 제어 신호 및 기준 전압에 응답하여 상기 외부 전원 전압으로부터 상기 기준 전압에 대응되는 전압 레벨로 상기 내부 전원 전압을 발생시키되, 상기 외부 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 내부 전원 전압 발생 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 주파수 검출 회로는
    상기 내부 클럭 신호와 상기 제어 신호를 입력하는 노아 게이트로 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서, 상기 내부 전원 전압 발생 회로는
    상기 제2 제어 신호를 입력하는 버퍼부;
    상기 버퍼부 출력과 상기 기준 전압을 비교하는 비교부; 및
    상기 비교부의 비교 결과에 따른 출력에 응답하여 상기 외부 전원 전압으로부터 상기 내부 전원 전압을 구동하는 구동부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서, 상기 내부 전원 발생 회로는
    상기 제1 제어 신호에 응답하여 상기 구동부를 디세이블시키는 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 외부 전원 전압으로부터 내부 코어 블락을 구동하는 내부 전원 전압을 발생시키는 방법에 있어서,
    상기 내부 코어 블락을 인에이블시키는 라스계 제어 신호를 수신하여 지연시킨 후, 소정의 펄스 폭을 갖는 제1 제어 신호를 발생시키는 단계;
    외부 클럭에 동기되는 내부 클럭 신호를 발생시키는 단계;
    상기 제1 제어 신호의 상기 펄스 폭 동안 상기 내부 클럭 신호에 응답하여 제2 제어 신호를 발생시키는 단계;
    상기 제2 제어 신호 및 기준 전압에 응답하여 상기 외부 전원 전압으로부터 상기 기준 전압에 대응되는 전압 레벨로 상기 내부 전원 전압을 발생시키되, 상기 외부 클럭의 주파수가 높을수록 상기 내부 전원 전압 발생을 위한 구동 횟수가 많아져서 구동 전류 용량을 크게 하는 단계를 구비하는 것을 특징으로 하는 내부 전원 전압 발생 방법.
  15. 삭제
  16. 삭제
  17. 삭제
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