JP2005301388A - 半導体集積回路 - Google Patents

Abstract

【課題】 ＰＬＬ回路から生成されるクロック信号にノイズが乗らない半導体集積回路を提供する。
【解決手段】 ノイズフィルタ５０は、周波数信号ＰＬＳに乗っているノイズを除去したフィルタ周波数信号ＦＰＬを出力する。クロック生成回路４０は、フィルタ発振信号ＦＳＬおよびフィルタ周波数信号ＦＰＬを受けて、クロック信号ＣＬＫを出力する。これにより、クロック信号ＣＬＫは、電源のゆれなどに起因した不規則パルスの影響を受けない。そのため、通常動作時において、クロック信号ＣＬＫの周波数が半導体集積回路１Ａに含まれるＣＰＵ等の最大動作周波数を超えることはなく、当該ＣＰＵ等は正常に動作することができる。
【選択図】 図３

Description

この発明は、半導体集積回路に関し、より特定的には、クロック信号を生成する半導体集積回路に関する。

一般に、同期型の半導体集積回路は、発振回路やＰＬＬ（Phase Locked Loop）回路などを用いてクロック信号を生成している。クロック信号を生成する半導体集積回路は、ＥＭＳ（Electromagnetic Susceptibility）向上のため、発振回路の出力部にノイズフィルタを設けている場合が多い。

従来のクロック再生回路は、たとえば、雑音成分が低減された基準クロック信号と電圧制御発振器の出力とを位相比較器で比較し、低域通過フィルタを介して電圧制御発振器を制御することによって、電圧制御発振器の出力クロック信号に含まれるジッタを低減することができる（特許文献１参照）。

従来のクロック発生回路は、たとえば、周波数比較器の出力と位相比較器の出力とに基づいて制御電圧を生成して遅延回路およびリングオシレータを制御することによって、電源ノイズ等による電源電圧の変動に対してジッタの小さなクロック信号を発生することができる（特許文献２参照）。

従来の動作クロック生成装置は、たとえば、制御データの更新に必要なループフィルタとしての機能がＣＰＵ（Central Processing Unit）において実行される制御データ更新処理として実現されることによって、内部にループフィルタを組み込む必要がなくなる（特許文献３参照）。
特開２００２−３１４４０６号公報 特開平９−３２６６８９号公報 特開平８−３１６８２６号公報

従来の半導体集積回路は、ＰＬＬ回路からクロック信号を生成する場合、ＰＬＬ回路の出力部にノイズフィルタを設けていない場合があった。この場合、半導体集積回路のＰＬＬ回路から生成されるクロック信号にノイズが乗るという問題があった。

特許文献１〜３に記載されたクロック再生回路等は、上記の問題を一部解決し得るものの、当該解決手段は特許文献１〜３に記載された手段だけには限られない。

それゆえに、この発明の目的は、ＰＬＬ回路から生成されるクロック信号にノイズが乗らない半導体集積回路を提供することである。

この発明は、クロック信号を生成する半導体集積回路であって、内部の発振信号の逓倍の周波数を有する周波数信号を出力するＰＬＬ回路と、周波数信号に付随するノイズを除去したフィルタ周波数信号を出力するノイズフィルタと、フィルタ周波数信号を受けて、クロック信号を生成するクロック生成回路とを備える。

この発明によれば、ＰＬＬ回路から生成されるクロック信号にノイズが乗らないようにすることができる。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、この発明の実施の形態を説明する背景としての半導体集積回路１００のブロック構成を示したブロック図である。

図１を参照して、半導体集積回路１００は、発振子１１を有する発振回路１０と、ノイズフィルタ２０と、ＰＬＬ回路３０と、クロック生成回路４０とを備える。発振回路１０は、発振子１１から生成される正弦波信号ＯＳＣに応じて発振信号ＯＳＬを出力する。ノイズフィルタ２０は、発振信号ＯＳＬに乗っているノイズを除去したフィルタ発振信号ＦＳＬを出力する。ＰＬＬ回路３０は、フィルタ発振信号ＦＳＬを受けて、逓倍の周波数を有する周波数信号ＰＬＳを出力する。クロック生成回路４０は、フィルタ発振信号ＦＳＬおよび周波数信号ＰＬＳを受けて、クロック信号ＣＬＫを出力する。

図２は、この発明の実施の形態を説明する背景としての半導体集積回路１００の動作タイミングを示したタイミング図である。

図２を参照して、外来ノイズなどの影響で正弦波信号ＯＳＣにノイズＮＳが乗っている場合について考える。この場合、図２に示すように、発振信号ＯＳＬは、ノイズＮＳの部分において余分なパルスが発生する。しかしながら、当該パルス成分は、図１のノイズフィルタ２０によって除去される。そのため、図２に示すように、フィルタ発振信号ＦＳＬは、パルス成分が除去された波形となる。その結果、クロック信号ＣＬＫは、ノイズＮＳの影響を受けない。

次に、電源のゆれなどの影響で周波数信号ＰＬＳの発振周波数がＰＬＳ２のように一時的に高くなった場合について考える。この場合、図２に示すように、発振周波数ＰＬＳ２の波形に不規則なパルスが発生する。これを受けて、クロック信号ＣＬＫ２の波形も不規則となる。クロック信号ＣＬＫ２の周波数が半導体集積回路１００に含まれるＣＰＵ等の最大動作周波数を超えると、当該ＣＰＵ等は正常に動作することができずに誤動作する。この発明の実施の形態では、以上のような問題を解決する半導体集積回路の構成および動作について説明する。

［実施の形態１］
図３は、この発明の実施の形態１による半導体集積回路１Ａのブロック構成を示したブロック図である。

図３を参照して、実施の形態１の半導体集積回路１Ａは、図１の半導体集積回路１００にノイズフィルタ５０を付加した構成となっている。したがって、図１と重複する部分の説明は、ここでは繰り返さない。

ノイズフィルタ５０は、周波数信号ＰＬＳに乗っているノイズを除去したフィルタ周波数信号ＦＰＬを出力する。クロック生成回路４０は、フィルタ発振信号ＦＳＬおよびフィルタ周波数信号ＦＰＬを受けて、クロック信号ＣＬＫを出力する。クロック信号ＣＬＫは、図示しないＣＰＵなどの動作クロックとして使用される。

図４は、この発明の実施の形態１による半導体集積回路１Ａの動作タイミングを示したタイミング図である。

図４を参照して、外来ノイズなどの影響で正弦波信号ＯＳＣにノイズＮＳが乗っている場合については、図２と同様なので、ここでは説明を繰り返さない。図４に示すように、外来ノイズなどの影響で正弦波信号ＯＳＣにノイズＮＳが乗っている場合であっても、クロック信号ＣＬＫは、ノイズＮＳの影響を受けない。

次に、電源のゆれなどの影響で周波数信号ＰＬＳの発振周波数がＰＬＳ２のように一時的に高くなった場合について考える。この場合、図４に示すように、周波数信号ＰＬＳ２の波形に不規則なパルスが発生する。しかしながら、当該パルス成分は、図３のノイズフィルタ５０によって除去される。そのため、図４に示すように、フィルタ周波数信号ＦＰＬは、パルス成分が除去された波形となる。その結果、クロック信号ＣＬＫ２は、不規則パルスの影響を受けない。

クロック信号ＣＬＫ２が不規則パルスの影響を受けないため、通常動作時において、クロック信号ＣＬＫ２の周波数が半導体集積回路１Ａに含まれるＣＰＵ等の最大動作周波数を超えることはない。したがって、当該ＣＰＵ等は正常に動作することができる。

以上のように、実施の形態１によれば、ＰＬＬ回路３０とクロック生成回路４０との間にノイズフィルタ５０を設けることによって、ＰＬＬ回路３０の周波数信号ＰＬＳに付随する不規則パルスの影響を受けないクロック信号を生成することができる。これにより、半導体集積回路１ＡのＥＭＳが向上する。

［実施の形態２］
図５は、この発明の実施の形態２による半導体集積回路１Ｂのブロック構成を示したブロック図である。

図５を参照して、実施の形態２の半導体集積回路１Ｂは、図３に示した実施の形態１の半導体集積回路１Ａに周波数検出回路６０およびリング発振回路７０を付加した構成となっている。したがって、実施の形態１と重複する部分の説明は、ここでは繰り返さない。

周波数検出回路６０は、周波数信号ＰＬＳの周波数変化を検出して、周波数検出信号ＦＲＱを出力する。リング発振回路７０は、周波数検出信号ＦＲＱの検出結果に応じて発振動作を開始し、リング発振信号ＲＳＬを出力する。クロック生成回路４０は、フィルタ発振信号ＦＳＬ、フィルタ周波数信号ＦＰＬおよびリング発振信号ＲＳＬを受けて、クロック信号ＣＬＫを出力する。クロック信号ＣＬＫは、図示しないＣＰＵなどの動作クロックとして使用される。

クロック生成回路４０は、周波数検出信号ＦＲＱの検出結果を受けると、フィルタ周波数信号ＦＰＬとリング発振信号ＲＳＬとを切り替える。以下では、クロック生成回路４０が、フィルタ周波数信号ＦＰＬまたはリング発振信号ＲＳＬを選択して、クロック信号ＣＬＫを出力する場合について考える。

図６は、周波数検出回路６０の具体的な回路構成の一例について示した回路図である。

図６を参照して、周波数検出回路６０は、エッジ検出回路６１と、ＣＲ回路部６２と、インバータ６５とを含む。ＣＲ回路部６２は、エッジ検出回路６１とノードＮ６との間に接続される抵抗６３と、ノードＮ６と接地ノードとの間に接続されるキャパシタ６４とを含む。

周波数検出回路６０は、周波数信号ＰＬＳのエッジを検出し、それに応じた１ショットのエッジパルス信号ＥＤＧを出力する。ＣＲ回路部６２は、エッジパルス信号ＥＤＧを受けて、エッジパルス信号ＥＤＧのＨレベル(論理ハイ）で充電されＬレベル（論理ロー）で放電されたＣＲ出力信号ＣＲＳを出力する。

インバータ６５は、ＣＲ出力信号ＣＲＳを受けて、しきい値電圧を境にＣＲ出力信号ＣＲＳを反転した周波数検出信号ＦＲＱを出力する。エッジパルス信号ＥＤＧの１ショットパルス幅、ＣＲ回路部６２の時定数、およびインバータ６５のしきい値電圧は、いずれも、半導体集積回路１Ｂに含まれるＣＰＵ等の最大動作周波数（以下、単に「最大動作周波数」とも称する）に応じた所定の値に設定されているものとする。

図７は、周波数信号ＰＬＳが最大動作周波数より低い場合における周波数検出回路６０の回路動作について示した動作波形図である。

図７を参照して、エッジパルス信号ＥＤＧは、周波数信号ＰＬＳの立ち上がりエッジごとに１ショットパルスを有する。ＣＲ出力信号ＣＲＳは、エッジパルス信号ＥＤＧのＨレベル時において充電されて上昇し、エッジパルス信号ＥＤＧのＬレベル時において放電されて下降する。

図７に示すように、周波数信号ＰＬＳが最大動作周波数より低い場合、ＣＲ出力信号ＣＲＳは、図６に示したインバータ６５のしきい値電圧ＴＨを超えることがない。したがって、ＣＲ出力信号ＣＲＳは常にＬレベルと判定される。この結果、周波数検出信号ＦＲＱは、反転されて常にＨレベルとなる。

図８は、周波数信号ＰＬＳが最大動作周波数以上の場合における周波数検出回路６０の回路動作について示した動作波形図である。

図８に示すように、周波数信号ＰＬＳが最大動作周波数以上の場合、ＣＲ出力信号ＣＲＳは、時刻ｔ１において、図６に示したインバータ６５のしきい値電圧ＴＨを超える。したがって、周波数検出信号ＦＲＱは、時刻ｔ１において、ＨレベルからＬレベルに反転する。

図９は、この発明の実施の形態２による半導体集積回路１Ｂの動作タイミングを示したタイミング図である。

図９に示すように、周波数信号ＰＬＳは、時刻ｔ１以前において最大動作周波数より低く、時刻ｔ１以前において最大動作周波数より高いものとする。この場合、図８において説明したように、周波数検出信号ＦＲＱは、時刻ｔ１において、ＨレベルからＬレベルに反転する。

時刻ｔ１における周波数検出信号ＦＲＱの反転を受けて、リング発振信号ＲＳＬは、時刻ｔ１以降に発振波形を示すようになる。この結果、時刻ｔ１以前において、クロック信号ＣＬＫは、周波数信号ＰＬＳが図５のノイズフィルタ５０を通過したフィルタ周波数信号ＦＰＬとなる。一方、時刻ｔ１以降において、クロック信号ＣＬＫは、リング発振信号ＲＳＬとなる。

このように、周波数信号ＰＬＳが最大動作周波数を超えると、クロック信号ＣＬＫがフィルタ周波数信号ＦＰＬからリング発振信号ＲＳＬに切り替わる。そのため、クロック信号ＣＬＫの周波数が半導体集積回路１Ｂに含まれるＣＰＵ等の最大動作周波数を超えることはない。したがって、当該ＣＰＵ等は正常に動作することができる。

さらに、電源のゆれなどの影響で周波数信号ＰＬＳの発振周波数が一時的に高くなった場合にも、クロック信号ＣＬＫはフィルタ周波数信号ＦＰＬからリング発振信号ＲＳＬに切り替わる。したがって、半導体集積回路１Ｂは、ＰＬＬ回路３０の不具合を検出することができる。

以上のように、実施の形態２によれば、実施の形態１の半導体集積回路１Ａに周波数検出回路６０およびリング発振回路７０を付加することによって、実施の形態１での効果に加えて、ＰＬＬ回路３０に不具合が発生した場合に当該不具合を検出することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態を説明する背景としての半導体集積回路１００のブロック構成を示したブロック図である。 この発明の実施の形態を説明する背景としての半導体集積回路１００の動作タイミングを示したタイミング図である。 この発明の実施の形態１による半導体集積回路１Ａのブロック構成を示したブロック図である。 この発明の実施の形態１による半導体集積回路１Ａの動作タイミングを示したタイミング図である。 この発明の実施の形態２による半導体集積回路１Ｂのブロック構成を示したブロック図である。 周波数検出回路６０の具体的な回路構成の一例について示した回路図である。 周波数信号ＰＬＳが最大動作周波数より低い場合における周波数検出回路６０の回路動作について示した動作波形図である。 周波数信号ＰＬＳが最大動作周波数以上の場合における周波数検出回路６０の回路動作について示した動作波形図である。 この発明の実施の形態２による半導体集積回路１Ｂの動作タイミングを示したタイミング図である。

符号の説明

１Ａ，１Ｂ，１００ 半導体集積回路、１０ 発振回路、１１ 発振子、２０，５０ ノイズフィルタ、３０ ＰＬＬ回路、４０ クロック生成回路、６０ 周波数検出回路、６１ エッジ検出回路、６２ ＣＲ回路部、６３ 抵抗、６４ キャパシタ、６５ インバータ、７０ リング発振回路。

Claims (4)

1. クロック信号を生成する半導体集積回路であって、
   内部の発振信号の逓倍の周波数を有する周波数信号を出力するＰＬＬ回路と、
   前記周波数信号に付随するノイズを除去したフィルタ周波数信号を出力するノイズフィルタと、
   前記フィルタ周波数信号を受けて、クロック信号を生成するクロック生成回路とを備える、半導体集積回路。
2. 前記周波数信号の周波数変化を検出した周波数検出信号を出力する周波数検出回路と、
   前記周波数検出信号の検出結果に応じて発振動作を開始し、リング発振信号を出力するリング発振回路とをさらに備え、
   前記クロック生成回路は、前記フィルタ周波数信号および前記リング発振信号を受けて前記クロック信号を生成する、請求項１に記載の半導体集積回路。
3. 前記クロック生成回路は、前記周波数検出信号の検出結果に応じて、前記フィルタ周波数信号または前記リング発振信号を選択する、請求項２に記載の半導体集積回路。
4. 前記周波数検出回路は、
   前記周波数信号のエッジを検出したエッジパルス信号を出力するエッジ検出回路と、
   前記エッジパルス信号の信号レベルに応じて充電または放電を行なうＲＣ回路部と、
   前記ＲＣ回路部の出力を受けて、しきい値電圧を境に前記ＲＣ回路部の出力を反転した前記周波数検出信号を出力するインバータとを含む、請求項２または３に記載の半導体集積回路。

Images