JPH01286616A - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
- Publication number
- JPH01286616A JPH01286616A JP63116597A JP11659788A JPH01286616A JP H01286616 A JPH01286616 A JP H01286616A JP 63116597 A JP63116597 A JP 63116597A JP 11659788 A JP11659788 A JP 11659788A JP H01286616 A JPH01286616 A JP H01286616A
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- JP
- Japan
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- logic
- pull
- channel mos
- output
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- Pending
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- 230000000295 complement effect Effects 0.000 claims abstract description 12
- 101100426589 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) trp-3 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ素子と相補型ＭＯＳ（以下ＣＭＯＳ
という）素子とを複合して構成する論理回路（以下Ｂ
ｉＣＭＯＳ論理回路という）に関し、特にバイポーラ素
子をファンアウトの高負荷駆動手段としてＣＭＯＳ論理
ゲートと組合せて用いるＢ１ＣＭＯＳ論理回路に関する
。
という）素子とを複合して構成する論理回路（以下Ｂ
ｉＣＭＯＳ論理回路という）に関し、特にバイポーラ素
子をファンアウトの高負荷駆動手段としてＣＭＯＳ論理
ゲートと組合せて用いるＢ１ＣＭＯＳ論理回路に関する
。
バイポーラ素子の電流駆動能力やオフセット精度とＣＭ
ＯＳ素子の集積性や省消費電力といった両者の特徴を生
かしたＢ ｉＣＭＯＳ論理回路の構成が可能になってい
る。特に、ＢｉＣＭＯＳ論理回路は大規模集積回路内の
論理ゲートに一般的に要請される特質としての高速動作
、高負荷駆動能力に併せて高集積性、低消費電力、また
ノイズ余裕や他の素子との整合性も考慮した十分な論理
振幅がとれるなどの特長があげられる。
ＯＳ素子の集積性や省消費電力といった両者の特徴を生
かしたＢ ｉＣＭＯＳ論理回路の構成が可能になってい
る。特に、ＢｉＣＭＯＳ論理回路は大規模集積回路内の
論理ゲートに一般的に要請される特質としての高速動作
、高負荷駆動能力に併せて高集積性、低消費電力、また
ノイズ余裕や他の素子との整合性も考慮した十分な論理
振幅がとれるなどの特長があげられる。
従来提案されているＢ ｉＣＭＯＳ論理回路は、電子情
報通信学会論文誌（Ｃ） ｖｏｌ、ｊ７０−Ｃ，Ｎｏ８
．ｐＰ１１１５〜１１２２に見られるような一般的なＣ
ＭＯＳ論理回路の駆動段にトーテムポール接続されたバ
イポーラを組合せた構成が採られている。第３図（ａ）
、（ｂ）、（Ｃ）はそれぞれ上記Ｂ ｉ ＣＭＯＳ論理
回路の具体的な回路図で、基本的には駆動段のバイポー
ラトランジスタをＣＭＯＳゲートの出力電流で駆動し、
トーテムポール接続されたプルアップ素子とプルダウン
素子とが相補動作するように工夫されている。
報通信学会論文誌（Ｃ） ｖｏｌ、ｊ７０−Ｃ，Ｎｏ８
．ｐＰ１１１５〜１１２２に見られるような一般的なＣ
ＭＯＳ論理回路の駆動段にトーテムポール接続されたバ
イポーラを組合せた構成が採られている。第３図（ａ）
、（ｂ）、（Ｃ）はそれぞれ上記Ｂ ｉ ＣＭＯＳ論理
回路の具体的な回路図で、基本的には駆動段のバイポー
ラトランジスタをＣＭＯＳゲートの出力電流で駆動し、
トーテムポール接続されたプルアップ素子とプルダウン
素子とが相補動作するように工夫されている。
しかし、バイポーラトランジスタのベース・エミッタ間
のインピーダンス素子Ｚｌ、Ｚ２はバイポーラトランジ
スタを遮断する際、ベースの電荷を引抜くため不可欠で
あり、この構成法が問題となっている。第３図（ｂ）、
（Ｃ）は能動素子だけで回路が構成されているので集積
回路化に有利であるが、第３図（ａ）、（ｂ）は抵抗素
子に常時電流が流れるので抵抗値を低消費電力化するた
めには低く採れないし、抵抗値を高くするとバイポーラ
トランジスタの遮断時の応答が遅れ貫通電流が免れない
。また、第３図（ｃ）は完全相補動作が保証されるもの
のプルダウン素子のバイポーラトランジスタＱ２のベー
ス駆動源が自身の出力に負っているため遮断付近の駆動
能力に難があると云う問題点を有している。
のインピーダンス素子Ｚｌ、Ｚ２はバイポーラトランジ
スタを遮断する際、ベースの電荷を引抜くため不可欠で
あり、この構成法が問題となっている。第３図（ｂ）、
（Ｃ）は能動素子だけで回路が構成されているので集積
回路化に有利であるが、第３図（ａ）、（ｂ）は抵抗素
子に常時電流が流れるので抵抗値を低消費電力化するた
めには低く採れないし、抵抗値を高くするとバイポーラ
トランジスタの遮断時の応答が遅れ貫通電流が免れない
。また、第３図（ｃ）は完全相補動作が保証されるもの
のプルダウン素子のバイポーラトランジスタＱ２のベー
ス駆動源が自身の出力に負っているため遮断付近の駆動
能力に難があると云う問題点を有している。
本発明のＢｉＣＭＯＳ論理回路は、それぞれｎｐｎ型の
バイポーラトランジスタで構成されたプルアップ用およ
びプルダウン用の素子をトーテムポール接続し、相補型
ＭＯＳ論理ゲート回路の出力で前記プルアップ用の素子
のゲートが制御される負荷駆動回路と、前記相補型ＭＯ
Ｓ論理ゲート回路の出力でプルアップ用のｐチャネルＭ
ＯＳトランジスタのゲートが制御され、前記負荷駆動回
路の出力でプルダウン用のｎチャネルトランジスタのゲ
ートが制御され、出力が前記負荷駆動回路のプルダウン
用の素子のゲートを制御するｐチャネルおよびｎチャネ
ルの１対のＭＯＳトランジスタからなる制御回路とを有
することにより構成される。
バイポーラトランジスタで構成されたプルアップ用およ
びプルダウン用の素子をトーテムポール接続し、相補型
ＭＯＳ論理ゲート回路の出力で前記プルアップ用の素子
のゲートが制御される負荷駆動回路と、前記相補型ＭＯ
Ｓ論理ゲート回路の出力でプルアップ用のｐチャネルＭ
ＯＳトランジスタのゲートが制御され、前記負荷駆動回
路の出力でプルダウン用のｎチャネルトランジスタのゲ
ートが制御され、出力が前記負荷駆動回路のプルダウン
用の素子のゲートを制御するｐチャネルおよびｎチャネ
ルの１対のＭＯＳトランジスタからなる制御回路とを有
することにより構成される。
以上の構成により、バイポーラトランジスタで構成され
た負荷駆動回路のプルアップ素子の駆動、遮断時のベー
スの電荷の引抜きは論理ゲートの出力自身で制御し、一
方、プルダウン素子の駆動は論理ゲートの出力を基に生
成された情報で、遮断時のベースの電荷の引抜きは負荷
駆動回路自身の出力を基に生成された情報に呼応して制
御される。
た負荷駆動回路のプルアップ素子の駆動、遮断時のベー
スの電荷の引抜きは論理ゲートの出力自身で制御し、一
方、プルダウン素子の駆動は論理ゲートの出力を基に生
成された情報で、遮断時のベースの電荷の引抜きは負荷
駆動回路自身の出力を基に生成された情報に呼応して制
御される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路図で、ＮＡＮＤゲ
ートに適用されたものであり、ｎチャネルＭＯＳトラン
ジスタｎ□＋ｎ２およびｎ３と、ｐチャネルＭｏＳトラ
ンジスタルｔ ＊ ９２およびｐ、と、ｎｐｎ型のバイ
ポーラトランジスタＱｔ。
ートに適用されたものであり、ｎチャネルＭＯＳトラン
ジスタｎ□＋ｎ２およびｎ３と、ｐチャネルＭｏＳトラ
ンジスタルｔ ＊ ９２およびｐ、と、ｎｐｎ型のバイ
ポーラトランジスタＱｔ。
Ｑ２とから構成される。
同図によれば、ｎチャネルＭＯＳトランジスタｎ Ｉ
ｒ ｎ ２およびｐチャネルＭＯＳトランジスタル１＋
Ｐ２は一般的な正論理（７１ＣＭＯＳのＮＡＮＤ論理
回路を構成しており、バイポーラトランジスタＱｌ、Ｑ
２はトテムボール接続された駆動（バッファ）回路を構
成している。ｎチャネルＭＯＳトランジスタｎ３、Ｐチ
ャネルＭＯＳトランジスタル３はｎチャネルＭＯＳトラ
ンジスタｎ１＋ｎ２およびｐチャネルＭＯＳトランジス
タｐＨ２２と同様に、適当なしきい電圧のエンハンスメ
ントモードのトランジスタで構成される制御回路である
。
ｒ ｎ ２およびｐチャネルＭＯＳトランジスタル１＋
Ｐ２は一般的な正論理（７１ＣＭＯＳのＮＡＮＤ論理
回路を構成しており、バイポーラトランジスタＱｌ、Ｑ
２はトテムボール接続された駆動（バッファ）回路を構
成している。ｎチャネルＭＯＳトランジスタｎ３、Ｐチ
ャネルＭＯＳトランジスタル３はｎチャネルＭＯＳトラ
ンジスタｎ１＋ｎ２およびｐチャネルＭＯＳトランジス
タｐＨ２２と同様に、適当なしきい電圧のエンハンスメ
ントモードのトランジスタで構成される制御回路である
。
入力ｉ１．ｉ２は共に論理“１” （エンハンスメント
モードのｎチャネルＭＯＳトランジスタを導通させ、エ
ンハンスメントモードのｐチャネルＭＯＳトランジスタ
を遮断させるに十分な電位の印加）の場合、ｐチャネル
ＭＯＳトランジスタＰｌ ＋ ｐ２が遮断でｎチャネル
ＭＯＳトランジスタｎ１＋ ｎ２が導通し、この結果に
呼応してｐチャネルＭＯＳトランジスタｐ３が導通して
バイポーラトランジスタＱ２のベース電流を駆動すると
同時に、バイポーラトランジスタＱ１のベース電荷が引
抜かれてバイポーラトランジスタＱ１は遮断するので、
出力ｏ１は論理°“０゛°に強く駆動される。更に、こ
の結果に呼応してｎチャネルＭＯＳトランジスタｎ、は
遮断するからプルアップ側とプルダウン側との素子の電
流通路はバイポーラ駆動段を含めて全く存在しない。
モードのｎチャネルＭＯＳトランジスタを導通させ、エ
ンハンスメントモードのｐチャネルＭＯＳトランジスタ
を遮断させるに十分な電位の印加）の場合、ｐチャネル
ＭＯＳトランジスタＰｌ ＋ ｐ２が遮断でｎチャネル
ＭＯＳトランジスタｎ１＋ ｎ２が導通し、この結果に
呼応してｐチャネルＭＯＳトランジスタｐ３が導通して
バイポーラトランジスタＱ２のベース電流を駆動すると
同時に、バイポーラトランジスタＱ１のベース電荷が引
抜かれてバイポーラトランジスタＱ１は遮断するので、
出力ｏ１は論理°“０゛°に強く駆動される。更に、こ
の結果に呼応してｎチャネルＭＯＳトランジスタｎ、は
遮断するからプルアップ側とプルダウン側との素子の電
流通路はバイポーラ駆動段を含めて全く存在しない。
次に、入力ｉｌ、ｉ２の何れか、または共に論理”Ｏ”
（エンハンスメントモードのｎチャネルＭＯＳ）−ラン
ジスタを導通させ、エンハンスメントモードのｎチャネ
ルＭｏＳトランジスタを遮断させるに十分な低い電位の
印加）の場合、ｐチャネルＭ ＯＳ ＋−ランジスタｐ
＋ 、Ｉ）２を介してバイポーラトランジスタＱ１のベ
ース電流が駆動されると同時に、ｐチャネルＭＯＳトラ
ンジスタル３は遮断し、バイポーラトランジスタＱ２に
はベース電流が供給されなくなる。従ってバイポーラＭ
ＯＳトランジスタＱ１により出力ｏ１は論理゛１″に強
く駆動される。更に、この結果に呼応してｎチャネルＭ
ＯＳトランジスタｎ３は導通するからバイポーラトラン
ジスタＱ２のベース電荷が引抜かれて、バイポーラトラ
ンジスタＱ２が完全に遮断するので、前と同様にプルア
ップ側とプルダウン側との素子の電流通路はバイポーラ
駆動段を含めて全く存在しない。
（エンハンスメントモードのｎチャネルＭＯＳ）−ラン
ジスタを導通させ、エンハンスメントモードのｎチャネ
ルＭｏＳトランジスタを遮断させるに十分な低い電位の
印加）の場合、ｐチャネルＭ ＯＳ ＋−ランジスタｐ
＋ 、Ｉ）２を介してバイポーラトランジスタＱ１のベ
ース電流が駆動されると同時に、ｐチャネルＭＯＳトラ
ンジスタル３は遮断し、バイポーラトランジスタＱ２に
はベース電流が供給されなくなる。従ってバイポーラＭ
ＯＳトランジスタＱ１により出力ｏ１は論理゛１″に強
く駆動される。更に、この結果に呼応してｎチャネルＭ
ＯＳトランジスタｎ３は導通するからバイポーラトラン
ジスタＱ２のベース電荷が引抜かれて、バイポーラトラ
ンジスタＱ２が完全に遮断するので、前と同様にプルア
ップ側とプルダウン側との素子の電流通路はバイポーラ
駆動段を含めて全く存在しない。
以上説明したように本実施例は、ＮＡＮＤ論理の完全相
補動作を提供すると同時にバイポーラトランジスタによ
る強い負荷駆動も実現している。
補動作を提供すると同時にバイポーラトランジスタによ
る強い負荷駆動も実現している。
第２図は本発明の第２の実施例の回路図で、ＮＯＲゲー
トに適用されたものであり、ｎチャネルＭＯＳトランジ
スタｎ１ ｒ ｎ ２およびｎ３と、ｎチャネルＭＯＳ
トランジスタＩ）ｔ 、 ｐ２およびｐ３と、ｎｐｎ型
のバイポーラトランジスタＱｔ。
トに適用されたものであり、ｎチャネルＭＯＳトランジ
スタｎ１ ｒ ｎ ２およびｎ３と、ｎチャネルＭＯＳ
トランジスタＩ）ｔ 、 ｐ２およびｐ３と、ｎｐｎ型
のバイポーラトランジスタＱｔ。
Ｑ２とから構成される。
同図によれば、ｎチャネルＭＯＳトランジスタｎｌ 、
ｎ２およびｎチャネルＭＯＳトランジスタＰ １ｒ ｐ
２は一般的な正論理の０ＭＯＳのＮＯＲ論理回路を構成
しており、バイポーラトランジスタＱｌ、Ｑ２はトテム
ボール接続された駆動（バッファ）回路を構成している
。ｎチャネルＭＯＳトランジスタｎｓ 、ＰチャネルＭ
ＯＳトランジスタル３は第１の実施例と同じ働きをする
制御回路である。
ｎ２およびｎチャネルＭＯＳトランジスタＰ １ｒ ｐ
２は一般的な正論理の０ＭＯＳのＮＯＲ論理回路を構成
しており、バイポーラトランジスタＱｌ、Ｑ２はトテム
ボール接続された駆動（バッファ）回路を構成している
。ｎチャネルＭＯＳトランジスタｎｓ 、ＰチャネルＭ
ＯＳトランジスタル３は第１の実施例と同じ働きをする
制御回路である。
入力ｉ＋、ｉ２は共に論理”Ｏ”（エンハンスメントモ
ードのｎチャネルＭＯＳトランジスタを遮断させ、エン
ハンスメントモードのｎチャネルＭＯＳトランジスタを
導通させるに十分の電位の印加）の場合、ｎチャネルＭ
ＯＳトランジスタＰ＋ 、Ｐ２が導通でｎチャネルＭＯ
Ｓ）−ランジスタｎｌ 、ｎ３が遮断し、この結果に呼
応してｐチャネルＭＯＳトランジスタル、が遮断してバ
イポーラＩ・ランジスタＱ２のベース電流を遮断すると
同時に、バイポーラトランジスタＱ、のベースを駆動し
てバイポーラトランジスタＱ、は導通ずるので、出力０
１は論理“１”に強く駆動される。
ードのｎチャネルＭＯＳトランジスタを遮断させ、エン
ハンスメントモードのｎチャネルＭＯＳトランジスタを
導通させるに十分の電位の印加）の場合、ｎチャネルＭ
ＯＳトランジスタＰ＋ 、Ｐ２が導通でｎチャネルＭＯ
Ｓ）−ランジスタｎｌ 、ｎ３が遮断し、この結果に呼
応してｐチャネルＭＯＳトランジスタル、が遮断してバ
イポーラＩ・ランジスタＱ２のベース電流を遮断すると
同時に、バイポーラトランジスタＱ、のベースを駆動し
てバイポーラトランジスタＱ、は導通ずるので、出力０
１は論理“１”に強く駆動される。
更に、この結果に呼応してｎチャネルＭＯＳトランジス
タｎ３は導通するから、バイポーラトランジスタＱ２の
ベース電荷が引抜かれてバイポーラトランジスタＱ２は
完全に遮断するので、プルアップ側とプルダウン側との
素子の電流通路はバイポーラ駆動段を含めて全く存在し
ない。
タｎ３は導通するから、バイポーラトランジスタＱ２の
ベース電荷が引抜かれてバイポーラトランジスタＱ２は
完全に遮断するので、プルアップ側とプルダウン側との
素子の電流通路はバイポーラ駆動段を含めて全く存在し
ない。
次に、入力ｉ１．ｉ２の何れか、または共に論理“１”
（エンハンスメントモードのｎチャネルＭＯＳトラ
ンジスタを遮断させ、エンハンスメントモードのｎチャ
ネルＭＯＳトランジスタを導通させるに十分な電位の印
加）の場合、ｎチャネルＭＯＳトランジスタｐｔ 、Ｐ
２を介してバイポーラトランジスタＱ１ヘベース電流が
供給されなくなり、ｎチャネルＭＯＳトランイジスタｎ
ｌ＋ｎ２を介してベース電流が引抜かれてバイポーラト
ランジスタＱ＋が遮断すると同時に、ｐチャネルＭＯＳ
トランジスタル、は導通してバイポーラトランジスタＱ
２のベースに駆動電流が流入する。そこでバイポーラト
ランジスタＱ２により出力０１は論理゛″０”に強く駆
動される。更に、この結果に呼応してｎチャネルＭＯＳ
トランジスタｎ、は遮断するから、前と同様にプルアッ
プ側とプルダウン側との素子の電流通路はバイポーラ駆
動段を含めて全く存在しない。
（エンハンスメントモードのｎチャネルＭＯＳトラ
ンジスタを遮断させ、エンハンスメントモードのｎチャ
ネルＭＯＳトランジスタを導通させるに十分な電位の印
加）の場合、ｎチャネルＭＯＳトランジスタｐｔ 、Ｐ
２を介してバイポーラトランジスタＱ１ヘベース電流が
供給されなくなり、ｎチャネルＭＯＳトランイジスタｎ
ｌ＋ｎ２を介してベース電流が引抜かれてバイポーラト
ランジスタＱ＋が遮断すると同時に、ｐチャネルＭＯＳ
トランジスタル、は導通してバイポーラトランジスタＱ
２のベースに駆動電流が流入する。そこでバイポーラト
ランジスタＱ２により出力０１は論理゛″０”に強く駆
動される。更に、この結果に呼応してｎチャネルＭＯＳ
トランジスタｎ、は遮断するから、前と同様にプルアッ
プ側とプルダウン側との素子の電流通路はバイポーラ駆
動段を含めて全く存在しない。
以上説明したように本実施例は、ＮＯＲ論理の完全相補
動作を提供すると同時にバイポーラトランジスタによる
強い負荷駆動も実現している。
動作を提供すると同時にバイポーラトランジスタによる
強い負荷駆動も実現している。
以上説明したように本発明のＢｉＣＭＯＳ論理回路は、
それぞれｎｐｎ型バイポーラトランジスタで構成された
プルアップ、プルダウン素子をトーテムポール接続した
負荷駆動回路と、相補型Ｍｏ８論理ゲートの出力でプル
アップルチャネルＭＯＳトランジスタのゲートが制御さ
れ、負荷駆動回路の出力でプルダウンｎチャネルＭＯＳ
トランジスタのゲートが制御されるよう構成された１対
のＭＯＳトランジスタによる制御回路から成り、相補型
ＭＯＳ論理ゲートの出力電流で負荷駆動回路のプルアッ
プ素子のベースを駆動し、更に１対のＭｏ８トランジス
タによる制御回路の出力電流で負荷駆動回路のプルダウ
ン素子のベースを駆動するように構成することで、ベー
スの電荷の引抜き時のみ、活性化するベース回路の構成
が採れ、更にプルアップとプルダウンとの画素子のベー
スをスタテックに駆動する構成が可能になるので極めて
高速な負荷駆動能力を有し、貫通電流や常時電流の少な
いＢｉＣＭＯＳ論理回路を構成することができる効果が
ある。また、負荷駆動バイポーラ回路とＣＭＯ９Ｍｏ９
論理ゲートに、負荷駆動バイポーラ回路のプルダウン側
素子のベース制御を司どるｐチャネルおよびｎチャネル
の１対のＭｏＳトランジスタしか要しないので構成素子
数の面からも有利であり、更にバイポーラトランジスタ
はｎｐｎ型だけで構成できるので製造上も有利であると
云う効果がある。
それぞれｎｐｎ型バイポーラトランジスタで構成された
プルアップ、プルダウン素子をトーテムポール接続した
負荷駆動回路と、相補型Ｍｏ８論理ゲートの出力でプル
アップルチャネルＭＯＳトランジスタのゲートが制御さ
れ、負荷駆動回路の出力でプルダウンｎチャネルＭＯＳ
トランジスタのゲートが制御されるよう構成された１対
のＭＯＳトランジスタによる制御回路から成り、相補型
ＭＯＳ論理ゲートの出力電流で負荷駆動回路のプルアッ
プ素子のベースを駆動し、更に１対のＭｏ８トランジス
タによる制御回路の出力電流で負荷駆動回路のプルダウ
ン素子のベースを駆動するように構成することで、ベー
スの電荷の引抜き時のみ、活性化するベース回路の構成
が採れ、更にプルアップとプルダウンとの画素子のベー
スをスタテックに駆動する構成が可能になるので極めて
高速な負荷駆動能力を有し、貫通電流や常時電流の少な
いＢｉＣＭＯＳ論理回路を構成することができる効果が
ある。また、負荷駆動バイポーラ回路とＣＭＯ９Ｍｏ９
論理ゲートに、負荷駆動バイポーラ回路のプルダウン側
素子のベース制御を司どるｐチャネルおよびｎチャネル
の１対のＭｏＳトランジスタしか要しないので構成素子
数の面からも有利であり、更にバイポーラトランジスタ
はｎｐｎ型だけで構成できるので製造上も有利であると
云う効果がある。
なお実施例では２種の論理ゲートについて説明したが、
他のいかなる論理ゲートにでも本発明の応用は容易であ
る。
他のいかなる論理ゲートにでも本発明の応用は容易であ
る。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図（ａ）、（ｂ）およ
び（Ｃ）はそれぞれ従来のＢｉｃＭＯＳ論理回路の代表
的な回路図である。 ｎｌ 、ｎ２ 、ｎ３−ｎチャネルＭＯＳトランジスタ
、ｐｓ ｒ Ｐ２ ｒ Ｐ３・・・ｐチャネルＭＯＳト
ランジスタ、Ｑｌ、Ｑ２・・・バイポーラトランジスタ
、１１＋１２・・・入力端子、Ｏｌ・・・出力端子。
明の第２の実施例の回路図、第３図（ａ）、（ｂ）およ
び（Ｃ）はそれぞれ従来のＢｉｃＭＯＳ論理回路の代表
的な回路図である。 ｎｌ 、ｎ２ 、ｎ３−ｎチャネルＭＯＳトランジスタ
、ｐｓ ｒ Ｐ２ ｒ Ｐ３・・・ｐチャネルＭＯＳト
ランジスタ、Ｑｌ、Ｑ２・・・バイポーラトランジスタ
、１１＋１２・・・入力端子、Ｏｌ・・・出力端子。
Claims (1)
- それぞれｎｐｎ型のバイポーラトランジスタで構成さ
れたプルアップ用およびプルダウン用の素子をトーテム
ポール接続し、相補型ＭＯＳ論理ゲート回路の出力で前
記プルアップ用の素子のゲートが制御される負荷駆動回
路と、前記相補型ＭＯＳ論理ゲート回路の出力でプルア
ップ用のｐチャネルＭＯＳトランジスタのゲートが制御
され、前記負荷駆動回路の出力でプルダウン用のｎチャ
ネルトランジスタのゲートが制御され、出力が前記負荷
駆動回路のプルダウン用の素子のゲートを制御するｐチ
ャネルおよびｎチャネルの１対のＭＯＳトランジスタか
らなる制御回路とを有することを特徴とするＢｉＣＭＯ
Ｓ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116597A JPH01286616A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116597A JPH01286616A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286616A true JPH01286616A (ja) | 1989-11-17 |
Family
ID=14691087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116597A Pending JPH01286616A (ja) | 1988-05-13 | 1988-05-13 | ＢｉＣＭＯＳ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754061A (en) * | 1993-03-17 | 1998-05-19 | Fujitsu Limited | Bi-CMOS circuits with enhanced power supply noise suppression and enhanced speed |
-
1988
- 1988-05-13 JP JP63116597A patent/JPH01286616A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754061A (en) * | 1993-03-17 | 1998-05-19 | Fujitsu Limited | Bi-CMOS circuits with enhanced power supply noise suppression and enhanced speed |
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