JPH04117725A - エミッタ結合論理回路 - Google Patents
エミッタ結合論理回路Info
- Publication number
- JPH04117725A JPH04117725A JP23305890A JP23305890A JPH04117725A JP H04117725 A JPH04117725 A JP H04117725A JP 23305890 A JP23305890 A JP 23305890A JP 23305890 A JP23305890 A JP 23305890A JP H04117725 A JPH04117725 A JP H04117725A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emitter
- transistor
- apd
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008878 coupling Effects 0.000 title 1
- 238000010168 coupling process Methods 0.000 title 1
- 238000005859 coupling reaction Methods 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000007704 transition Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエミッタ結合論理回路（以下ＥＣＬ回路と記す
）に関し、特に出力の高レベル電位から低レベル電位へ
の遷移時間を速める為のアクティブ・プルダウン回路（
以下ＡＰＤ回路と記す）に関する。
）に関し、特に出力の高レベル電位から低レベル電位へ
の遷移時間を速める為のアクティブ・プルダウン回路（
以下ＡＰＤ回路と記す）に関する。
従来、この種のＡＰＤ回路を含むＥＣＬ回路のインバー
タは、第３図に示す様な回路がある。第３図において、
従来のＥＣＬ回路は、ｎｐｎ）ランジスタＱｌ、Ｑ２．
Ｑ３．Ｑ−，Ｑｓと、抵抗Ｒ１゜Ｒ２、Ｒｌと、容ｊｉ
Ｃｌと、定電流源工、と、入力端子ｌと、基準電位端
子２，３と、出力端子５と、接地端子４と、電源端子６
とを備えている。
タは、第３図に示す様な回路がある。第３図において、
従来のＥＣＬ回路は、ｎｐｎ）ランジスタＱｌ、Ｑ２．
Ｑ３．Ｑ−，Ｑｓと、抵抗Ｒ１゜Ｒ２、Ｒｌと、容ｊｉ
Ｃｌと、定電流源工、と、入力端子ｌと、基準電位端
子２，３と、出力端子５と、接地端子４と、電源端子６
とを備えている。
第３図において、トランジスタＱのベースの入力端子１
に、トランジスタＱ２のベースに接続されている端子２
の基準電位（通常は−１，３Ｖが多く用いられている）
より低レベル電位（たとえば、約−１，７Ｖてあり、以
下“Ｌ”と記す）が入力されると、トランジスタＱ、は
遮断状態（以下パ○ＦＦ”と記す）となり、そのコレク
タ電位は接地電位まで上昇し、出力端子５には、その電
位よりトランジスタＱ３の順方向ベース、エミッタ間型
圧（以下Ｖ ＢＥ Ｑ ｚと記す）だけ下がった電位す
なわち高レベル電位（約−〇、 ９ Ｖであり、以下“
Ｈ゛と記す）が生じる。
に、トランジスタＱ２のベースに接続されている端子２
の基準電位（通常は−１，３Ｖが多く用いられている）
より低レベル電位（たとえば、約−１，７Ｖてあり、以
下“Ｌ”と記す）が入力されると、トランジスタＱ、は
遮断状態（以下パ○ＦＦ”と記す）となり、そのコレク
タ電位は接地電位まで上昇し、出力端子５には、その電
位よりトランジスタＱ３の順方向ベース、エミッタ間型
圧（以下Ｖ ＢＥ Ｑ ｚと記す）だけ下がった電位す
なわち高レベル電位（約−〇、 ９ Ｖであり、以下“
Ｈ゛と記す）が生じる。
ここで、入力電位をＬ″から°゛Ｈ″へ反転させると、
トランジスタＱ１が“ＯＮ”し、トランジスタＱ２は°
″ＯＦＦ’“する。
トランジスタＱ１が“ＯＮ”し、トランジスタＱ２は°
″ＯＦＦ’“する。
この為に、トランジスタＱ１のコレクタ電位は、接地電
位から抵抗Ｒ１と定電流■１による電位降下を差し引い
た電位（約−〇、８Ｖ）となり、出力端子５には、さら
にＶＢＥ（）ランシスタＱ３）だけ下がった電位すなわ
ちＬ″が生じる。
位から抵抗Ｒ１と定電流■１による電位降下を差し引い
た電位（約−〇、８Ｖ）となり、出力端子５には、さら
にＶＢＥ（）ランシスタＱ３）だけ下がった電位すなわ
ちＬ″が生じる。
以上の説明より、入力端子ｌが′Ｌ”の時は、出力端子
５にはＨ“が、又入力端子１がＨ＋＋の時は、出力端子
５には°゛ＬＬパじるインバータ回路となっている。
５にはＨ“が、又入力端子１がＨ＋＋の時は、出力端子
５には°゛ＬＬパじるインバータ回路となっている。
又、ＡＰＤ回路のトランジスタＱ４． Ｑ５、容量Ｃ５
、及び抵抗Ｒ３は以下の動作をする。今、入力端子ｌの
電位を“Ｌ″から“Ｈ”へ遷移させると、トランジスタ
Ｑ１のコレクタ電位はＨ“からＬ“へ遷移し、出力端子
５は”Ｈ”から′Ｌ″へ遷移する。
、及び抵抗Ｒ３は以下の動作をする。今、入力端子ｌの
電位を“Ｌ″から“Ｈ”へ遷移させると、トランジスタ
Ｑ１のコレクタ電位はＨ“からＬ“へ遷移し、出力端子
５は”Ｈ”から′Ｌ″へ遷移する。
この時トランジスタＱ２のコレクタ電位は“Ｌ”から“
Ｈ”へ遷移する為、容量Ｃ１を通してトランジスタＱ５
のベースには過渡的に充％！電流が流れ、トランジスタ
Ｑ５を強く “ＯＮ″させる。
Ｈ”へ遷移する為、容量Ｃ１を通してトランジスタＱ５
のベースには過渡的に充％！電流が流れ、トランジスタ
Ｑ５を強く “ＯＮ″させる。
この為、出力端子５の負荷容量Ｃ２の放電を速くする。
すなわち、出力の“′Ｈ”から“Ｌ”への遷移時間（以
下ｔ Ｐ）ＩＬと記す）を速くするという回路である。
下ｔ Ｐ）ＩＬと記す）を速くするという回路である。
尚、容量Ｃユ、トランジスタＱ、、Ｑ、のベースに接続
する基準電位、及び抵抗Ｒ１は定常状態時におけるトラ
ンジスタＱ、のベース電流即ちエミッタ電流を定めるも
のであり、このトランジスタＱ５のベース電流か大であ
ると、負荷容量の放電能力が高くなる。
する基準電位、及び抵抗Ｒ１は定常状態時におけるトラ
ンジスタＱ、のベース電流即ちエミッタ電流を定めるも
のであり、このトランジスタＱ５のベース電流か大であ
ると、負荷容量の放電能力が高くなる。
前述した従来のＡＰＤ回路付ＥＣＬ回路では、出力に付
く負荷容量Ｃ２が大きくなると、圧力のＨＩＩからＬ′
“への遷移時間即ちｔ Ｐｌ（Ｌが遅くなり、負荷容量
依存性が大きいという欠点がある。
く負荷容量Ｃ２が大きくなると、圧力のＨＩＩからＬ′
“への遷移時間即ちｔ Ｐｌ（Ｌが遅くなり、負荷容量
依存性が大きいという欠点がある。
また、負荷容量依存性を良くしようとして、ＡＰＤ回路
の容量Ｃ７を大きくし、トランジスタＱ５のベースへの
過渡電流即ちコレクタ電流を増やし、出力負荷容量Ｃ７
の放電能力を増大させることができるが、この場合容量
Ｃ，が数ＰＦと大きくなり、特に集積回路上で構成する
場合、この容量の占める面積が大となり、実用的でない
という欠点がある。
の容量Ｃ７を大きくし、トランジスタＱ５のベースへの
過渡電流即ちコレクタ電流を増やし、出力負荷容量Ｃ７
の放電能力を増大させることができるが、この場合容量
Ｃ，が数ＰＦと大きくなり、特に集積回路上で構成する
場合、この容量の占める面積が大となり、実用的でない
という欠点がある。
本発明の目的は、前記欠点が解決され、負荷容量依存性
が低く、ＡＰＤ回路の容量か小さくて済むようにしたエ
ミッタ結合論理回路を提供することにある。
が低く、ＡＰＤ回路の容量か小さくて済むようにしたエ
ミッタ結合論理回路を提供することにある。
本発明のエミッタ結合論理回路の構成は、差動増幅回路
入力と、エミッタフｔロア８力とを備えたエミッタ結合
論理回路において、コレクタ共通でダーリントン接続さ
れたトランジスタのコレクタが、前記エミッタフォロア
出力端子へ、エミッタが電源端子へ、ベースがバイアス
供給回路にそれぞれ接続され、さらに前記トランジスタ
のベースは、容量を介して、出力とは逆相の前記差動増
幅回路の負荷抵抗に接続されていることを特徴とする。
入力と、エミッタフｔロア８力とを備えたエミッタ結合
論理回路において、コレクタ共通でダーリントン接続さ
れたトランジスタのコレクタが、前記エミッタフォロア
出力端子へ、エミッタが電源端子へ、ベースがバイアス
供給回路にそれぞれ接続され、さらに前記トランジスタ
のベースは、容量を介して、出力とは逆相の前記差動増
幅回路の負荷抵抗に接続されていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のエミッタ結合論理回路の回
路図である。
路図である。
第１図において、第３図に示した従来例と同様な素子、
端子には同じ参照記号を付しである。
端子には同じ参照記号を付しである。
本実施例の回路が、第３図の回路と異なる点は、出力の
ｕ Ｈ＋＋から′Ｌ″の遷移時間ｔ ＰＨＬを速めるア
クティフトランシスタＱ、に、トランジスタＱ６を追加
し、コレクタ共通のダーリントン接続構成とすることに
より、前記増幅率を大きくし、負荷に対する駆動能力を
大きくしたことである。
ｕ Ｈ＋＋から′Ｌ″の遷移時間ｔ ＰＨＬを速めるア
クティフトランシスタＱ、に、トランジスタＱ６を追加
し、コレクタ共通のダーリントン接続構成とすることに
より、前記増幅率を大きくし、負荷に対する駆動能力を
大きくしたことである。
次にこの回路の動作を説明する。第１図の容量Ｃ１を通
してトランジスタＱ、のベースに過渡的な充電電流が流
れ、トランジスタＱ、を強＜”ＯＮ″させるまでは、第
３図のＡＰＤ回路付ＥＣＬ回路に記した動作と同様で、
トランジスタＱ５が゛’ＯＮ″すると、トランジスタＱ
５とコレクタ電流により、まず負荷容ｉＬ Ｃ２を放電
するとともに、そのエミッタ電流により、トランジスタ
Ｑ６のベースを駆動し、トランジスタＱ６のコレクタ電
流により、負荷容量Ｃ１を放電する。たとえば、■、＝
０．２ｍＡ。
してトランジスタＱ、のベースに過渡的な充電電流が流
れ、トランジスタＱ、を強＜”ＯＮ″させるまでは、第
３図のＡＰＤ回路付ＥＣＬ回路に記した動作と同様で、
トランジスタＱ５が゛’ＯＮ″すると、トランジスタＱ
５とコレクタ電流により、まず負荷容ｉＬ Ｃ２を放電
するとともに、そのエミッタ電流により、トランジスタ
Ｑ６のベースを駆動し、トランジスタＱ６のコレクタ電
流により、負荷容量Ｃ１を放電する。たとえば、■、＝
０．２ｍＡ。
Ｒ，＝Ｒ２＝４にΩ、 Ｒ，＝２００にΩ、Ｃ＋＝５０
ＰＦのような回路定数においては、遅延時間１．ヨユで
比較すると、負荷容ｆＬ Ｃ２が１． ＯＦ Ｆの時、
本実施例の回路で５５０ＰＳ、容量Ｃ２が２． ＯＰ
Ｆの時８００ＰＳとなり、従来回路の場合それぞれ、６
００ＰＳと１１５０ＰＳてあったのに比べ負荷容量依存
性が小さくなる。
ＰＦのような回路定数においては、遅延時間１．ヨユで
比較すると、負荷容ｆＬ Ｃ２が１． ＯＦ Ｆの時、
本実施例の回路で５５０ＰＳ、容量Ｃ２が２． ＯＰ
Ｆの時８００ＰＳとなり、従来回路の場合それぞれ、６
００ＰＳと１１５０ＰＳてあったのに比べ負荷容量依存
性が小さくなる。
尚、ＡＰＤ回路としては、第１図のトランジスタＱ、の
ベース電位を基準電位端子３からクランプする回路を用
いて説明したが、この他に本発明の他の実施例として第
２図に示すように、接地電位からタイオート（各々ベー
スとコレクタとを短絡したトランジスタＱ、、Ｑ、から
なる直列接続体）を用いてクランプするタイプなど、ど
のようなＡＰＤ回路であっても、アクティフトランノス
タＱ、にトランジスタＱ６を追加し、コレクタ共通のダ
ーリントン接続とした回路であれば、同様の効果が得ら
れ、本発明の目的を達成する事ができる。
ベース電位を基準電位端子３からクランプする回路を用
いて説明したが、この他に本発明の他の実施例として第
２図に示すように、接地電位からタイオート（各々ベー
スとコレクタとを短絡したトランジスタＱ、、Ｑ、から
なる直列接続体）を用いてクランプするタイプなど、ど
のようなＡＰＤ回路であっても、アクティフトランノス
タＱ、にトランジスタＱ６を追加し、コレクタ共通のダ
ーリントン接続とした回路であれば、同様の効果が得ら
れ、本発明の目的を達成する事ができる。
尚、本実施例ては、ＡＰＤ回路を含むＥＣＬ回路のイン
バータ回路について説明したが、ノア（Ｎ ＯＲ）回路
にしても同様な効果が得られ、又オア（ＯＲ）回路に対
してもＡＰＤ回路の容量Ｃ１を出力と逆相の信号に接続
することにより、同様な効果が得られることは言うまで
もない。
バータ回路について説明したが、ノア（Ｎ ＯＲ）回路
にしても同様な効果が得られ、又オア（ＯＲ）回路に対
してもＡＰＤ回路の容量Ｃ１を出力と逆相の信号に接続
することにより、同様な効果が得られることは言うまで
もない。
以上説明したように、本発明は、ＡＰＤ回路のアクティ
フトランシスタを追加し、コレクタ共通のダーリントン
接続で電流増幅率を大きくする事により、出力の遅延時
間ｔ ＰＨＬの負荷容量依存性を小さくできるという効
果があり、特にＡＰＤ回路を集積回路で構成した場合、
チップ面積をほとんど大きくすることなく、負荷容量依
存性の小さし・ＡＰＤ回路付ＥＣＬ回路を構成できると
いう効果もある。
フトランシスタを追加し、コレクタ共通のダーリントン
接続で電流増幅率を大きくする事により、出力の遅延時
間ｔ ＰＨＬの負荷容量依存性を小さくできるという効
果があり、特にＡＰＤ回路を集積回路で構成した場合、
チップ面積をほとんど大きくすることなく、負荷容量依
存性の小さし・ＡＰＤ回路付ＥＣＬ回路を構成できると
いう効果もある。
第１図は本発明の一実箆例のエミッタ結合論理回路の回
路図、第２図は本発明の他の実施例を示す回路図、第３
図は従来のエミッタ結合論理回路の回路図である。 Ｒ２〜Ｒ，・・・抵抗、Ｃ＋ 、 Ｃ２・・・−容量、
Ｑ１〜Ｑ７・ ・トランジスタ、■１・・・・定電流源
、１入力端子、２，３・・・・基準電位端子、４・・・
接地端子、５・・・圧力端子、６・・・・・電源端子。 代理人 弁理士 内 原 晋 第１図 第２図
路図、第２図は本発明の他の実施例を示す回路図、第３
図は従来のエミッタ結合論理回路の回路図である。 Ｒ２〜Ｒ，・・・抵抗、Ｃ＋ 、 Ｃ２・・・−容量、
Ｑ１〜Ｑ７・ ・トランジスタ、■１・・・・定電流源
、１入力端子、２，３・・・・基準電位端子、４・・・
接地端子、５・・・圧力端子、６・・・・・電源端子。 代理人 弁理士 内 原 晋 第１図 第２図
Claims (1)
- 差動増幅回路入力と、エミッタフォロア出力とを備えた
エミッタ結合論理回路において、コレクタ共通でダーリ
ントン接続されたトランジスタのコレクタが、前記エミ
ッタフォロア出力端子へ、エミッタが電源端子へ、ベー
スがバイアス供給回路にそれぞれ接続され、さらに前記
トランジスタのベースは、容量を介して、出力とは逆相
の前記差動増幅回路の負荷抵抗に接続されていることを
特徴とするエミッタ結合論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305890A JPH04117725A (ja) | 1990-09-03 | 1990-09-03 | エミッタ結合論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23305890A JPH04117725A (ja) | 1990-09-03 | 1990-09-03 | エミッタ結合論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04117725A true JPH04117725A (ja) | 1992-04-17 |
Family
ID=16949140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23305890A Pending JPH04117725A (ja) | 1990-09-03 | 1990-09-03 | エミッタ結合論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04117725A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116621A (ja) * | 1985-06-18 | 1986-01-24 | Hitachi Ltd | 高速論理回路 |
| JPS6188617A (ja) * | 1984-09-28 | 1986-05-06 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | エミツタ接続された論理回路 |
| JPS6272221A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 電流切換型論理回路 |
| JPH01295526A (ja) * | 1988-05-23 | 1989-11-29 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
-
1990
- 1990-09-03 JP JP23305890A patent/JPH04117725A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188617A (ja) * | 1984-09-28 | 1986-05-06 | アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド | エミツタ接続された論理回路 |
| JPS6116621A (ja) * | 1985-06-18 | 1986-01-24 | Hitachi Ltd | 高速論理回路 |
| JPS6272221A (ja) * | 1985-09-25 | 1987-04-02 | Nec Corp | 電流切換型論理回路 |
| JPH01295526A (ja) * | 1988-05-23 | 1989-11-29 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
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