JPH0531363U - ｂｉＣＭＯＳ論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力の立下がり時における第１の出力トラン
ジスタ（ＴＲ）に対する逆バイアス状態を最小限に抑
え、さらに多入力論理回路においては第１の出力ＴＲの
ベース電荷を高速に引抜くことを目的とする。 【構成】 入力端子３１−１，３１−２に“Ｌ”レベル
が入力されると、第１の出力ＴＲ４１がオンし、第２の
出力ＴＲ４２がオフし、出力が“Ｈ”レベルとなる。入
力端子３１−１，３１−２に“Ｈ”レベルが入力される
と、出力ＴＲ４１がオフし、出力ＴＲ４２がオンするの
で、出力側が“Ｌ”レベルとなる。この出力の“Ｈ”レ
ベルから“Ｌ”レベルへの立下がり時において、ＴＲ５
３がオンして出力ＴＲ４１のベース電荷を引抜くので、
該出力ＴＲ４１が高速にオフする。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、バイポーラトランジスタとＣＭＯＳ（相補型ＭＯＳトランジスタ） との複合回路であるｂｉＣＭＯＳ論理回路に関するものである。

【０００２】

【従来の技術】

ｂｉＣＭＯＳ論理回路は、バイポーラトランジスタの持つ高速特性とＣＭＯＳ の持つ低消費電力特性の２つの特性を合わせ持つため、ＮＡＮＤ回路やＮＯＲ回 路等といった種々の論理回路に用いられており、その構成例を図２及び図３に示 す。

【０００３】 図２は、従来のｂｉＣＭＯＳ論理回路で構成された２入力ＮＡＮＤ回路の回路 図である。 この２入力ＮＡＮＤ回路は、２つの入力端子１−１，１−２と出力端子２を有 し、それらの間には、バイポーラトランジスタからなる第１，第２の出力トラン ジスタ１１，１２と、それを駆動する第１，第２の駆動回路２１，２２とが設け られている。第１，第２の出力トランジスタ１１，１２は、電源電圧ＶＤＤと接 地電位ＶＳＳとの間に直列接続され、その両トランジスタ１１，１２の接続点に 出力端子２が接続されている。

【０００４】 第１，第２の駆動回路２１，２２は、入力端子１−１，１−２の論理レベルに 応じて相補的にオン，オフ動作する回路である。そのうち、第１の駆動回路２１ は、電源電圧ＶＤＤと第１の出力トランジスタ１１のベースとの間に、並列接続 されたＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２１−１，２ １−２で構成されている。第２の駆動回路２２は、出力端子２と第２の出力トラ ンジスタ１２との間に直列接続されたＮチャネル型ＭＯＳトランジスタ（以下、 ＮＭＯＳという）２２−１，２２−２で構成されている。

【０００５】 第１の出力トランジスタ１１のベースと接地電位ＶＳＳとの間には、入力端子 １−１，１−２の論理レベルに応じてオン，オフ動作するベース電荷引抜き用の ＮＭＯＳ２３−１，２３−２が直列接続されている。第２の出力トランジスタ１ ２のベースと接地電位ＶＳＳとの間には、バイアス用の抵抗２４が接続されてい る。

【０００６】 次に、動作を説明する。 入力端子１−１，１−２に“Ｌ”レベルの信号が入力されると、ＰＭＯＳ２１ −１，２１−２がオン、ＮＭＯＳ２３−１，２３−２がオフし、さらにＮＭＯＳ ２２−１，２２−２がオフする。そのため、出力トランジスタ１１のベースが“ Ｈ”レベルとなって該出力トランジスタ１１がオンし、出力端子２が“Ｈ”レベ ルになる。このとき、出力トランジスタ１２は、ベース電流が供給されないため にオフ状態となる。

【０００７】 入力端子１−１，１−２に“Ｈ”レベルの信号が入力されると、ＰＭＯＳ２１ −１，２１−２がオフ、ＮＭＯＳ２２−１，２２−２，２３−１，２３−２がオ ンとなるため、出力トランジスタ１１のベース電荷がＮＭＯＳ２３−１，２３− ２で引抜かれてそのベース電位が“Ｌ”レベルとなり、該出力トランジスタ１１ がオフする。このとき、ＮＭＯＳ２２−１，２２−２を介して出力トランジスタ １２へベース電流が供給され、該出力トランジスタ１２がオンするので、出力端 子２が“Ｌ”レベルになる。

【０００８】 この２入力ＮＡＮＤ回路の特徴は、ベース電荷引抜き用のＮＭＯＳ２３−１， ２３−２のない原始的な２入力ＮＡＮＤ回路に比べ、出力トランジスタ１１のベ ース・コレクタ間容量の電荷を素早く引抜くためのＮＭＯＳ２３−１，２３−２ を設けたので、出力の立下がり時に出力トランジスタ１１を素早くオフさせ、消 費電力及び動作速度を向上させていることである。

【０００９】 図３は、従来のｂｉＣＭＯＳ論理回路で構成された４入力ＮＡＮＤ回路の回路 図である。 この４入力ＮＡＮＤ回路は、図２の２入力ＮＡＮＤ回路と同一の回路形式であ り、４つの入力端子１−１〜１−４に対応して第１の駆動回路２１が４つのＰＭ ＯＳ２１−１〜２１−４で構成され、第２の駆動回路２２が４つのＮＭＯＳ２２ −１〜２２−４で構成されている。さらに、出力トランジスタ１１のベース電荷 を引抜くために、４つのＮＭＯＳ２３−１〜２３−４が接続されている。この４ 入力ＮＡＮＤ回路は、基本的には図２の２入力ＮＡＮＤ回路と同一の動作を行う 。

【００１０】

【考案が解決しようとする課題】

しかしながら、上記構成の回路では、次のような課題があった。 （ａ） 図２の２入力ＮＡＮＤ回路では、出力が“Ｈ”レベルから“Ｌ”レベ ルに変わるとき、ＮＭＯＳ２２−１，２２−２がオン状態となって出力トランジ スタ１２がオン状態となる。ところが、その出力トランジスタ１２がオン状態と なるよりも早く、ＮＭＯＳ２３−１，２３−２がオンするため、出力レベルが下 がる前に、出力トランジスタ１１のベース電位が下がる。そのため、出力トラン ジスタ１１のベース・エミッタ間電圧が一時的に逆バイアスとなり、該出力トラ ンジスタ１１に対する信頼性に問題があった。

【００１１】 （ｂ） 図３の４入力ＮＡＮＤ回路では、出力が“Ｈ”レベルから“Ｌ”レベ ルに変わるとき、ＮＭＯＳ２３−１〜２３−４がオンして出力トランジスタ１１ のベース電荷を引抜く。ところが、ＮＭＯＳ２３−１〜２３−４の直列のオン抵 抗が大きいため、出力トランジスタ１１のベース電荷を速く引抜けない。そのた め、出力の立下がり時において出力トランジスタ１１のオフ状態への遷移が遅れ 、消費電力の増大とスイッチング速度の劣化を招くという問題があった。従って 、未だ技術的に充分満足のゆくｂｉＣＭＯＳ論理回路を提供することが困難であ った。

【００１２】 本考案は、前記従来技術が持っていた課題として、出力の立下がり時において 一時的に第１の出力トランジスタのベース・エミッタ間電圧が逆バイアスになる という点と、多入力論理回路における出力の立下がり時において第１の出力トラ ンジスタのベース電荷引抜き速度が遅くなるという点について解決したｂｉＣＭ ＯＳ論理回路を提供するものである。

【００１３】

【課題を解決するための手段】

本考案は、前記課題を解決するために、電源に直列接続されオン，オフ動作に よってＴＴＬレベルの出力信号を出力するバイポーラトランジスタからなる第１ 及び第２の出力トランジスタと、複数の第１の導電型ＭＯＳトランジスタで構成 され、複数の入力信号レベルに応じてオン，オフ動作して前記第１の出力トラン ジスタを駆動する第１の駆動回路と、複数の第２の導電型ＭＯＳトランジスタで 構成され、前記複数の入力信号レベルに基づき前記第１の駆動回路に対して相補 的にオン，オフ動作して前記第２の出力トランジスタを駆動する第２の駆動回路 とを、備えたｂｉＣＭＯＳ論理回路において、前記第２の駆動回路によって駆動 制御され前記第１の出力トランジスタに対するベース電荷引抜き用のバイポーラ トランジスタまたはＭＯＳトランジスタを設けている。

【００１４】

【作用】

本考案によれば、以上のようにｂｉＣＭＯＳ論理回路を構成したので、入力レ ベルに応じて第１及び第２の駆動回路が相補的にオン，オフ動作し、第１と第２ の出力トランジスタが動作して入力レベルに応じたＴＴＬレベルの出力信号が出 力される。

【００１５】 例えば、第１の出力トランジスタがオフすると共に第２の出力トランジスタ がオンし、出力が“Ｈ”レベルから“Ｌ”レベルへ立下がるときに、ベース電荷 引抜き用のトランジスタによって第１の出力トランジスタのベース電荷が引抜か れるので、該第１の出力トランジスタが高速にオフ状態へと遷移する。このとき 、第２の駆動回路によってベース電荷引抜き用のトランジスタと第２の出力トラ ンジスタとがほぼ同時にオン状態となり、第１の出力トランジスタに生じる逆バ イアスの軽減化が図れる。従って、前記課題を解決できるのである。

【００１６】

【実施例】

図１は、本考案の第１の実施例を示すもので、ｂｉＣＭＯＳ論理回路で構成さ れた２入力ＮＡＮＤ回路の回路図である。 この２入力ＮＡＮＤ回路は、２つの入力端子３１−１，３１−２と出力端子３ ２との間に、バイポーラトランジスタからなる第１，第２の出力トランジスタ４ １，４２と、該出力トランジスタ４１，４２を駆動する第１，第２の駆動回路５ １，５２とが設けられている。

【００１７】 第１，第２の出力トランジスタ４１，４２は、電源電圧ＶＤＤと接地電位ＶＳ Ｓとの間に直列接続され、その出力トランジスタ４１，４２の接続点に、出力端 子３２が接続されている。第１の駆動回路５１は、入力端子３１−１，３１−２ の論理レベルに応じてオン，オフ動作して第１の出力トランジスタ４１のベース 電位を制御する回路であり、２つのＰＭＯＳ５１−１，５１−２で構成されてい る。ＰＭＯＳ５１−１，５１−２のゲートは、入力端子３１−１，３１−２にそ れぞれ接続され、各ソースが電源電圧ＶＤＤに接続され、さらに各ドレインが第 １の出力トランジスタ４１のベースに接続されている。

【００１８】 第２の駆動回路５２は、入力端子３１−１，３１−２の論理レベルに応じて第 １の駆動回路５１に対して相補的にオン，オフ動作して第２の出力トランジスタ ４２のベース電位を制御する回路であり、２つのＮＭＯＳ５２−１，５２−２で 構成されている。ＮＭＯＳ５２−１のドレインは出力端子３２に接続され、ゲー トが入力端子３１−２に接続され、さらにソースがＮＭＯＳ５２−２のドレイン に接続されている。ＮＭＯＳ５２−２のゲートは入力端子３１−１に接続され、 ソースが第２の出力トランジスタ４２のベースに接続されている。

【００１９】 また、第１の出力トランジスタ４１のベースと接地電位ＶＳＳとの間には、該 出力トランジスタ４１のベース電荷引抜き用のＮＰＮ型トランジスタ５３が接続 され、そのトランジスタ５３のベースが第２の出力トランジスタ４２のベースに 接続されている。この出力トランジスタ４２のベースは、バイアス用抵抗５４を 介して接地電位に接続されている。

【００２０】 次に、動作を説明する。 入力端子３１−１，３１−２に“Ｌ”レベルの信号が入力されると、ＰＭＯＳ ５１−１，５１−２がオンし、ＮＭＯＳ５２−１，５２−２がオフするので、該 ＰＭＯＳ５１−１，５１−２を介して出力トランジスタ４１へベース電流が供給 され、該出力トランジスタ４１がオンする。このとき、ＮＭＯＳ５２−１，５２ −２がオフ状態のため、出力トランジスタ４２及び電荷引抜き用トランジスタ５ ３がオフ状態となり、出力端子３２が“Ｈ”レベルとなる。

【００２１】 入力端子３１−１，３１−２に“Ｈ”レベルの信号が入力されると、ＰＭＯＳ ５１−１，５１−２がオフし、ＮＭＯＳ５２−１，５２−２がオンする。すると 、ＮＭＯＳ５２−１，５２−２を介してベース電流が出力トランジスタ４２及び トランジスタ５３のベースへ供給され、そのトランジスタ４２，５３がオンする 。このとき、ＰＭＯＳ５１−１，５１−２がオフ状態のため、出力トランジスタ ４１がオフ状態となる。従って、出力端子３２が“Ｌ”レベルとなる。

【００２２】 ここで、出力の“Ｈ”レベルから“Ｌ”レベルへの立下がり時において、ＮＭ ＯＳ５２−１，５２−２より供給されるベース電流によってトランジスタ４２， ５３がほぼ同時にオン状態となる。そのため、従来の図２の回路と比べて第１の 出力トランジスタ４１のベース・エミッタ間電圧が大きな逆バイアスとならず、 その逆バイアスを最小限に抑えられるので、第１の出力トランジスタ４１に対す る信頼性の向上が図れる。しかも、１個のトランジスタ５３で出力トランジスタ ４１のベース電荷を引抜くようにしているので、従来に比べて素子数を少なくで きる。

【００２３】 図４は、本考案の第２の実施例を示すもので、ｂｉＣＭＯＳ論理回路で構成さ れた多入力ＮＡＮＤ回路の回路図であり、図１中の要素と共通の要素には共通の 符号が付されている。 この多入力ＮＡＮＤ回路では、複数の入力端子３１−１〜３１−ｎを有し、そ れに対応して、第１の駆動回路５１が複数の並列接続されたＰＭＯＳ５１−１〜 ５１−ｎで構成され、さらに第２の駆動回路５２が複数の直列接続されたＮＭＯ Ｓ５２−１〜５２−ｎで構成されている。また、図１の電荷引抜き用トランジス タ５３が、ＮＭＯＳ６３で置き換えられている。

【００２４】 この多入力ＮＡＮＤ回路では、入力端子３１−１〜３１−ｎに入力される信号 の論理レベルに応じて、図１と同様に出力レベルが変化するようになっている。 この多入力ＮＡＮＤ回路では、出力の“Ｈ”レベルから“Ｌ”レベルへの立下 がり時において、１個のＮＭＯＳ６３を用いて第１の出力トランジスタ４１のベ ース電荷を引抜く。この時、そのＮＭＯＳ６３のオン抵抗が小さいため、出力ト ランジスタ４１のベース電荷を高速に引抜くことができる。従って、第１の出力 トランジスタ４１の立下がり時において該トランジスタ４１が高速にオフ状態と なり、消費電力の低減化とスイッチング速度の高速化が図れる。しかも、１個の ＮＭＯＳ６３で出力トランジスタ４１のベース電荷を引抜くので、素子数が少な くなって、回路構成がより簡単となる。

【００２５】 なお、本考案は上記実施例に限定されず、種々の変形が可能である。その変形 例しては、例えば次のようなものがある。 （ｉ） 図１の電荷引抜き用トランジスタ５３を、図４のＮＭＯＳ６３で置き 換えたり、あるいは図４の電荷引抜き用ＮＭＯＳ６３を、図１のバイポーラトラ ンジスタ５３に置き換えても良い。また、図１及び図４において、ＮＭＯＳをＰ ＭＯＳで置き換えたり、出力トランジスタ４１，４２をＰＮＰ型トランジスタで 構成したり、あるいはＮＰＮ型トランジスタとＰＮＰ型トランジスタとを組み合 わせて構成しても良い。この場合、トランジスタの置き換えに応じて電源の極性 等を変えるようにすれば良い。

【００２６】 （ii） 図１及び図４のＮＡＮＤ回路において、例えば第２の出力トランジス タ４２のコレクタ側にクランプ回路を設けて過飽和を防止する等、精度向上のた めの他の素子を付加することも可能である。

【００２７】 （iii) 図１及び図４ではｂｉＣＭＯＳ論理回路の一例としてＮＡＮＤ回路に ついて説明したが、ＮＯＲ回路等と入った他の論理回路にも上記実施例を適用で きる。

【００２８】

【考案の効果】

以上詳細に説明したように、本考案によれば、出力の立下がり時に第１の出力 トランジスタのベース電荷を引抜く素子を、１個のバイポーラトランジスタある いはＭＯＳトランジスタ等のトランジスタで構成し、第２の出力トランジスタを 駆動する第２の駆動回路を用いて電荷引抜き用のトランジスタを駆動制御する構 成にしている。そのため、出力の立下がり時において、第２の出力トランジスタ とベース電荷引抜き用のトランジスタとがほぼ同時にオン状態となるため、第１ の出力トランジスタの逆バイアス状態を従来よりも軽減でき、該第２の出力トラ ンジスタの信頼性の向上が図れる。

【００２９】 しかも、１個の電荷引抜き用トランジスタを用いて出力の立下がり時における 第１の出力トランジスタのベース電荷を引抜くので、該電荷引抜き用トランジス タのオン抵抗が小さくなって該第１の出力トランジスタを高速にオフ状態に遷移 させることができる。従って、消費電力を低減できると共にスイッチング速度を 速くできる。その上、１個のトランジスタを用いて第１の出力トランジスタのベ ース電荷を引抜くようにしているので、素子数が少なくなって回路構成がより簡 単になる。

【図面の簡単な説明】

【図１】本考案の第１の実施例を示すもので、ｂｉＣＭ
ＯＳ論理回路で構成された２入力ＮＡＮＤ回路の回路図
である。

【図２】従来のｂｉＣＭＯＳ論理回路で構成される２入
力ＮＡＮＤ回路の回路図である。

【図３】従来のｂｉＣＭＯＳ論理回路で構成された４入
力ＮＡＮＤ回路の回路図である。

【図４】本考案の第２の実施例を示すもので、ｂｉＣＭ
ＯＳ論理回路で構成された多入力ＮＡＮＤ回路の回路図
である。

【符号の説明】

３１−１〜３１−ｎ 入力端子 ３２ 出力端子 ４１，４２ 第１，第２の出力トランジ
スタ ５１，５２ 第１，第２の駆動回路 ５３，６３ 電荷引抜き用トランジスタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 電源に直列接続されオン，オフ動作によ
   ってＴＴＬレベルの出力信号を出力するバイポーラトラ
   ンジスタからなる第１及び第２の出力トランジスタと、
   複数の第１の導電型ＭＯＳトランジスタで構成され、複
   数の入力信号レベルに応じてオン，オフ動作して前記第
   １の出力トランジスタを駆動する第１の駆動回路と、複
   数の第２の導電型ＭＯＳトランジスタで構成され、前記
   複数の入力信号レベルに基づき前記第１の駆動回路に対
   して相補的にオン，オフ動作して前記第２の出力トラン
   ジスタを駆動する第２の駆動回路とを、備えたｂｉＣＭ
   ＯＳ論理回路において、 前記第２の駆動回路によって駆動制御され前記第１の出
   力トランジスタに対するベース電荷引抜き用のトランジ
   スタを、設けたことを特徴とするｂｉＣＭＯＳ論理回
   路。