JP3556597B2 - 半導体回路 - Google Patents
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Description
本発明は、第1の導電型の半導体基板に集積されて形成されているドライバ回路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御回路が設けられており、前記ドライバ回路は、正および/またはゼロ値の電圧レベルを供給するPVスイッチングトランジスタと、負および/またはゼロ値の電圧レベルを供給するNVスイッチングトランジスタから成り、前記半導体基板は基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレベルシフタ回路を備えた半導体回路にも関する。
【0002】
上述の形式の半導体回路は、電気的に消去可能な読み出し専用メモリにおいてワード線デコーダとして用いられる。周知のワード線デコーダは、常に2つの電圧しか後続のセルフィールドに同時に印加できないので、たとえばEEPROMの場合、デコーダは読み出し時には0Vと+2.5Vの間でスイッチングを行い、プログラミング時には0Vとプログラミング電圧VPP(たとえば−12V)の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる可能性があるのは、1つのワード線デコーダによって同時に異なる信号線(ワード線)に対し、非選択線についてはゼロレベル、選択された相補的な線のペアについては正の電圧VH(たとえば給電電圧)と負の電圧VBを印加することである。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線の制御である。
ヨーロッパ特許出願 EP 0 522 579 A1 によれば、EEPROMメモリのためのドライバ回路が知られている。この場合、いわゆる「フローティングゲート」トランジスタが使用されており、メモリセルアレイのカラム全体におけるすべてのトランジスタのすべてのソース端子もしくはドレイン端子が、「ソース−カラム」デコーダによって同時にスイッチングされる。また、ロウ選択回路として構成されているドライバ回路は、メモリセルアレイにおける1つのセルのすべてのトランジスタを同時に選択するために用いられる。この場合、負の電圧のスイッチングを行うトランジスタは付加的なウェル内に形成されている。
【0003】
本発明の課題は、ゼロレベルと正および負の電圧を同時に駆動することのできる半導体回路たとえばデコーダ回路を提供することにある。
【0004】
この課題は、第1の導電型の半導体基板と、第1の線路および第2の線路と、第1の個別線路および第2の個別線路と、前記半導体基板に接続された基板レベル端子と、前記半導体基板に集積されたドライバ回路と、前記半導体基板中に配置され第1の導電型とは逆の第2の導電型から成る外側のウェルと、前記ドライバ回路の入力側に配置され該ドライバ回路と接続され前記半導体基板中に配置された制御回路とが設けられており、前記ドライバ回路には、正の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の正電圧スイッチングトランジスタと、負の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の負電圧スイッチングトランジスタとが含まれており、前記第1のPVスイッチングトランジスタは第1の線路と第1の個別線路との間に接続されており、前記第1のNVスイッチングトランジスタは基板レベルと第1の個別線路との間に接続されており、前記第2のNVスイッチングトランジスタは第2の線路と第2の個別線路との間に接続されており、前記第2のPVスイッチングトランジスタは基板レベルと第2の個別線路との間に接続されており、前記ドライバ回路には、第1の反転およびレベルシフタ回路をもつ第1の回路段と、該第1の回路段に後置接続された第2の反転およびレベルシフタ回路をもつ第2の回路段が含まれており、前記ドライバ回路は、第1の個別線路と第2の個別線路である2つの相補的な線路から成る少なくとも1つの活性化線路対により形成された出力側を有しており、前記の第1のPVスイッチングトランジスタと第1のNVスイッチングトランジスタにより、第1の線路に生じている第1の活性化電圧が第1の個別線路へ供給され、同時に前記の第2のPVスイッチングトランジスタと第2のNVスイッチングトランジスタにより、第2の線路に生じている第2の活性化電圧が第2の個別線路へ供給され、前記の第1の活性化電圧と第2の活性化電圧は逆の極性であり、前記の第1のPVスイッチングトランジスタと第1のNVスイッチングトランジスタにより、第1の個別線路が基板レベルに接続され、同時に第2のPVスイッチングトランジスタと第2のNVスイッチングトランジスタにより、第2の個別線路が基板レベルと接続され、前記外側のウェル内に、前記ドライバ回路の第1のNVスイッチングトランジスタと第2のNVスイッチングトランジスタが形成されており、該外側のウェルは給電電圧と接続されており、前記の第1のNVスイッチングトランジスタと第2のPVスイッチングトランジスタの各々は、第2の反転およびレベルシフタ回路と接続された制御端子と、2つの相補的な個別線路と接続された電極端子とを有していることにより解決される。
【0005】
本発明によれば、ドライバ回路は複数の回路段から成り、ドライバ回路の第1段は第1の反転およびレベルシフタ回路を有している。この場合、ドライバ回路のNVスイッチングトランジスタが、第1の導電型とは逆の第2の導電型をもち半導体基板中に埋め込まれた外側のウェル内に形成されており、この外側のウェルは給電電圧につなげられている。
【0006】
慣用のCMOSテクノロジーを使用した場合、負の電圧のスイッチング時にNMOSトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形成された外側のウェルに移すことが提案される。その際、このウェルは基板の導電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利点は、外側のウェルに埋め込まれたNMOSトランジスタの寄生ダイオードがもはや導電状態となる可能性のないことである。これによりNMOSトランジスタのウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の回路にもはや悪影響を及ぼすおそれはない。
【0007】
本発明の格別有利な実施形態によれば制御回路は、ドライバ回路に接続された複数の出力側をもつデコーダによって形成されている。さらに有利には、デコーダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
【0009】
本発明の1つの格別有利な実施形態によれば、ドライバ回路の出力側は少なくとも1つの活性化線路対によって形成されている。相補的な個別線路から成るこの活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負の活性化電圧を伝送し、この電圧は第1の反転およびレベルシフタ回路に後置接続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回路により、相補線路の電位の極性を取り替えることができる。
【0010】
有利には正の活性化電圧の電位を、給電電圧の電位よりも上におくこともできる。この場合、第1の反転およびレベルシフタ回路と、正および負の活性化電圧を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電型のセーフティトランジスタ(NMOS)が接続されており、そのセーフティトランジスタの一方の電極端子が第1の反転およびレベルシフタ回路と、他方の電極端子が活性化スイッチの制御端子と接続されていると有利である。
【0011】
本発明の別の有利な実施形態によれば、第1の反転およびレベルシフタ回路に第2の反転およびレベルシフタ回路が後置接続されており、これは2つの非活性化スイッチの制御端子と接続されており、これによって活性化線路が基板レベルに切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続することもできる。
【0012】
本発明の1つの有利な実施形態によれば第1の反転およびレベルシフタ回路に対し、たとえば正の導電型のMOSトランジスタによりホールドトランジスタを対応づけることができる。このトランジスタの制御入力側は第1の反転およびレベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつなげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトランジスタの利点は、これにより入力側において高レベルが支持され、したがって Standard−1−of−2n−NAND デコーダ (Standard−1−aus−2n−NAND デコーダ)を使用できることである。
【0013】
本発明のさらに別の実施形態によれば、反転およびレベルシフタ回路の少なくとも1つに、互いに逆極性の2つのトランジスタが設けられている。これらは第1の導電型の半導体基板に集積されており、この場合、少なくともn型のトランジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ外側のウェル内に形成されており、外側のウェルは給電電圧につなげられている。さらにこの回路は、互いに逆極性のトランジスタの各制御入力側と接続されている信号入力側と、各トランジスタのそれぞれ一方の電極端子と接続されている信号出力側を有している。互いに逆極性の各トランジスタの双方の残りの電極は、正の導電型であれば正の給電電圧と、負の導電型であれば負の電圧とつなげられている。
【0014】
さらに有利には反転およびレベルシフタ回路の少なくとも1つは、第1の導電型の半導体基板中に形成されており、第1のn型トランジスタの制御入力側と接続された信号入力側を有している。そしてこの第1のn型トランジスタの一方の電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号出力側と接続されている。さらにこの信号出力側にはp型トランジスタの一方の電極が接続されており、このトランジスタの他方の電極は正の給電電圧におかれ、その制御入力側はこの回路の信号入力側と接続されている。さらに信号入力側には、別のn型トランジスタの一方の電極が接続されており、このトランジスタの他方の電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続されている。この場合、これらのn型トランジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の第2の導電型をもつ外側のウェル内に形成されている。好適には、この外側のウェルは給電電圧につなげられている。
【0015】
本発明の原理によれば、反転およびレベルシフタ回路の信号入力側の前にp形トランジスタが接続されており、このp型トランジスタの制御入力側はゼロ電位におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反転およびレベルシフタ回路と接続されている。
【0016】
従属請求項には本発明の好適な実施形態が示されている。次に、図面に示された複数の実施例に基づき本発明について詳しく説明する。
【0017】
図1は、基板に形成された半導体構造を示す断面図である。
【0018】
図2は、本発明の第1の実施例による半導体回路を示す回路図である。
【0019】
図3は、本発明の第2の実施例による半導体回路を示す回路図である。
【0020】
図4は、本発明の別の実施形態による半導体回路を示す回路図である。
【0021】
図5は、本発明のさらに別の実施形態による半導体回路を示す回路図である。
【0022】
図1に描かれている半導体構造の断面図によれば、p型基板1内に形成されたPVスイッチングトランジスタとNVスイッチングトランジスタ2,3が示されており、ここでPVスイッチングトランジスタ2は、基板中に設けられ給電電圧6におかれたn型のウェル4を有しており、NVスイッチングトランジスタ3は、基板中に設けられた基板レベル7と接続されたp型のウェル5を有している。さらに付加的な外側のウェル10内に、負のスイッチング電圧11のスイッチングのためのNVスイッチングトランジスタ12が形成されており、このウェルの導電型は基板1の導電型とは逆である。この外側のウェル10は給電電圧6と接続されている。このことにより、電位11(−VB)と基板端子(VSS)との間に電流が流れてしまうのが回避される。
【0023】
図2には、本発明によるワード線デコーダの回路図が描かれている。出力側16,16aを有する Standard−1−of−2n−NANDデコーダ (Standard−1−aus−2n−NAND デコーダ)として構成された制御回路もしくは選択回路に、ドライバ回路13が後置接続されている。出力側16およびこの実施例では活性化された出力側16aにはインバータ17が後置接続されており、これは付加的にその入力信号のレベルシフトを実行する。インバータ17は活性化スイッチ18,18aを介して、線路19および19aに加わる活性化電圧を相補的に構成された活性化線路対20,20aへ供給する。第1のインバータ17に後置接続された別のインバータ21によるレベルシフトによって、ゼロレベルへの活性化線路対のニュートラル(中性)スイッチングが保証される。さらにこの別のインバータ21には2つの非活性化スイッチ22,22aが後置接続されており、これらのスイッチは、デコーダ15の出力側16aがパッシブ(「ハイレベル」)に接続されているとき、基板レベルを活性化線路対20,20aへ供給する。また、第1のインバータ17と活性化スイッチ18,18aとの間にはセーフティトランジスタ23,23aが接続されており、これらスイッチングトランジスタの制御端子は給電電圧におかれていて、それらの電極はそれぞれインバータおよび活性化スイッチと接続されている。これらのセーフティトランジスタにより、給電電圧よりも高い電圧が線路19もしくは19aに加わったとき、それよりも前におかれた回路に対し反作用が及ぼされないようになる。NANDデコーダの出力側16,16aに不必要な負荷が加わらないようにする目的で、第1のインバータ17の前にホールドトランジスタ24(たとえばPMOSトランジスタ)が接続されており、このトランジスタの制御入力側はインバータ17の出力側と接続されており、このトランジスタの一方の電極はインバータの入力側と、他方の電極は給電電圧とつなげられている。本発明によれば、デコーダ15に後置接続されたドライバ13の回路部分全体が、基板1中に形成された外側のウェル10に埋め込まれており、その目的は、線路19,19aに加わる負および正の活性化電圧のスイッチング過程がトランジスタの動作点変位あるいはトランジスタ内の漏れ電流によって、同じ基板に形成されたデコーダ15または他の回路部分に悪影響を及ぼすことがないようにすることである。このため外側のウェル10は給電電圧とつなげられている。本発明によれば出力側の相補的な活性化線路対20,20aに、それぞれ正および負の電圧またはゼロレベルを印加することができる。
【0024】
図3では1つの回路が提案されており、これによれば第1の活性化線路対20,20aに加えて第2の活性化線路対27,27aが活性化スイッチ18b,18c、非活性化スイッチ22b、22c、ならびにセーフティトランジスタ23b、23cによって駆動される。この場合、ドライバ回路25全体は外側のウェル26内に形成されており、さらにこのウェルは給電電圧につなげられている。このような着想に従えば、2つよりも多くの活性化線路対を設けることができる。
【0025】
図4には本発明による反転およびレベルシフタ回路が示されており、この回路は入力側30、出力側31、ならびに互いに逆の極性をもつトランジスタペアを有している。これによれば正の導電型をもつトランジスタ32の一方の電極が給電電圧33におかれており、他方の電極は出力側31と、制御入力側は入力側30と接続されている。また、負の導電型のトランジスタ34の一方の電極は負の給電電圧35におかれており、他方の電極は回路の出力側31と、制御入力側は入力側30と接続されている。
【0026】
半導体基板には、負の給電電圧のスイッチングのためのトランジスタを少なくとも含む外側のウェルが設けられており、このウェルの極性は基板の極性とは逆である。本発明によれば、ゼロまたは正の値をもち入力側30に加わるレベルがこの回路により反転され、レベルシフトされる。入力信号が正の値であれば信号は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフトされる。
【0027】
図5には反転およびレベルシフタ回路について別の実施形態が示されており、この場合、回路全体が基板内部に形成されており、基板とは逆の導電型の外側のウェル内に2つのn型トランジスタ42,43が少なくとも形成されている。この回路の入力側40aには2つのn型トランジスタ42,43が対応づけられており、これらのトランジスタの一方の電極はそれぞれ負の給電電圧につなげられている。トランジスタ43の他方の電極は、トランジスタ42の信号入力側または信号出力側と接続されている。この場合、入力側におけるn型トランジスタ42の制御入力側は信号出力側41と接続されており、出力側におけるn型トランジスタ43の制御入力側は入力側40aと接続されている。また、p型のトランジスタ44の一方の電極は正の給電電圧に、他方の電極はこの回路の出力側41につなげられている。その際、トランジスタ44の制御入力側は入力側40aと接続されている。この反転およびレベルシフタ段の入力側の前段にはPMOSトランジスタ45が設けられており、これによって回路の負の給電電圧が信号入力側40に伝送される可能性が阻止される。したがってこのトランジスタの制御入力側はゼロレベルにおかれている。
【0028】
この回路を含んでいる基板には、負の給電電圧のスイッチングのためのトランジスタ42,43を少なくとも有する外側のウェルが設けられており、このウェルの導電型は基板の導電型とは逆である。本発明によれば、ゼロまたは正の値をもち入力側40に加わるレベルがこの回路により反転されレベルシフトされる。入力信号が正の値であれば、信号は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフトされる。
【図面の簡単な説明】
【図1】基板に形成された半導体構造を示す断面図である。
【図2】本発明の第1の実施例による半導体回路を示す回路図である。
【図3】本発明の第2の実施例による半導体回路を示す回路図である。
【図4】本発明の別の実施形態による半導体回路を示す回路図である。
【図5】本発明のさらに別の実施形態による半導体回路を示す回路図である。
Claims (15)
- 半導体回路において、
第1の導電型の半導体基板(1)と、第1の線路(19)および第2の線路(19a)と、第1の個別線路(20)および第2の個別線路(20a)と、前記半導体基板(1)に接続された基板レベル端子(VSS)と、前記半導体基板(1)に集積されたドライバ回路(13)と、前記半導体基板(1)中に配置され第1の導電型とは逆の第2の導電型から成る外側のウェル(10)と、前記ドライバ回路(13)の入力側に配置され該ドライバ回路(13)と接続され前記半導体基板中に配置された制御回路とが設けられており、
前記ドライバ回路(13)には、正の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の正電圧(PV)スイッチングトランジスタ(18,22a)と、負の電圧とゼロ値レベルの電圧のスイッチングを行う第1および第2の負電圧(NV)スイッチングトランジスタ(22,18a)とが含まれており、前記第1のPVスイッチングトランジスタ(18)は第1の線路(19)と第1の個別線路(20)との間に接続されており、前記第1のNVスイッチングトランジスタ(22)は基板レベル(VSS)と第1の個別線路(20)との間に接続されており、前記第2のNVスイッチングトランジスタは第2の線路(19a)と第2の個別線路(20a)との間に接続されており、前記第2のPVスイッチングトランジスタは基板レベル(VSS)と第2の個別線路(20a)との間に接続されており、前記ドライバ回路(13)には、第1の反転およびレベルシフタ回路(17)をもつ第1の回路段と、該第1の回路段に後置接続された第2の反転およびレベルシフタ回路(21)をもつ第2の回路段が含まれており、前記ドライバ回路(13)は、第1の個別線路(20)と第2の個別線路(20a)である2つの相補的な線路から成る少なくとも1つの活性化線路対により形成された出力側を有しており、
前記の第1のPVスイッチングトランジスタ(18)と第1のNVスイッチングトランジスタ(22)により、第1の線路(19)に生じている第1の活性化電圧が第1の個別線路(20)へ供給され、同時に前記の第2のPVスイッチングトランジスタ(22a)と第2のNVスイッチングトランジスタ(18a)により、第2の線路(19a)に生じている第2の活性化電圧が第2の個別線路(20a)へ供給され、前記の第1の活性化電圧と第2の活性化電圧は逆の極性であり、
前記の第1のPVスイッチングトランジスタ(18)と第1のNVスイッチングトランジスタ(22)により、第1の個別線路(19)が基板レベル(VSS)に接続され、同時に第2のPVスイッチングトランジスタ(22a)と第2のNVスイッチングトランジスタ(18a)により、第2の個別線路(20a)が基板レベル(VSS)と接続され、
前記外側のウェル(10)内に、前記ドライバ回路(13)の第1のNVスイッチングトランジスタ(22)と第2のNVスイッチングトランジスタ(18a)が形成されており、該外側のウェル(10)は給電電圧(VCC)と接続されており、
前記の第1のNVスイッチングトランジスタ(22)と第2のPVスイッチングトランジスタ(22a)の各々は、第2の反転およびレベルシフタ回路(21)と接続された制御端子と、2つの相補的な個別線路と接続された電極端子とを有していることを特徴とする半導体回路。 - 前記制御回路は、ドライバ回路(13)に結合された複数の出力側(16,16a)をもつデコーダ(15)により形成されている、請求項1記載の半導体回路。
- 前記デコーダ(15)の活性的に接続された出力側(16a)はゼロレベルを供給し、該デコーダの非活性的に接続された他のすべての出力側はそれぞれ正の電位レベルを供給する、請求項2記載の半導体回路。
- 前記第1の反転およびレベルシフタ回路(17)に第1のPVスイッチングトランジスタと第2のNVスイッチングトランジスタ(18,18a)が後置接続されており、これらのスイッチングトランジスタは、前記ドライバ回路に加わる負の活性化電圧を少なくとも1つの活性化線路対(20,20a)における少なくとも第1の個別線路へスイッチングし、やはり前記ドライバ回路に加わる正の活性化電圧を少なくとも1つの活性化線路対における第2の個別線路へスイッチングする、請求項3記載の半導体回路。
- 正の活性化電圧(19)の電位は給電電圧の電位と等しいかまたはそれよりも大きい、請求項4記載の半導体回路。
- 前記の第1の反転およびレベルシフタ回路(17)と第1のPVスイッチングトランジスタ(18)が第2のNVスイッチングトランジスタ(18a)とともに、第1の活性化電圧と第2の活性化電圧とのスイッチングを行い、
所定の導電型をもつセーフティトランジスタ(23,23a)が設けられており、該セーフティトランジスタのうち第1のセーフティトランジスタ(23)は、給電電圧と接続された制御端子と、前記第1の反転およびレベルシフタ回路(17)および前記第1のPVスイッチングトランジスタ(18)と接続された電極端子とを有しており、該セーフティトランジスタのうち第2のセーフティトランジスタ(23a)は、給電電圧と接続された制御端子と、前記第1の反転およびレベルシフタ回路(17)および前記第2のNVスイッチングトランジスタ(18a)と接続された電極端子とを有している、請求項1記載の半導体回路。 - ホールドトランジスタ(24)が設けられており、該ホールドトランジスタ(24)の制御入力側は、前記第1の反転およびレベルシフタ回路(17)の出力側と接続されており、該ホールドトランジスタ(24)の電極端子は、一方では給電電圧とつなげられており、他方では第1の反転およびレベルシフタ回路(17)の入力側と接続されている、請求項6記載の半導体回路。
- 前記ホールドトランジスタ(24)は正の導電型のMOSトランジスタにより形成されている、請求項7記載の半導体回路。
- 前記の第1および第2の反転およびレベルシフタ回路(17,21)、セーフティトランジスタ(23,23a)、前記の第1および第2のPVスイッチングトランジスタ(18,22a)、前記の第1および第2のNVスイッチングトランジスタ(22,18a)は、半導体基板における外側のウェル(10)内部に埋め込まれている、請求項6項記載の半導体回路。
- 前記ホールドトランジスタ(24)は外側のウェル内に埋め込まれている、請求項9記載の半導体回路。
- 前記の第1および第2の反転およびレベルシフタ回路(17,21)のうち少なくとも一方は、前記半導体基板(1)に集積された互いに逆極性の2つのトランジスタ(32,34)と、該2つのトランジスタに接続された信号入力側(30)と、該2つのトランジスタに接続された信号出力側(31)とから成る、請求項1記載の半導体回路。
- 前記2つのトランジスタ(32,34)は前記信号入力側(30)と接続された制御入力側を有しており、該2つのトランジスタ(32,34)のうち一方のトランジスタは、正の給電電圧と接続された第1の電極と前記信号出力側(31)と接続された第2の電極とをもつ正の導電型のトランジスタであり、該2つのトランジスタ(32,34)のうち他方のトランジスタは、前記信号出力側(31)と接続された第1の電極と負の電圧と接続された第2の電極とをもつ負の導電型のトランジスタであり、該負の導電型のトランジスタは前記外側のウェル(10)内に形成されており、該外側のウェル(10)は給電電圧(VCC)と接続されている、請求項11記載の半導体回路。
- 前記第1の反転およびレベルシフタ回路(17)と第2の反転およびレベルシフタ回路(21)は、半導体基板に集積された正の導電型のトランジスタ(44,45)および負のトランジスタ(42,43)を含む複数のトランジスタと、該トランジスタに接続された第1の入力側(40a)と、該トランジスタに接続された第2の入力側(40)と、該トランジスタに接続された出力側(41)とから成る、請求項1記載の半導体回路。
- 前記負の導電型のトランジスタのうち第1の負の導電型のトランジ スタ(43)は、前記第1の入力側(40a)と接続された制御入力側と、負の給電電圧(40c)と接続された第1の電極と、前記出力側(41)と接続された第2の電極とを有しており、
前記正の導電型のトランジスタのうち1つのトランジスタ(44)は、前記出力側(41)と接続された第1の電極と、正の給電電圧(40b)と接続された第2の電極と、前記第1の入力側(40a)と接続された制御入力側とを有しており、
前記負の導電型のトランジスタのうち第2の負の導電型のトランジスタ(42)は、前記正の導電型のトランジスタのうち1つのトランジスタ(44)の制御入力側と接続された第1の電極と、前記負の給電電圧(40c)と接続された第2の電極と、前記出力側(41)と接続された制御入力側とを有しており、前記負の導電型のトランジスタは前記外側のウェル(10)内に形成されており、該外側のウェル(10)は給電電圧(VCC)と接続されている、
請求項13記載の半導体回路。 - 前記正の導電型のトランジスタのうち別のトランジスタ(45)が前記第1の入力側(40a)に前置接続されており、該トランジスタ(45)はゼロ電位におかれた制御入力側と、前記第2の入力側(40)と接続された第1の電極と、前記第1の入力側(40a)と接続された第2の電極とを有している、請求項14記載の半導体回路。
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