JP2002525852A - 半導体回路 - Google Patents
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Abstract
(57)【要約】
本発明は半導体回路に関する。この半導体回路には、第１の導電型の半導体基板（１）に集積されて形成されているドライバ回路（１３）と、このドライバ回路（１３）の前段に接続されやはり半導体基板（１）に形成されている制御回路が設けられている。ドライバ回路は、正および／またはゼロ値の電圧レベルのスイッチングのためのＰＶスイッチングトランジスタと、負および／またはゼロ値の電圧レベルのスイッチングのためのＮＶスイッチングトランジスタから成る。その際、半導体基板は基板レベルにおかれている。ドライバ回路（１３）のＮＶスイッチングトランジスタ（３）は、半導体基板中に埋め込まれた外側のウェル（１０）内に形成されており、この外側のウェルは、第１の導電型とは逆の第２の導電型を有しており、この外側のウェル（１０）は給電電圧とつなげられている。
Description
【０００１】 本発明は、第１の導電型の半導体基板に集積されて形成されているドライバ回
路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御
回路が設けられており、前記ドライバ回路は、正および／またはゼロ値の電圧レ
ベルを供給するＰＶスイッチングトランジスタと、負および／またはゼロ値の電
圧レベルを供給するＮＶスイッチングトランジスタから成り、前記半導体基板は
基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレ
ベルシフタ回路を備えた半導体回路にも関する。
路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御
回路が設けられており、前記ドライバ回路は、正および／またはゼロ値の電圧レ
ベルを供給するＰＶスイッチングトランジスタと、負および／またはゼロ値の電
圧レベルを供給するＮＶスイッチングトランジスタから成り、前記半導体基板は
基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレ
ベルシフタ回路を備えた半導体回路にも関する。
【０００２】 上述の形式の半導体回路は、電気的に消去可能な読み出し専用メモリにおいて
ワード線デコーダとして用いられる。周知のワード線デコーダは、常に２つの電
圧しか後続のセルフィールドに同時に印加できないので、たとえばＥＥＰＲＯＭ
の場合、デコーダは読み出し時には０Ｖと＋２．５Ｖの間でスイッチングを行い
、プログラミング時には０Ｖとプログラミング電圧ＶＰＰ（たとえば−１２Ｖ）
の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる
可能性があるのは、１つのワード線デコーダによって同時に異なる信号線（ワー
ド線）に対し、非選択線についてはゼロレベル、選択された相補的な線のペアに
ついては正の電圧ＶＨ（たとえば給電電圧）と負の電圧ＶＢを印加することであ
る。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線
の制御である。
ワード線デコーダとして用いられる。周知のワード線デコーダは、常に２つの電
圧しか後続のセルフィールドに同時に印加できないので、たとえばＥＥＰＲＯＭ
の場合、デコーダは読み出し時には０Ｖと＋２．５Ｖの間でスイッチングを行い
、プログラミング時には０Ｖとプログラミング電圧ＶＰＰ（たとえば−１２Ｖ）
の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる
可能性があるのは、１つのワード線デコーダによって同時に異なる信号線（ワー
ド線）に対し、非選択線についてはゼロレベル、選択された相補的な線のペアに
ついては正の電圧ＶＨ（たとえば給電電圧）と負の電圧ＶＢを印加することであ
る。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線
の制御である。
【０００３】 本発明の課題は、ゼロレベルと正および負の電圧を同時に駆動することのでき
る半導体回路たとえばデコーダ回路を提供することにある。
る半導体回路たとえばデコーダ回路を提供することにある。
【０００４】 この課題は、請求項１記載の半導体回路ならびに請求項１４記載の半導体回路
により解決される。
により解決される。
【０００５】 本発明によれば、半導体回路におけるドライバ回路のＮＶスイッチングトラン
ジスタが、第１の導電型とは逆の第２の導電型をもち半導体基板中に埋め込まれ
た外側のウェル内に形成されており、この外側のウェルは給電電圧につなげられ
ている。
ジスタが、第１の導電型とは逆の第２の導電型をもち半導体基板中に埋め込まれ
た外側のウェル内に形成されており、この外側のウェルは給電電圧につなげられ
ている。
【０００６】 慣用のＣＭＯＳテクノロジーを使用した場合、負の電圧のスイッチング時にＮ
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
【０００７】 本発明の格別有利な実施形態によれば制御回路は、ドライバ回路に接続された
複数の出力側をもつデコーダによって形成されている。さらに有利には、デコー
ダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接
続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
複数の出力側をもつデコーダによって形成されている。さらに有利には、デコー
ダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接
続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
【０００８】 有利には、デコーダに後置接続されているドライバ回路は複数の回路段によっ
て構成されており、その際、ドライバ回路の第１段は第１の反転およびレベルシ
フタ回路を有している。
て構成されており、その際、ドライバ回路の第１段は第１の反転およびレベルシ
フタ回路を有している。
【０００９】 本発明の１つの格別有利な実施形態によれば、ドライバ回路の出力側は少なく
とも１つの活性化線路対によって形成されている。相補的な個別線路から成るこ
の活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負
の活性化電圧を伝送し、この電圧は第１の反転およびレベルシフタ回路に後置接
続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、
複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。
この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回
路により、相補線路の電位の極性を取り替えることができる。
とも１つの活性化線路対によって形成されている。相補的な個別線路から成るこ
の活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負
の活性化電圧を伝送し、この電圧は第１の反転およびレベルシフタ回路に後置接
続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、
複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。
この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回
路により、相補線路の電位の極性を取り替えることができる。
【００１０】 有利には正の活性化電圧の電位を、給電電圧の電位よりも上におくこともでき
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
【００１１】 本発明の別の有利な実施形態によれば、第１の反転およびレベルシフタ回路に
第２の反転およびレベルシフタ回路が後置接続されており、これは２つの非活性
化スイッチの制御端子と接続されており、これによって活性化線路が基板レベル
に切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続する
こともできる。
第２の反転およびレベルシフタ回路が後置接続されており、これは２つの非活性
化スイッチの制御端子と接続されており、これによって活性化線路が基板レベル
に切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続する
こともできる。
【００１２】 本発明の１つの有利な実施形態によれば第１の反転およびレベルシフタ回路に
対し、たとえば正の導電型のＭＯＳトランジスタによりホールドトランジスタを
対応づけることができる。このトランジスタの制御入力側は第１の反転およびレ
ベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつ
なげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトラ
ンジスタの利点は、これにより入力側において高レベルが支持され、したがって
Standard-１-of-2ｎ-NAND デコーダ (Standard-１-aus-2ｎ-NAND デコーダ）を
使用できることである。
対し、たとえば正の導電型のＭＯＳトランジスタによりホールドトランジスタを
対応づけることができる。このトランジスタの制御入力側は第１の反転およびレ
ベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつ
なげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトラ
ンジスタの利点は、これにより入力側において高レベルが支持され、したがって
Standard-１-of-2ｎ-NAND デコーダ (Standard-１-aus-2ｎ-NAND デコーダ）を
使用できることである。
【００１３】 別の観点によれば本発明は反転およびレベルシフタ回路に関し、この場合、互
いに逆極性の２つのトランジスタが設けられている。これらは第１の導電型の半
導体基板に集積されており、この場合、少なくともｎ型のトランジスタは、半導
体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ外側のウェル内
に形成されており、外側のウェルは給電電圧につなげられている。さらにこの回
路は、互いに逆極性のトランジスタの各制御入力側と接続されている信号入力側
と、各トランジスタのそれぞれ一方の電極端子と接続されている信号出力側を有
している。互いに逆極性の各トランジスタの双方の残りの電極は、正の導電型で
あれば正の給電電圧と、負の導電型であれば負の電圧とつなげられている。
いに逆極性の２つのトランジスタが設けられている。これらは第１の導電型の半
導体基板に集積されており、この場合、少なくともｎ型のトランジスタは、半導
体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ外側のウェル内
に形成されており、外側のウェルは給電電圧につなげられている。さらにこの回
路は、互いに逆極性のトランジスタの各制御入力側と接続されている信号入力側
と、各トランジスタのそれぞれ一方の電極端子と接続されている信号出力側を有
している。互いに逆極性の各トランジスタの双方の残りの電極は、正の導電型で
あれば正の給電電圧と、負の導電型であれば負の電圧とつなげられている。
【００１４】 さらに本発明の提案する反転およびレベルシフタ回路によれば、この回路は第
１の導電型の半導体基板中に形成されており、第１のｎ型トランジスタの制御入
力側と接続された信号入力側を有している。そしてこの第１のｎ型トランジスタ
の一方の電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号
出力側と接続されている。さらにこの信号出力側にはｐ型トランジスタの一方の
電極が接続されており、このトランジスタの他方の電極は正の給電電圧におかれ
、その制御入力側はこの回路の信号入力側と接続されている。さらに信号入力側
には、別のｎ型トランジスタの一方の電極が接続されており、このトランジスタ
の他方の電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続され
ている。この場合、これらのｎ型トランジスタは、半導体基板中に埋め込まれ半
導体基板の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されている
。好適には、この外側のウェルは給電電圧につなげられている。
１の導電型の半導体基板中に形成されており、第１のｎ型トランジスタの制御入
力側と接続された信号入力側を有している。そしてこの第１のｎ型トランジスタ
の一方の電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号
出力側と接続されている。さらにこの信号出力側にはｐ型トランジスタの一方の
電極が接続されており、このトランジスタの他方の電極は正の給電電圧におかれ
、その制御入力側はこの回路の信号入力側と接続されている。さらに信号入力側
には、別のｎ型トランジスタの一方の電極が接続されており、このトランジスタ
の他方の電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続され
ている。この場合、これらのｎ型トランジスタは、半導体基板中に埋め込まれ半
導体基板の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されている
。好適には、この外側のウェルは給電電圧につなげられている。
【００１５】 本発明の原理によれば、反転およびレベルシフタ回路の信号入力側の前にｐ形
トランジスタが接続されており、このｐ型トランジスタの制御入力側はゼロ電位
におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反
転およびレベルシフタ回路と接続されている。
トランジスタが接続されており、このｐ型トランジスタの制御入力側はゼロ電位
におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反
転およびレベルシフタ回路と接続されている。
【００１６】 従属請求項には本発明の好適な実施形態が示されている。次に、図面に示され
た複数の実施例に基づき本発明について詳しく説明する。
た複数の実施例に基づき本発明について詳しく説明する。
【００１７】 図１は、基板に形成された半導体構造を示す断面図である。
【００１８】 図２は、本発明の第１の実施例による半導体回路を示す回路図である。
【００１９】 図３は、本発明の第２の実施例による半導体回路を示す回路図である。
【００２０】 図４は、本発明の別の実施形態による半導体回路を示す回路図である。
【００２１】 図５は、本発明のさらに別の実施形態による半導体回路を示す回路図である。
【００２２】 図１に描かれている半導体構造の断面図によれば、ｐ型基板１内に形成された
ＰＶスイッチングトランジスタとＮＶスイッチングトランジスタ２，３が示され
ており、ここでＰＶスイッチングトランジスタ２は、基板中に設けられ給電電圧
６におかれたｎ型のウェル４を有しており、ＮＶスイッチングトランジスタ３は
、基板中に設けられた基板レベル７と接続されたｐ型のウェル５を有している。
さらに付加的な外側のウェル１０内に、負のスイッチング電圧１１のスイッチン
グのためのＮＶスイッチングトランジスタ１２が形成されており、このウェルの
導電型は基板１の導電型とは逆である。この外側のウェル１０は給電電圧６と接
続されている。このことにより、電位１１（−ＶＢ）と基板端子（ＶＳＳ）との
間に電流が流れてしまうのが回避される。
ＰＶスイッチングトランジスタとＮＶスイッチングトランジスタ２，３が示され
ており、ここでＰＶスイッチングトランジスタ２は、基板中に設けられ給電電圧
６におかれたｎ型のウェル４を有しており、ＮＶスイッチングトランジスタ３は
、基板中に設けられた基板レベル７と接続されたｐ型のウェル５を有している。
さらに付加的な外側のウェル１０内に、負のスイッチング電圧１１のスイッチン
グのためのＮＶスイッチングトランジスタ１２が形成されており、このウェルの
導電型は基板１の導電型とは逆である。この外側のウェル１０は給電電圧６と接
続されている。このことにより、電位１１（−ＶＢ）と基板端子（ＶＳＳ）との
間に電流が流れてしまうのが回避される。
【００２３】 図２には、本発明によるワード線デコーダの回路図が描かれている。出力側１
６，１６ａを有する Standard-１-of-２ｎ-ＮＡＮＤデコーダ (Standard-１-aus
-2ｎ-NAND デコーダ）として構成された制御回路もしくは選択回路に、ドライバ
回路１３が後置接続されている。出力側１６およびこの実施例では活性化された
出力側１６ａにはインバータ１７が後置接続されており、これは付加的にその入
力信号のレベルシフトを実行する。インバータ１７は活性化スイッチ１８，１８
ａを介して、線路１９および１９ａに加わる活性化電圧を相補的に構成された活
性化線路対２０，２０ａへ供給する。第１のインバータ１７に後置接続された別
のインバータ２１によるレベルシフトによって、ゼロレベルへの活性化線路対の
ニュートラル（中性）スイッチングが保証される。さらにこの別のインバータ２
１には２つの非活性化スイッチ２２，２２ａが後置接続されており、これらのス
イッチは、デコーダ１５の出力側１６ａがパッシブ（「ハイレベル」）に接続さ
れているとき、基板レベルを活性化線路対２０，２０ａへ供給する。また、第１
のインバータ１７と活性化スイッチ１８，１８ａとの間にはセーフティトランジ
スタ２３，２３ａが接続されており、これらスイッチングトランジスタの制御端
子は給電電圧におかれていて、それらの電極はそれぞれインバータおよび活性化
スイッチと接続されている。これらのセーフティトランジスタにより、給電電圧
よりも高い電圧が線路１９もしくは１９ａに加わったとき、それよりも前におか
れた回路に対し反作用が及ぼされないようになる。ＮＡＮＤデコーダの出力側１
６，１６ａに不必要な負荷が加わらないようにする目的で、第１のインバータ１
７の前にホールドトランジスタ２４（たとえばＰＭＯＳトランジスタ）が接続さ
れており、このトランジスタの制御入力側はインバータ１７の出力側と接続され
ており、このトランジスタの一方の電極はインバータの入力側と、他方の電極は
給電電圧とつなげられている。本発明によれば、デコーダ１５に後置接続された
ドライバ１３の回路部分全体が、基板１中に形成された外側のウェル１０に埋め
込まれており、その目的は、線路１９，１９ａに加わる負および正の活性化電圧
のスイッチング過程がトランジスタの動作点変位あるいはトランジスタ内の漏れ
電流によって、同じ基板に形成されたデコーダ１５または他の回路部分に悪影響
を及ぼすことがないようにすることである。このため外側のウェル１０は給電電
圧とつなげられている。本発明によれば出力側の相補的な活性化線路対２０，２
０ａに、それぞれ正および負の電圧またはゼロレベルを印加することができる。
６，１６ａを有する Standard-１-of-２ｎ-ＮＡＮＤデコーダ (Standard-１-aus
-2ｎ-NAND デコーダ）として構成された制御回路もしくは選択回路に、ドライバ
回路１３が後置接続されている。出力側１６およびこの実施例では活性化された
出力側１６ａにはインバータ１７が後置接続されており、これは付加的にその入
力信号のレベルシフトを実行する。インバータ１７は活性化スイッチ１８，１８
ａを介して、線路１９および１９ａに加わる活性化電圧を相補的に構成された活
性化線路対２０，２０ａへ供給する。第１のインバータ１７に後置接続された別
のインバータ２１によるレベルシフトによって、ゼロレベルへの活性化線路対の
ニュートラル（中性）スイッチングが保証される。さらにこの別のインバータ２
１には２つの非活性化スイッチ２２，２２ａが後置接続されており、これらのス
イッチは、デコーダ１５の出力側１６ａがパッシブ（「ハイレベル」）に接続さ
れているとき、基板レベルを活性化線路対２０，２０ａへ供給する。また、第１
のインバータ１７と活性化スイッチ１８，１８ａとの間にはセーフティトランジ
スタ２３，２３ａが接続されており、これらスイッチングトランジスタの制御端
子は給電電圧におかれていて、それらの電極はそれぞれインバータおよび活性化
スイッチと接続されている。これらのセーフティトランジスタにより、給電電圧
よりも高い電圧が線路１９もしくは１９ａに加わったとき、それよりも前におか
れた回路に対し反作用が及ぼされないようになる。ＮＡＮＤデコーダの出力側１
６，１６ａに不必要な負荷が加わらないようにする目的で、第１のインバータ１
７の前にホールドトランジスタ２４（たとえばＰＭＯＳトランジスタ）が接続さ
れており、このトランジスタの制御入力側はインバータ１７の出力側と接続され
ており、このトランジスタの一方の電極はインバータの入力側と、他方の電極は
給電電圧とつなげられている。本発明によれば、デコーダ１５に後置接続された
ドライバ１３の回路部分全体が、基板１中に形成された外側のウェル１０に埋め
込まれており、その目的は、線路１９，１９ａに加わる負および正の活性化電圧
のスイッチング過程がトランジスタの動作点変位あるいはトランジスタ内の漏れ
電流によって、同じ基板に形成されたデコーダ１５または他の回路部分に悪影響
を及ぼすことがないようにすることである。このため外側のウェル１０は給電電
圧とつなげられている。本発明によれば出力側の相補的な活性化線路対２０，２
０ａに、それぞれ正および負の電圧またはゼロレベルを印加することができる。
【００２４】 図３では１つの回路が提案されており、これによれば第１の活性化線路対２０
，２０ａに加えて第２の活性化線路対２７，２７ａが活性化スイッチ１８ｂ，１
８ｃ、非活性化スイッチ２２ｂ、２２ｃ、ならびにセーフティトランジスタ２３
ｂ、２３ｃによって駆動される。この場合、ドライバ回路２５全体は外側のウェ
ル２６内に形成されており、さらにこのウェルは給電電圧につなげられている。
このような着想に従えば、２つよりも多くの活性化線路対を設けることができる
。
，２０ａに加えて第２の活性化線路対２７，２７ａが活性化スイッチ１８ｂ，１
８ｃ、非活性化スイッチ２２ｂ、２２ｃ、ならびにセーフティトランジスタ２３
ｂ、２３ｃによって駆動される。この場合、ドライバ回路２５全体は外側のウェ
ル２６内に形成されており、さらにこのウェルは給電電圧につなげられている。
このような着想に従えば、２つよりも多くの活性化線路対を設けることができる
。
【００２５】 図４には本発明による反転およびレベルシフタ回路が示されており、この回路
は入力側３０、出力側３１、ならびに互いに逆の極性をもつトランジスタペアを
有している。これによれば正の導電型をもつトランジスタ３２の一方の電極が給
電電圧３３におかれており、他方の電極は出力側３１と、制御入力側は入力側３
０と接続されている。また、負の導電型のトランジスタ３４の一方の電極は負の
給電電圧３５におかれており、他方の電極は回路の出力側３１と、制御入力側は
入力側３０と接続されている。
は入力側３０、出力側３１、ならびに互いに逆の極性をもつトランジスタペアを
有している。これによれば正の導電型をもつトランジスタ３２の一方の電極が給
電電圧３３におかれており、他方の電極は出力側３１と、制御入力側は入力側３
０と接続されている。また、負の導電型のトランジスタ３４の一方の電極は負の
給電電圧３５におかれており、他方の電極は回路の出力側３１と、制御入力側は
入力側３０と接続されている。
【００２６】 半導体基板には、負の給電電圧のスイッチングのためのトランジスタを少なく
とも含む外側のウェルが設けられており、このウェルの極性は基板の極性とは逆
である。本発明によれば、ゼロまたは正の値をもち入力側３０に加わるレベルが
この回路により反転され、レベルシフトされる。入力信号が正の値であれば信号
は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフ
トされる。
とも含む外側のウェルが設けられており、このウェルの極性は基板の極性とは逆
である。本発明によれば、ゼロまたは正の値をもち入力側３０に加わるレベルが
この回路により反転され、レベルシフトされる。入力信号が正の値であれば信号
は負の給電電圧の値にシフトされ、ゼロレベルであれば正の給電電圧の値にシフ
トされる。
【００２７】 図５には反転およびレベルシフタ回路について別の実施形態が示されており、
この場合、回路全体が基板内部に形成されており、基板とは逆の導電型の外側の
ウェル内に２つのｎ型トランジスタ４２，４３が少なくとも形成されている。こ
の回路の入力側４０ａには２つのｎ型トランジスタ４２，４３が対応づけられて
おり、これらのトランジスタの一方の電極はそれぞれ負の給電電圧につなげられ
ている。トランジスタ４３の他方の電極は、トランジスタ４２の信号入力側また
は信号出力側と接続されている。この場合、入力側におけるｎ型トランジスタ４
２の制御入力側は信号出力側４１と接続されており、出力側におけるｎ型トラン
ジスタ４３の制御入力側は入力側４０ａと接続されている。また、ｐ型のトラン
ジスタ４４の一方の電極は正の給電電圧に、他方の電極はこの回路の出力側４１
につなげられている。その際、トランジスタ４４の制御入力側は入力側４０ａと
接続されている。この反転およびレベルシフタ段の入力側の前段にはＰＭＯＳト
ランジスタ４５が設けられており、これによって回路の負の給電電圧が信号入力
側４０に伝送される可能性が阻止される。したがってこのトランジスタの制御入
力側はゼロレベルにおかれている。
この場合、回路全体が基板内部に形成されており、基板とは逆の導電型の外側の
ウェル内に２つのｎ型トランジスタ４２，４３が少なくとも形成されている。こ
の回路の入力側４０ａには２つのｎ型トランジスタ４２，４３が対応づけられて
おり、これらのトランジスタの一方の電極はそれぞれ負の給電電圧につなげられ
ている。トランジスタ４３の他方の電極は、トランジスタ４２の信号入力側また
は信号出力側と接続されている。この場合、入力側におけるｎ型トランジスタ４
２の制御入力側は信号出力側４１と接続されており、出力側におけるｎ型トラン
ジスタ４３の制御入力側は入力側４０ａと接続されている。また、ｐ型のトラン
ジスタ４４の一方の電極は正の給電電圧に、他方の電極はこの回路の出力側４１
につなげられている。その際、トランジスタ４４の制御入力側は入力側４０ａと
接続されている。この反転およびレベルシフタ段の入力側の前段にはＰＭＯＳト
ランジスタ４５が設けられており、これによって回路の負の給電電圧が信号入力
側４０に伝送される可能性が阻止される。したがってこのトランジスタの制御入
力側はゼロレベルにおかれている。
【００２８】 この回路を含んでいる基板には、負の給電電圧のスイッチングのためのトラン
ジスタ４２，４３を少なくとも有する外側のウェルが設けられており、このウェ
ルの導電型は基板の導電型とは逆である。本発明によれば、ゼロまたは正の値を
もち入力側４０に加わるレベルがこの回路により反転されレベルシフトされる。
入力信号が正の値であれば、信号は負の給電電圧の値にシフトされ、ゼロレベル
であれば正の給電電圧の値にシフトされる。
ジスタ４２，４３を少なくとも有する外側のウェルが設けられており、このウェ
ルの導電型は基板の導電型とは逆である。本発明によれば、ゼロまたは正の値を
もち入力側４０に加わるレベルがこの回路により反転されレベルシフトされる。
入力信号が正の値であれば、信号は負の給電電圧の値にシフトされ、ゼロレベル
であれば正の給電電圧の値にシフトされる。
【図１】 基板に形成された半導体構造を示す断面図である。
【図２】 本発明の第１の実施例による半導体回路を示す回路図である。
【図３】 本発明の第２の実施例による半導体回路を示す回路図である。
【図４】 本発明の別の実施形態による半導体回路を示す回路図である。
【図５】 本発明のさらに別の実施形態による半導体回路を示す回路図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月１１日（２０００．８．１１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】 本発明は、第１の導電型の半導体基板に集積されて形成されているドライバ回
路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御
回路が設けられており、前記ドライバ回路は、正および／またはゼロ値の電圧レ
ベルを供給するＰＶスイッチングトランジスタと、負および／またはゼロ値の電
圧レベルを供給するＮＶスイッチングトランジスタから成り、前記半導体基板は
基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレ
ベルシフタ回路を備えた半導体回路にも関する。
路と、該ドライバ回路の前段に接続されやはり半導体基板に形成されている制御
回路が設けられており、前記ドライバ回路は、正および／またはゼロ値の電圧レ
ベルを供給するＰＶスイッチングトランジスタと、負および／またはゼロ値の電
圧レベルを供給するＮＶスイッチングトランジスタから成り、前記半導体基板は
基板レベルにおかれている半導体回路に関する。さらに本発明は、反転およびレ
ベルシフタ回路を備えた半導体回路にも関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】 上述の形式の半導体回路は、電気的に消去可能な読み出し専用メモリにおいて
ワード線デコーダとして用いられる。周知のワード線デコーダは、常に２つの電
圧しか後続のセルフィールドに同時に印加できないので、たとえばＥＥＰＲＯＭ
の場合、デコーダは読み出し時には０Ｖと＋２．５Ｖの間でスイッチングを行い
、プログラミング時には０Ｖとプログラミング電圧ＶＰＰ（たとえば−１２Ｖ）
の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる
可能性があるのは、１つのワード線デコーダによって同時に異なる信号線（ワー
ド線）に対し、非選択線についてはゼロレベル、選択された相補的な線のペアに
ついては正の電圧ＶＨ（たとえば給電電圧）と負の電圧ＶＢを印加することであ
る。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線
の制御である。 ヨーロッパ特許出願 EP 0 522 579 A1 によれば、ＥＥＰＲＯＭメモリのため
のドライバ回路が知られている。この場合、いわゆる「フローティングゲート」
トランジスタが使用されており、メモリセルアレイのカラム全体におけるすべて
のトランジスタのすべてのソース端子もしくはドレイン端子が、「ソース−カラ
ム」デコーダによって同時にスイッチングされる。また、ロウ選択回路として構
成されているドライバ回路は、メモリセルアレイにおける１つのセルのすべての
トランジスタを同時に選択するために用いられる。この場合、負の電圧のスイッ
チングを行うトランジスタは付加的なウェル内に形成されている。
ワード線デコーダとして用いられる。周知のワード線デコーダは、常に２つの電
圧しか後続のセルフィールドに同時に印加できないので、たとえばＥＥＰＲＯＭ
の場合、デコーダは読み出し時には０Ｖと＋２．５Ｖの間でスイッチングを行い
、プログラミング時には０Ｖとプログラミング電圧ＶＰＰ（たとえば−１２Ｖ）
の間でスイッチングを行う。また、特定の条件のもとにおいて望ましいとされる
可能性があるのは、１つのワード線デコーダによって同時に異なる信号線（ワー
ド線）に対し、非選択線についてはゼロレベル、選択された相補的な線のペアに
ついては正の電圧ＶＨ（たとえば給電電圧）と負の電圧ＶＢを印加することであ
る。これに関する実例は、強誘電体セルをもつセルフィールドにおけるワード線
の制御である。 ヨーロッパ特許出願 EP 0 522 579 A1 によれば、ＥＥＰＲＯＭメモリのため
のドライバ回路が知られている。この場合、いわゆる「フローティングゲート」
トランジスタが使用されており、メモリセルアレイのカラム全体におけるすべて
のトランジスタのすべてのソース端子もしくはドレイン端子が、「ソース−カラ
ム」デコーダによって同時にスイッチングされる。また、ロウ選択回路として構
成されているドライバ回路は、メモリセルアレイにおける１つのセルのすべての
トランジスタを同時に選択するために用いられる。この場合、負の電圧のスイッ
チングを行うトランジスタは付加的なウェル内に形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 本発明の課題は、ゼロレベルと正および負の電圧を同時に駆動することのでき
る半導体回路たとえばデコーダ回路を提供することにある。
る半導体回路たとえばデコーダ回路を提供することにある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 この課題は、請求項１記載の半導体回路ならびに請求項１４記載の半導体回路
により解決される。
により解決される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 本発明によれば、ドライバ回路は複数の回路段から成り、ドライバ回路の第１
段は第１の反転およびレベルシフタ回路を有している。この場合、ドライバ回路
のＮＶスイッチングトランジスタが、第１の導電型とは逆の第２の導電型をもち
半導体基板中に埋め込まれた外側のウェル内に形成されており、この外側のウェ
ルは給電電圧につなげられている。
段は第１の反転およびレベルシフタ回路を有している。この場合、ドライバ回路
のＮＶスイッチングトランジスタが、第１の導電型とは逆の第２の導電型をもち
半導体基板中に埋め込まれた外側のウェル内に形成されており、この外側のウェ
ルは給電電圧につなげられている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 慣用のＣＭＯＳテクノロジーを使用した場合、負の電圧のスイッチング時にＮ
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 有利には正の活性化電圧の電位を、給電電圧の電位よりも上におくこともでき
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】 本発明の別の有利な実施形態によれば、第１の反転およびレベルシフタ回路に
第２の反転およびレベルシフタ回路が後置接続されており、これは２つの非活性
化スイッチの制御端子と接続されており、これによって活性化線路が基板レベル
に切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続する
こともできる。
第２の反転およびレベルシフタ回路が後置接続されており、これは２つの非活性
化スイッチの制御端子と接続されており、これによって活性化線路が基板レベル
に切り替えられる。この場合も、対を成す複数の祖補的な線路を同時に接続する
こともできる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 本発明の１つの有利な実施形態によれば第１の反転およびレベルシフタ回路に
対し、たとえば正の導電型のＭＯＳトランジスタによりホールドトランジスタを
対応づけることができる。このトランジスタの制御入力側は第１の反転およびレ
ベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつ
なげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトラ
ンジスタの利点は、これにより入力側において高レベルが支持され、したがって
Standard-１-of-2ｎ-NAND デコーダ (Standard-１-aus-2ｎ-NAND デコーダ）を
使用できることである。
対し、たとえば正の導電型のＭＯＳトランジスタによりホールドトランジスタを
対応づけることができる。このトランジスタの制御入力側は第１の反転およびレ
ベルシフタ回路の出力側と接続されており、その電極端子の一方は給電電圧とつ
なげられ、他方は反転およびレベルシフタ回路と接続されている。ホールドトラ
ンジスタの利点は、これにより入力側において高レベルが支持され、したがって
Standard-１-of-2ｎ-NAND デコーダ (Standard-１-aus-2ｎ-NAND デコーダ）を
使用できることである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】 本発明のさらに別の実施形態によれば、反転およびレベルシフタ回路の少なく
とも１つに、互いに逆極性の２つのトランジスタが設けられている。これらは第
１の導電型の半導体基板に集積されており、この場合、少なくともｎ型のトラン
ジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ
外側のウェル内に形成されており、外側のウェルは給電電圧につなげられている
。さらにこの回路は、互いに逆極性のトランジスタの各制御入力側と接続されて
いる信号入力側と、各トランジスタのそれぞれ一方の電極端子と接続されている
信号出力側を有している。互いに逆極性の各トランジスタの双方の残りの電極は
、正の導電型であれば正の給電電圧と、負の導電型であれば負の電圧とつなげら
れている。
とも１つに、互いに逆極性の２つのトランジスタが設けられている。これらは第
１の導電型の半導体基板に集積されており、この場合、少なくともｎ型のトラン
ジスタは、半導体基板中に埋め込まれ半導体基板の導電型とは逆の導電型をもつ
外側のウェル内に形成されており、外側のウェルは給電電圧につなげられている
。さらにこの回路は、互いに逆極性のトランジスタの各制御入力側と接続されて
いる信号入力側と、各トランジスタのそれぞれ一方の電極端子と接続されている
信号出力側を有している。互いに逆極性の各トランジスタの双方の残りの電極は
、正の導電型であれば正の給電電圧と、負の導電型であれば負の電圧とつなげら
れている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】 さらに有利には反転およびレベルシフタ回路の少なくとも１つは、第１の導電
型の半導体基板中に形成されており、第１のｎ型トランジスタの制御入力側と接
続された信号入力側を有している。そしてこの第１のｎ型トランジスタの一方の
電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号出力側と
接続されている。さらにこの信号出力側にはｐ型トランジスタの一方の電極が接
続されており、このトランジスタの他方の電極は正の給電電圧におかれ、その制
御入力側はこの回路の信号入力側と接続されている。さらに信号入力側には、別
のｎ型トランジスタの一方の電極が接続されており、このトランジスタの他方の
電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続されている。
この場合、これらのｎ型トランジスタは、半導体基板中に埋め込まれ半導体基板
の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されている。好適に
は、この外側のウェルは給電電圧につなげられている。
型の半導体基板中に形成されており、第１のｎ型トランジスタの制御入力側と接
続された信号入力側を有している。そしてこの第１のｎ型トランジスタの一方の
電極は負の給電電圧とつなげられており、他方の電極はこの回路の信号出力側と
接続されている。さらにこの信号出力側にはｐ型トランジスタの一方の電極が接
続されており、このトランジスタの他方の電極は正の給電電圧におかれ、その制
御入力側はこの回路の信号入力側と接続されている。さらに信号入力側には、別
のｎ型トランジスタの一方の電極が接続されており、このトランジスタの他方の
電極は負の給電電圧におかれ、その制御入力側は信号出力側と接続されている。
この場合、これらのｎ型トランジスタは、半導体基板中に埋め込まれ半導体基板
の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されている。好適に
は、この外側のウェルは給電電圧につなげられている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】 本発明の原理によれば、反転およびレベルシフタ回路の信号入力側の前にｐ形
トランジスタが接続されており、このｐ型トランジスタの制御入力側はゼロ電位
におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反
転およびレベルシフタ回路と接続されている。
トランジスタが接続されており、このｐ型トランジスタの制御入力側はゼロ電位
におかれており、電極端子の一方には入力信号が供給され、他方の電極端子は反
転およびレベルシフタ回路と接続されている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】 従属請求項には本発明の好適な実施形態が示されている。次に、図面に示され
た複数の実施例に基づき本発明について詳しく説明する。
た複数の実施例に基づき本発明について詳しく説明する。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月２２日（２０００．１１．２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 慣用のＣＭＯＳテクノロジーを使用した場合、負の電圧のスイッチング時にＮ
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
ＭＯＳトランジスタにおいて寄生ダイオードが現れ、これにより漏れ電流が発生
する。したがって本発明によれば、制御回路に後置接続されたドライバまたは少
なくとも回路グループあるいはそれらのトランジスタを、少なくとも部分的に形
成された外側のウェルに移すことが提案される。その際、このウェルは基板の導
電型とは逆の導電型であり、給電電圧につなげられている。この半導体回路の利
点は、外側のウェルに埋め込まれたＮＭＯＳトランジスタの寄生ダイオードがも
はや導電状態となる可能性のないことである。これによりＮＭＯＳトランジスタ
のウェルに印加されるスイッチングされるべき負の電圧が、基板に存在する他の
回路にもはや悪影響を及ぼすおそれはない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】 本発明の格別有利な実施形態によれば制御回路は、ドライバ回路に接続された
複数の出力側をもつデコーダによって形成されている。さらに有利には、デコー
ダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接
続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
複数の出力側をもつデコーダによって形成されている。さらに有利には、デコー
ダにおいて活性的に接続されている出力側はゼロレベルを供給し、非活性的に接
続されている他のすべての出力側はそれぞれ正の電位レベルを供給する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】 本発明の１つの格別有利な実施形態によれば、ドライバ回路の出力側は少なく
とも１つの活性化線路対によって形成されている。相補的な個別線路から成るこ
の活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負
の活性化電圧を伝送し、この電圧は第１の反転およびレベルシフタ回路に後置接
続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、
複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。
この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回
路により、相補線路の電位の極性を取り替えることができる。
とも１つの活性化線路対によって形成されている。相補的な個別線路から成るこ
の活性化線路対は両方の線路上でゼロレベルまたはアクティブ状態で正または負
の活性化電圧を伝送し、この電圧は第１の反転およびレベルシフタ回路に後置接
続された活性化スイッチを介して活性化線路対へ供給される。本発明によれば、
複数の活性化線路対に同時に正および負の活性化電圧を供給することもできる。
この場合、活性化スイッチに前置接続され供給すべき活性化電圧を定める評価回
路により、相補線路の電位の極性を取り替えることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】 有利には正の活性化電圧の電位を、給電電圧の電位よりも上におくこともでき
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
る。この場合、第１の反転およびレベルシフタ回路と、正および負の活性化電圧
を活性化線路対へ供給する活性化スイッチとの間に、まえもって定められた導電
型のセーフティトランジスタ（ＮＭＯＳ）が接続されており、そのセーフティト
ランジスタの一方の電極端子が第１の反転およびレベルシフタ回路と、他方の電
極端子が活性化スイッチの制御端子と接続されていると有利である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (72)発明者 ハインツ ヘーニヒシュミット アメリカ合衆国 ニューヨーク イースト フィッシュキル ジェファーソン ブル ヴァード 819 (72)発明者 ゲオルク ブラウン ドイツ連邦共和国 ミュンヘン テレジエ ンヘーエ ６ベー Ｆターム(参考） 5B025 AD03 AD09 AE00 5F048 AA05 AB07 AC03 BA01 BE02 BE03 5F083 ER30 5F101 BE01
Claims (16)
- 【請求項１】 第１の導電型の半導体基板（１）に集積されて形成されてい
るドライバ回路（１３）と、該ドライバ回路（１３）の前段に接続されやはり半
導体基板（１）に形成されている制御回路が設けられており、 前記ドライバ回路は、正および／またはゼロ値の電圧レベルのスイッチングの
ためのＰＶスイッチングトランジスタと、負および／またはゼロ値の電圧レベル
のスイッチングのためのＮＶスイッチングトランジスタから成り、前記半導体基
板は基板レベルにおかれている半導体回路において、 前記ドライバ回路（１３）のＮＶスイッチングトランジスタ（３）は、半導体
基板中に埋め込まれた外側のウェル（１０）内に形成されており、該外側のウェ
ルは、前記第１の導電型とは逆の第２の導電型を有しており、該外側のウェル（
１０）は給電電圧とつなげられていることを特徴とする半導体回路。 - 【請求項２】 前記制御回路は、ドライバ回路（１３）に結合された複数の
出力側（１６，１６ａ）をもつデコーダ（１５）により形成されている、請求項
１記載の半導体回路。 - 【請求項３】 前記デコーダ（１５）の活性的に接続された出力側（１６ａ
）はゼロレベルを供給し、該デコーダの非活性的に接続された他のすべての出力
側はそれぞれ正の電位レベルを供給する、請求項２記載の半導体回路。 - 【請求項４】 前記ドライバ回路は複数の回路段から成り、該ドライバ回路
の第１段は第１の反転およびレベルシフタ回路（１７）を有する、請求項１から
３のいずれか１項記載の半導体回路。 - 【請求項５】 前記ドライバ回路の出力側は、相補的な個別線路（２０，２
０ａ）から成る少なくとも１つの活性化線路対によって形成されている、請求項
１から４のいずれか１項記載の半導体回路。 - 【請求項６】 前記第１の反転およびレベルシフタ回路（１７）に活性化ス
イッチ（１８，１８ａ）が後置接続されており、該活性化スイッチは、前記ドラ
イバ回路に加わる負の活性化電圧（１９）を、少なくとも１つの活性化線路対（
２０，２０ａ）における少なくとも第１の個別線路へスイッチングし、やはり前
記ドライバ回路に加わる正の活性化電圧（１９ａ）を、少なくとも１つの活性化
線路対における第２の個別線路へスイッチングする、請求項５記載の半導体回路
。 - 【請求項７】 正の活性化電圧（１９）の電位は給電電圧の電位と等しいか
またはそれよりも大きい、請求項６記載の半導体回路。 - 【請求項８】 第１の反転およびレベルシフタ回路（１７）に第２の反転お
よびレベルシフタ回路（２１）が後置接続されており、該第２の反転およびレベ
ルシフタ回路は、２つの非活性化スイッチ（２２，２２ａ）の制御端子と接続さ
れており、該非活性化スイッチの電極端子は、一方では基板レベルとつなげられ
ており、他方では少なくとも１つの活性化線路対における両方の個別線路相補的
な個別線路（２０，２０ａ）と接続されている、請求項７記載の半導体回路。 - 【請求項９】 第１の反転およびレベルシフタ回路（１７）と、正および負
の活性化電圧（１９，１９ａ）のスイッチングを行う活性化スイッチ（１８，１
８ａ）との間に、まえもって規定された導電型（ＮＭＯＳ）のセーフティトラン
ジスタ（２３，２３ａ）がそれぞれ接続されており、該セーフティトランジスタ
の制御端子は給電電圧とつなげられており、該セーフティトランジスタの電極端
子は、一方では第１の反転およびレベルシフタ回路と、他方では活性化スイッチ
と接続されている、請求項８記載の半導体回路。 - 【請求項１０】 ホールドトランジスタ（２４）が設けられており、該ホー
ルドトランジスタの制御入力側は、前記第１の反転およびレベルシフタ回路（１
７）の出力側と接続されており、該ホールドトランジスタの電極端子は、一方で
は給電電圧とつなげられており、他方では第１の反転およびレベルシフタ回路の
入力側と接続されている、請求項９記載の半導体回路。 - 【請求項１１】 前記ホールドトランジスタ（２４）は正の導電型のＭＯＳ
トランジスタにより形成されている、請求項１０記載の半導体回路。 - 【請求項１２】 前記の第１および第２の反転およびレベルシフタ回路（１
７，２１）、セーフティトランジスタ（２３，２３ａ）、活性化スイッチおよび
非活性化スイッチ（１８，１８ａ，２２，２２ａ）は、半導体基板における外側
のウェル（１０）内部に埋め込まれている、請求項１から１１のいずれか１項記
載の半導体回路。 - 【請求項１３】 前記ホールドトランジスタ（２４）は外側のウェル内に埋
め込まれている、請求項１２記載の半導体回路。 - 【請求項１４】 第１の導電型の半導体基板に集積されて形成されている互
いに逆の極性の２つのトランジスタ（３２，３４）と、信号入力側（３０）およ
び信号出力側（３１）が設けられており、前記半導体基板は基板レベルにおかれ
ている半導体回路において、 前記トランジスタの制御入力側は信号入力側（３０）と接続されており、正の
導電型のトランジスタ（３２）の一方の電極は正の給電電圧（３３）とつなげら
れ、他方の電極は出力側（３１）と接続されており、 負の導電型のトランジスタ（３４）は、半導体基板中に埋め込まれ第１の導電
型とは逆の第２の導電型をもつ外側のウェル内に形成されており、 該外側のウェルは給電電圧につなげられていることを特徴とする、 半導体回路。 - 【請求項１５】 第１の導電型の半導体基板に集積されて形成されている正
および負の導電型のトランジスタと、信号入力側および信号出力側が設けられて
おり、前記半導体基板は基板レベルにおかれている半導体回路において、 第１の負の導電型のトランジスタ（４３）の制御入力側は信号入力側（４０ａ
）と接続されており、 該第１の負の導電型のトランジスタの一方の電極は負の給電電圧（４０ｃ）に
おかれ他方の電極は信号出力側（４１）と接続されており、 該信号出力側に正の導電型のトランジスタ（４４）の一方の電極が接続されて
おり、該正の導電型のトランジスタの他方の電極は正の給電電圧（４０ａ）とつ
なげられており、該正の導電型のトランジスタの制御入力側は前記信号入力側（
４０ａ）と接続されており、 該信号入力側には、第２の負の導電型のトランジスタ（４２）の一方の電極が
接続されており、該第２の負の導電型のトランジスタの他方の電極は負の給電電
位（４０ｃ）とつなげられており、該第２の負の導電型のトランジスタの制御入
力側は信号出力側（４１）と接続されており、 前記の負の導電型の各トランジスタ（４２，４３）は、半導体基板中に埋め込
まれ第１の導電型とは逆の第２の導電型をもつ外側のウェル内に形成されており
、 該外側のウェルは給電電圧とつなげられていることを特徴とする、 半導体回路。 - 【請求項１６】 前記半導体回路における信号入力側（４０ａ）の前に正の
導電型のトランジスタ（４５）が介在接続されており、該トランジスタの制御入
力側はゼロ電位とつなげられており、該トランジスタの一方の電極端子には信号
（４０）が加えられ、他方の電極端子は信号入力側（４０ａ）と接続されている
、請求項１５記載の半導体回路。
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