KR100358868B1 - 출력 버퍼 제어 회로 - Google Patents

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Abstract

출력용 MOS 트랜지스터의 게이트 입력의 진폭이 프로그램 또는 마스크 옵션에 따라 가변적이어서, 과다한 출력 전류에 수반하는 불필요한 전자기 간섭 및 불필요한 전류 소비가 없고, 범용의 집적 회로에 사용하기에 적합한 출력 버퍼 제어 회로가 제공된다. 게이트 전압 선택기 회로(2)는, 선택 신호 S1, S2, S3의 조합에 대응하여, 3개의 전압 (VDD+ α), VDD, (VDD- β) 중 하나를 선택한다. 레벨 변환 회로(3)는, 게이트 전압 선택 회로(2)가 선택한 전압 V1을, 외부로 출력해야 할 소스 출력 신호에 응답하여 이 소스 출력 신호와 동일한 주기로 ON·OFF하여, 출력 버퍼(4)의 n-MOS 트랜지스터에 게이트 입력으로서 전달한다. 소스 출력 신호의 진폭 VDD이, 게이트 전압 선택기 회로(2)가 선택한 전압 V1으로 레벨 변환되게 한다. 레벨 변환된 진폭 V1이 선택 신호 S1, S2, S3에 따라 가변적이므로, 최적의 출력 전류를 얻을 수 있다.

Description

출력 버퍼 제어 회로{OUTPUT BUFFER CONTROL CIRCUIT}
본 발명은 일반적으로 반도체 집적 회로의 출력 버퍼 제어 회로에 관한 것이다. 더 상세하게는, 본 발명은 출력 트랜지스터의 게이트 출력값이 변경될 수 있게 함으로써 출력 전류값이 변경될 수 있는 출력 버퍼 내에서의 게이트 전압 제어 기술에 관한 것이다.
반도체 집적 회로에 있어서, 집적 회로로부터의 출력 전류는 중요한 특성 중의 하나이다. 반도체 집적 회로로부터의 출력 전류는 출력 버퍼가 흐르게 할 수 있는 최대 허용 가능 전류이다. 예를 들어, 집적 회로의 규격 항목 중 하나로서 저레벨 출력 전류 IOL이 있다. 이러한 저레벨 출력 전류 IOL에서, 발광 다이오드(LED)를 직접 구동하기 위해서, 다른 출력 버퍼에 비해 큰 전류를 출력할 수 있는 출력 버퍼가 필요하다는 사양이 있다. 예를 들면, 전원 전압이 VDD=1.8 내지 5.5V이고 저레벨 출력 전압은 VOL=0.4V인 조건 하에서, 저레벨 출력 전류는 IOL=20㎃이다.
출력용으로 MOS 트랜지스터가 사용되는 경우, MOS 트랜지스터는 I=1/2 ×μ× COX× W/L × (VGS- Vth)2인 출력 전류가 흐르게 할 수 있다 (단, μ는 캐리어의 이동도, COX는 게이트 절연막의 정전 용량, W는 채널폭, L은 채널 길이, VGS는 게이트-소스 전압, Vth는 임계값 전압을 나타냄). 상기의 출력 전류식에서, 캐리어 농도에 따라 이동도 μ가 대강 결정된다. 이동도 μ는 캐리어 농도가 낮아짐에 따라 커지는 경향이 있지만, 포화 경향을 나타내므로 어떤 선정된 값을 초과할 수는 없다. 한편, 게이트 절연막을 얇게 하여 게이트 용량 COX을 증가시키고 채널 길이 L을 단축하여 출력 전류를 증가시키는 방법이 있다. 그러나, 이 방법은 제조 상의 어려움을 수반할 뿐만 아니라 절연막의 파손 또는 핫 캐리어의 발생 및 임계 전압 Vth의 변동 등 신뢰성의 저하를 유발할 수 있다. 또한, 게이트 소스 전압 VGS및 트랜지스터의 임계값 전압 Vth는 회로의 조건에 의해 제약을 받으므로, 자유도가 작다.
이러한 조건 하에서, 종래에는 출력용 MOS 트랜지스터의 채널폭 W를 더 넓게 함으로써 출력 전류를 증대시키는 것이 일반적이었다. 특히, 게이트-소스 전압 VGS가 낮은 저전원 전압의 집적 회로에서는, 저레벨의 출력 전류 IOL을 보장하기 위해 출력 트랜지스터의 채널폭 W를 크게 할 필요가 있다. 그러나, 이러한 방법은 칩 규모를 증가시켜서 단가를 상승시키는 단점을 가진다. 일반적으로, 출력 버퍼는 칩 상의 패드 전극(외부로의 접속 전극)에 인접하여 배치되고, 최근에는 제조 공정이 세분화되어 칩 규모가 패드 전극의 주위에서 결정된다. 즉, 출력 MOS 트랜지스터의 채널폭 W가 증가되는 경우, 칩 규모의 증가와 직결되는 것이다.
일본 특허 출원 공개 공보 제 3-247013 호에는 출력 전류를 증대시키는 기술이 개시되어 있다. 이 기술은 출력 트랜지스터의 게이트-소스 전압 VGS를 전원 전압 VDD보다 높아질 수 있게 하여, 게이트-소스 전압 VGS를 종래의 출력 버퍼보다 높게 함으로써, 큰 전류 출력을 가능하게 한다. 도 1은 상기 공보에 개시된 출력 버퍼로부터 수정된 출력 버퍼를 도시하는 회로도이다. 도 1을 참조하면, 출력 버퍼는, 승압 회로(20)가 전원 전압 VDD를 전원 전압보다 높은 전압 VCC로 상승시켜, 그 전압 VCC를 CMOS 구조를 가지는 인버터(26 및 27)의 전원 전압으로서 인가한다. 따라서, 출력용 n-MOS 트랜지스터 QN0를 구동하기 위한 인버터(26 및 27)는 전원 전압 VDD보다 큰 게이트 입력에 의해 출력 트랜지스터 QN0를 구동하므로, 종래와 동일한 채널폭을 가지는 출력 트랜지스터가 사용되는 경우에서도, 흐르게 할 수 있는 출력 전류의 양을 증대시킬 수 있다.
일본 특허 출원 공개 공보 제 3-247013 호에 따른 출력 버퍼는, 출력용 MOS 트랜지스터의 채널폭 W를 증대시키지 않고서, 즉 칩 규모를 증가시키지 않고서도 출력 전류를 큰 전류로 상승시킬 수 있다. 그러나, 출력 버퍼는 필요 이상의 큰 전류를 출력하여 불필요한 소비 전류를 증가시킬 뿐만 아니라, 큰 출력 전류의 유입 또는 유출에 수반하는 전원 또는 그라운드 전위의 변동으로 인해 발생하는 전자기 간섭의 부작용도 유발한다. 즉, 도 1을 참조하면, 상기 출력 버퍼의 경우에서, 출력용 n-MOS 트랜지스터 QN0의 게이트 입력(인버터(27)의 출력 신호 전압)의 진폭은 승압 회로(20)의 출력 전압 VCC이다. 그러나, 승압 회로(20)의 승압 출력 전압 VCC는 전원 전압 VDD에 의해 결정되기 때문에, 결국 트랜지스터 QN0의 게이트 입력의 진폭은 전원 전압 VDD에 의존하게 된다.
여기에서, 출력 버퍼는 전원 전압 VDD가 최소값인 경우에도 출력 전류를 확보할 수 있는 것으로 가정한다. 이러한 경우에서, 전원 전압 VDD가 최대 방향으로 변동하는 경우 또는 이 출력 버퍼를 탑재한 반도체 집적 회로가 고전원 전압을 가지는 응용 장치에 이용되는 경우, 출력 전류가 지나치게 크기 때문에 전자기 간섭이 증가한다. 또한, 불필요한 소비 전류의 낭비도 있다. 전원 전압 VDD가 최대인 경우에 필요한 출력 전류를 확보할 수 있게 되어 있는 출력 버퍼에 있어서는, 전원 전압 VDD가 최소일 때는 필요한 출력 전류를 확보할 수 없게 된다.
또한 상기 공보에 개시된 출력 버퍼는 범용의 집적 회로에 적용될 수 없다. 출력용 트랜지스터 QN0의 게이트 전압이 집적 회로의 설계 단계에서 승압 회로(20)의 출력 전압 VCC로 고정되기 때문에, 다양한 종류의 응용 장치가 요구하는 복수 종류의 출력 전류에 대응할 수가 없다.
상기와 같은 관점에서, 본 발명의 목적은 전술한 문제들을 해결하기 위해, 출력용 MOS 트랜지스터의 게이트 전압이 각각의 사용자의 프로그램 또는 마스크 옵션에 따라 가변적이어서, 과다한 출력 전류로 인한 전자기 간섭 및 불필요한 전류 소비없이 최적의 출력 전류가 집적 회로 응용 장치에 인가될 수 있게 하는 출력 버퍼 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은, 출력용 MOS 트랜지스터의 게이트 전압이 가변적이어서, 각종 응용 장치가 요구하는 복수 종류의 출력 전류로 전환할 수 있고, 따라서 범용의 집적 회로에 응용되기 쉬운 출력 버퍼 제어 회로를 제공하는 것이다.
본 발명의 제1 양태에 따르면, 상기의 목적들을 달성하기 위해, 전압값이 각각 상이한 직류 전압들이 입력되는 복수의 전압원 단자, 출력 단자에 전류를 공급하는 절연 게이트 전계 효과 트랜지스터, 복수의 전압원 단자에 입력된 복수의 직류 전압 중 하나의 전압을 선택하는 전압 선택 수단, 및 전압 선택 수단의 출력 전압을, 외부로 출력해야 할 소스 출력 신호에 응답하여, 소스 출력 신호와 동일한 주기로 절연 게이트 전계 효과 트랜지스터의 게이트 전극에 입력하는 수단을 포함하는 출력 버퍼 제어 회로가 제공된다.
본 발명의 제2 양태에 따르면, 상기 제1 양태에 있어서, 전압 선택 수단의 출력 전압은 제조 공정에서 선택되어 고정된 전압인 출력 버퍼 제어 회로가 제공된다.
본 발명의 제3 양태에 따르면, 상기 제1 양태에 있어서, 전압 선택 수단의 출력 전압은, 외부로부터의 프로그래밍된 제어 신호에 따라 복수의 직류 전압 중어느 하나로 선택적으로 변경될 수 있는 출력 버퍼 제어 회로가 제공된다.
본 발명의 제4 양태에 따르면, 전압값이 각각 상이한 직류 전압이 입력되는 복수의 전압원 단자, 출력 단자에 전류를 공급하는 출력용의 절연 게이트 전계 효과 트랜지스터, 복수의 전압원 단자에 입력된 복수의 직류 전압 중 어느 하나의 전압 및 외부로부터 입력되어 출력용 절연 게이트 전계 효과 트랜지스터를 통해 출력해야 할 소스 출력 신호가 입력되며, 상기 입력된 하나의 전압을, 상기 소스 출력 신호에 응답하여 소스 출력 신호와 동일한 주기로 절연 게이트 전계 효과 트랜지스터의 게이트 입력으로서 공급 또는 차단하는 레벨 변환 수단, 및 복수의 전압원 단자 중 어느 하나와 레벨 변환 수단의 전압 입력점 사이에 제공되는 전기 배선을 포함하는 출력 버퍼 제어 회로가 제공된다.
본 발명의 제5 양태에 따르면, 전압값이 각각 상이한 직류 전압이 입력되는 복수의 전압원 단자, 외부로부터 입력된 프로그래밍된 제어 신호에 응답하여, 복수의 전압원 단자에 입력된 복수의 직류 전압 중 하나의 전압을 선택하는 전압 선택 수단, 출력 단자에 전류를 공급하는 출력용 절연 게이트 전계 효과 트랜지스터, 및 전압 선택 수단과 출력용 절연 게이트 전계 효과 트랜지스터 사이에 배치되고, 출력용 절연 게이트 전계 효과 트랜지스터를 통하여 출력해야 할 소스 출력 신호에 응답하여, 전압 선택 수단이 선택하여 출력한 전압을, 소스 출력 신호와 동일한 주기로 출력용 절연 게이트 전계 효과 트랜지스터의 게이트 입력으로서 공급 또는 차단하는 레벨 변환 수단을 포함하는 출력 버퍼 제어 회로가 제공된다.
본 발명의 상기 제6 양태에 따르면, 상기 제5 양태의 출력 버퍼 제어 회로로 구성되는 제1 출력 버퍼 제어 회로, 및 상기 제5 양태의 레벨 변환 수단 및 출력용 절연 게이트 전계 효과 트랜지스터로 구성되는 제2 출력 버퍼 제어 회로를 포함하고, 제1 출력 버퍼 제어 회로의 레벨 변환 수단의 전압 입력점을 제2 출력 버퍼 제어 회로의 레벨 변환 수단의 전압 입력점에 공통 접속하여,상기 제1 출력 버퍼 제어 회로의 전압 선택 수단이 제1 출력 버퍼 제어 회로와 제2 출력 버퍼 제어 회로 양자 모두에 의해 공유되도록 한 출력 버퍼 제어 회로가 제공된다.
본 발명의 제7 양태에 따르면, 상기 제5 양태의 복수의 출력 버퍼 제어 회로가 제공되고, 각각의 출력 버퍼 제어 회로들 간에, 대응하는 출력 단자끼리를 공통 접속한 출력 버퍼 제어 회로가 제공된다.
본 발명의 제8 양태에 따르면, 전압값이 각각 상이한 직류 전압이 입력되는 N개(N은 2 이상의 자연수)의 전압원 단자; 출력 단자와 접지 전위점 사이에 전류 경로를 제공하도록 접속된 출력용 n 채널 MOS 전계 효과 트랜지스터; p 채널 MOS 전계 효과 트랜지스터, 및 외부로부터의 2치 제어 신호에 대응하여 p 채널 MOS 전계 효과 트랜지스터의 게이트 전극과 고전압원 간의 ON-OFF를 수행하는 아날로그 스위치를 포함하는 N세트의 전환 회로(change-over circuit)가 제공되며, 각각의 전환 회로의 고전압원에는 최고 전위의 전압원 단자의 전압을 인가하고, 각각의 전환 회로의 p 채널 MOS 전계 효과 트랜지스터의 소스 전극에는 N개의 전압원 단자에 입력되는 N개의 직류 전압을 할당하여 인가하며, 외부로부터의 N개의 2치 제어 신호를 각각의 전환 회로의 2치 제어 신호로서 할당하여 인가하며, 각각의 전환 회로의 p 채널 MOS 전계 효과 트랜지스터의 드레인 전극이 공통 접속되게 하는 전압 선택 수단, 및 전압원과 출력용 n 채널 MOS 전계 효과 트랜지스터의 게이트 전극의 사이에 제공되어, 출력용 n 채널 MOS 전계 효과 트랜지스터를 통해 외부로 출력해야 할 소스 출력 신호에 따라 ON-OFF를 수행하는 스위치들로 구성되는 레벨 변환 수단으로서, 전압원이 전압 선택 수단의 N개의 p 채널 MOS 전계 효과 트랜지스터의 공통 드레인 전극에 접속된 레벨 변환 수단을 포함하는 출력 버퍼 제어 회로가 제공된다.
본 발명의 제9 양태에 따르면, 전압값이 각각 상이한 직류 전압이 입력되는 N개(N은 2 이상의 자연수)의 전압원 단자; 출력 단자와 접지 전위점의 사이에 전류 경로를 제공하도록 접속된 출력용 n 채널 MOS 전계 효과 트랜지스터; 고전압원과 접지 전위점 사이에 병렬로 제공된 2개의 전류 경로를 외부로부터의 2치 제어 신호 및 그 반전 신호를 이용하여 변경함으로써 2치 제어 신호에 대응하는 2치 제어 신호를 생성하고, 생성된 2치 제어 신호를 이용하여 p 채널 MOS 전계 효과 트랜지스터의 ON-OFF를 제어하는 N세트의 전환 회로를 구비하고, 각각의 전환 회로의 고전압원에는 최고 전위의 전압원 단자의 전압을 인가하고, 각각의 전환 회로의 p 채널 MOS 전계 효과 트랜지스터의 소스 전극에는 N개의 전압원 단자에 입력되는 N개의 직류 전압을 할당하여 인가하며, 외부로부터의 N개의 2치 제어 신호를 각각의 전환 회로의 2치 제어 신호로서 할당하여 인가하고, 각각의 전환 회로의 p 채널 MOS 전계 효과 트랜지스터의 드레인 전극이 공통 접속되게 하는 전압 선택 수단; 및 상기 출력용 n 채널 MOS 전계 효과 트랜지스터를 통해 출력해야 할 소스 출력 신호를 입력하는 동시에 소스 출력 신호 및 그 반전 신호를 이용하여 전압원과 접지 전위점 사이에 병렬로 제공된 전류 경로를 변경함으로써, 소스 출력 신호와 동일한 주기를 가지고 전압원의 전압과 동일한 고레벨의 진폭을 가지는 2치 제어 신호를 생성하고, 출력용 n 채널 MOS 전계 효과 트랜지스터의 게이트 입력으로서 인가하는 레벨 변환 수단으로서, 전압원이 전압 선택 수단의 N개의 p 채널 MOS 전계 효과 트랜지스터의 공통 드레인 전극에 접속된 레벨 변환 수단을 포함하는 출력 버퍼 회로가 제공된다.
본 발명의 제10양태에 따르면, 제1 양태 내지 제9 양태의 어느 하나에 있어서, 전압값이 상이한 직류 전압이 입력되는 복수의 전압원 단자는, 전원 전압이 입력되는 전압원 단자, 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로가 제공된다.
본 발명에 대해 전술한 것과 그 이외의 목적 및 신규한 특성들은 첨부된 도면을 참조로 아래의 설명을 숙지함으로써 완전히 이해될 수 있을 것이다. 그러나, 도면들은 단지 예시의 목적으로만 제공된 것이며, 본 발명의 한계를 한정하기 위한 것이 아님에 유의한다.
도 1은 종래 기술에 따른 출력 버퍼 제어 회로의 일례를 도시하는 회로도.
도 2는 본 발명의 출력 버퍼 제어 회로의 구조를 도시하는 블록도.
도 3은 제1 실시예에 따른 게이트 전압 선택기 회로를 도시하는 회로도.
도 4는 제1 실시예에 따른 레벨 변환 회로를 도시하는 회로도.
도 5는 제1 실시예에 따른 출력 버퍼를 도시하는 회로도.
도 6은 제2 실시예에 따른 게이트 전압 선택기 회로를 도시하는 회로도.
도 7은 제3 실시예에 따른 출력 버퍼 제어 회로의 구조를 도시하는 블록도.
도 8은 제4 실시예에 따른 출력 버퍼 제어 회로의 구조를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 1A, 1B, 1C : 출력 버퍼 제어 회로
2 : 게이트 전압 선택기 회로
3 : 레벨 변환 회로
4 : 출력 버퍼
5, 5A, 5B, 5C : 출력 단자
6A, 6B, 6C : 인버터
7A, 7B, 7C : 레벨 시프터
8A, 8B, 8C : 입력점
80 : 출력점
81 : 배선
본 발명의 바람직한 실시예가 첨부된 도면을 참조로 상세하게 설명될 것이다. 도 2는 본 발명에 따른 출력 버퍼 제어 회로를 도시하는 블록도이다. 도 2를 참조하면, 본 발명의 출력 버퍼 제어 회로(1)는, 게이트 전압 선택기 회로(2), 레벨 변환 회로(3) 및 출력 버퍼(4)로 구성된다. 게이트 전압 선택기 회로(2), 레벨 변환 회로(3) 및 출력 버퍼(4) 각각의 일례가 도 3, 도 4 및 도 5에 도시되어 있다.
도 2를 참조하면, 게이트 전압 선택기 회로(2)는, 선택 신호 S1, S2및 S3의 조합에 따라, 외부로부터 입력된 세 개의 DC 전압 (VDD+ α), VDD, (VDD+ β) 중 하나의 전압을 선택한다. 레벨 변환 회로(3)는 외부로 출력해야 할 신호 Vout에 응답하여, 게이트 전압 선택기 회로(2)의 DC 출력 전압 V1을 ON 및 OFF로 변경함으로써, 출력 버퍼(4)를 구성하는 n-MOS 트랜지스터의 게이트 입력 V2로서 인가한다. 즉, 출력용 n-MOS 트랜지스터(도 5)의 게이트 입력의 진폭을 소스 출력 신호 Vout의 진폭 VDD로부터 게이트 전압 선택기 회로(2)의 출력 전압 V1으로 레벨 변환한다. 출력 버퍼(4)는, 소스는 접지되고 드레인은 개방되는 n-MOS 트랜지스터 QNO를 포함함으로써, 레벨 변환 회로(3)에 의해 출력된 게이트 입력 V2에 응답하여, 출력 단자(5)를 통해 외부의 부하에 출력 전류를 공급한다.
도 3에 도시된 제1 실시예의 게이트 전압 선택기 회로(2)는, 출력용 트랜지스터 QNO의 게이트 입력 V2의 고레벨이 외부로부터 프로그램적으로 변경될 수 있다. 도 3을 참조하면, 세 개의 선택 신호 S1, S2및 S3는, 그 중 하나만이 고레벨(H)이 되고, 나머지 두 신호는 저레벨(L)이 되도록 설정된다. 이제, 선택 신호 S1은 "H"이고, 선택 신호 S2는 "L"이며, 선택 신호 S3는 "L"인 것으로 가정하자. 이러한 경우에, 도 3의 최상단은 전압 (VDD+ α)이 인가되는 레벨 시프터(7A)를 나타내며, 여기에서 n-MOS 트랜지스터 QN1은 ON 상태가 되는 반면 n-MOS 트랜지스터 QN2는 OFF 상태가 된다. 이로 인해, 트랜지스터 QN1의 드레인 레벨은 "L"이 되고, 그 "L" 레벨이 p-MOS 트랜지스터 QP2의 게이트 전극에 인가되어, p-MOS 트랜지스터 QP2는 ON 상태가 되는 한편, n-MOS 트랜지스터 QN2의 드레인 레벨은 (VDD+ α)가 된다. 또한, 상기 n-MOS 트랜지스터 QN2의 드레인 레벨 (VDD+ α)가 n-MOS 트랜지스터 QP1의 게이트 전극을 향해 피드백되기 때문에, p-MOS 트랜지스터 QP1은 완전하게 OFF 상태가 되고, n-MOS 트랜지스터 QN1의 드레인 전극은 그라운드 전위가 된다. 최종적으로, 출력의 p-MOS 트랜지스터 QP7는, 접지 전위의 게이트 전압을 인가받아, ON 상태가 된다.
한편, 전압 VDD가 인가되는 중단의 레벨 시프터(7B)에서는, 제어 신호 S2가 "L"이기 때문에, 인버터(6B)의 출력은 "H"가 된다. 이로 인해, n-MOS 트랜지스터 QN3는 OFF 상태가 되고, n-MOS 트랜지스터 QN4는 ON 상태가 되기 때문에, 게이트 전극이 전압 VDD+ α가 인가되는 출력의 n-MOS 트랜지스터 QP8및 QP9는 완전한 OFF 상태가 된다.
또한, 전압 (VDD- β)가 인가되는 최하단의 레벨 시프터(7C)에서도, 출력 p-MOS 트랜지스터 QP10및 QP11의 쌍은 함께, 중단의 레벨 시프터(7B)와 동일한 상태인 완전한 OFF 상태가 된다.
그 결과, 게이트 전압 선택기 회로(2)는 출력점 N1에 전압 (VDD+ α)을 출력한다. 즉, 출력 V1은 VDD+ α와 동일하다. 또한, 게이트 전압 선택기 회로에서, 출력 전압 V1을 선택하기 위한 출력단의 p-MOS 트랜지스터에서, 최대 전압 (VDD+ α)가 출력되는 경우에는 트랜지스터 QP1만이 사용되는 반면에, (VDD+ α) 보다 낮은 전압 VDD또는 (VDD- β)가 출력되는 경우에는 트랜지스터 QP8과 QP9, 또는 트랜지스터 QP10과 QP11과 같은 두 개의 p-MOS 트랜지스터들이 쌍을 이루어 사용되는데, 그 이유는 출력점 N1으로부터의 전류의 역류를 방지하기 때문이다. 즉, 중단의 전압 VDD를 선택하는 회로를 예로 들어 출력점 N1의 전위는 (VDD+ α)인 것으로 가정한다. 이 전위는 중단의 회로의 p-MOS 트랜지스터 QP9의 웰 전위(=VDD) 보다 높다. 결과적으로, p-MOS 트랜지스터 QP9가 없는 경우, 출력점 N1의 전위 (VDD+ α)는 p-MOS 트랜지스터의 웰을 통과하여 출력점 N1으로부터 전류가 흐르게 된다. 트랜지스터 QP9가 제공됨으로써 이러한 현상은 방지된다.
다음으로, 선택 신호 S1, S2및 S3가 각각 S1="L", S2="H", S3="L"이 되는 경우, 인버터(6A)의 출력은 "H"가 되므로, n-MOS 트랜지스터 QN2는 ON 상태가 되고, p-MOS 트랜지스터 QP1의 게이트 전압 레벨은 그라운드 전위가 된다. 이로 인하여,p-MOS 트랜지스터 QP1이 ON 상태가 되고, 게이트 전압이 (VDD+ α)인 출력용 p-MOS 트랜지스터 QP7은 완전한 OFF 상태가 된다. 또한, 선택 신호 S2는 "H"가 되므로, 출력용 p-MOS 트랜지스터 QP8및 QP9의 쌍은 함께 ON 상태가 된다. 또한, 선택 신호 S3는 "L"이기 때문에, 인버터(7C)의 출력은 "H"가 된다. 이로 인해, 전압 (VDD+ α)가 게이트 전극에 인가되어, QP10및 QP11의 쌍은 완전하게 OFF 상태가 된다. 그 결과, 출력점 N1의 전압은 V1=VDD가 된다.
다음으로, 선택 신호 S1, S2및 S3가 각각 S1="L", S2="L", S3="H"가 되는 경우, 인버터(6A)의 출력은 "H"가 되므로, n-MOS 트랜지스터 QN2는 ON 상태가 되고, n-MOS 트랜지스터 QN1은 OFF 상태가 되며, p-MOS 트랜지스터 QP1의 게이트 전압 레벨은 그라운드 전위가 된다. 이로 인해, p-MOS 트랜지스터 QP1이 ON 상태가 되고, 게이트 전압이 (VDD+ α)가 되는 출력용 p-MOS 트랜지스터 QP7은 완전한 OFF 상태가 된다. 또한, 선택 신호 S2는 "L"이 되므로, 출력용 p-MOS 트랜지스터 QP8및 QP9의 쌍은 함께 ON 상태가 된다. 또한, 선택 신호 S3는 "H"이기 때문에, p-MOS 트랜지스터 QP10및 QP11의 쌍은 함께 ON 상태가 된다. 그 결과, 출력점 N1의 전압은 V1= (VDD- β)가 된다.
전술한 바와 같이, 본 실시예의 게이트 전압 선택기 회로는 외부로부터의 선택 신호 S1, S2, S3의 조합에 따라 출력 전압을 선택할 수 있다. 세 개의 선택 신호 중 어느 신호를 고레벨로 할 것인지를 프로그램적으로 제어할 수 있기 때문에, 상황에 따라 게이트 전압을 제어할 수 있다. 예를 들어, 일반적으로는 선택 신호 S2가 고레벨로 되고, 독립적으로 제공된 전원 검출 수단(도시되지 않음)에 의해 전원 VDD의 저하가 검출될 때 선택 신호 S1을 고레벨로 전환하는 프로그램인 경우, 출력용 n-MOS 트랜지스터 QN0의 게이트 입력 레벨을 (VDD+ α)로 높일 수 있으므로, 전원 전압의 저하와 무관하게 출력 전류를 확보할 수 있다.
도 4를 참조하면, 레벨 변환 회로(3)의 회로도의 일례가 도시되어 있다. 도 4를 참조하면, 소스 출력 신호 Vout이 "L"일 때, n-MOS 트랜지스터 QN7은 OFF 상태이고 n-MOS 트랜지스터 QN8는 ON 상태가 된다. 이로 인해, 트랜지스터 QN8의 드레인 레벨은 "L"이 되고, 다른 쪽의 p-MOS 트랜지스터 QP12의 게이트 전극에 그 "L" 레벨이 인가되므로, p-MOS 트랜지스터 QP12는 ON 상태가 된다. 그 결과, n-MOS 트랜지스터 QN7의 드레인 레벨은 v1이 된다. 또한, 상기 n-MOS 트랜지스터 QN7의 드레인 레벨 v1이 p-MOS 트랜지스터 QP13의 게이트 전극에 인가되도록 피드백이 수행되기 때문에, p-MOS 트랜지스터 QP13은 완전하게 OFF 상태가 되고, 따라서 n-MOS 트랜지스터 QN8의 드레인 전극은 그라운드 전위가 된다. 최종적으로, 출력점 N2의 전위 v2는전단의 게이트 전압 선택기 회로(2)의 출력 레벨인 전위 v1이 된다. 한편, 소스 출력 신호 Vout이 "H"인 경우, 출력점 N2의 전위 V2는 반대로 접지 레벨이 된다.
상기 동작에 따르면, 도 4에 도시된 레벨 변환 회로(3)는, 소스 출력 신호 Vout과 동일한 주기로 출력점 N2의 신호 V2를 출력한다. 즉, 레벨 변환 회로(3)는 소스 출력 신호 Vout을 진폭 V1의 신호 V2로 변환한다.
다음으로, 도 6을 참조하면, 본 발명의 제2 실시예에 따른 게이트 전압 선택기 회로가 도시되어 있다. 게이트 전압 선택기 회로는 마스크 옵션(mask option)에 의해 전압 선택이 변경될 수 있게 한다. 도 6을 참조하면, 제2 실시예에서는, 제조 공정 중간에서 세 개의 입력점(8A, 8B, 8C) 중 어느 하나(이 경우에서는 입력점 8C)와 출력점(80) 사이에 마스크 옵션에 의한 배선(81)이 제공된다. 이로 인해, 외부로부터 입력점(8A)에 인가된 전압 (VDD+ α), 입력점(8B)에 인가된 전압 VDD, 입력점(8C)에 인가된 전압 (VDD- β) 중 어느 하나가 선택되어, 후속 단계의 레벨 변환 회로에 출력 전압 v1으로서 입력될 수 있다.
어느 전압이 출력 전압 v1으로서 선택될지를 마스크 옵션에 의해 선택할 수 있기 때문에, 집적 회로 응용 장치가 요구하는 출력 전류에 대응하여 출력용 트랜지스터 QN0의 게이트 입력의 진폭을 설정할 수 있다. 본 제2 실시예는, 도 3에 도시된 제1 실시예에 따른 게이트 전압 선택기 회로에 비해 자유도가 감소되지만 회로 규모가 소형화될 수 있다는 이점을 지닌다.
다음으로, 도 7을 참조하면, 본 발명의 제3 실시예에 따른 출력 버퍼 제어 회로의 블록도가 도시되어 있다. 본 실시예에는, 제1 실시예의 출력 버퍼 제어 회로가 복수 제공되므로, 복수의 출력 단자에 대응할 수 있다. 도 7을 참조하면, 두 개의 출력 버퍼 제어 회로(1A, 1B)가 제공되어 있다. 각각의 제어 회로(1A, 1B)는 제1 실시예에서와 동일한 출력 버퍼 제어 회로이다. 비록 두 개의 제어 회로(1A, 1B)가 세 개의 제어 전압 (VDD+ α), VDD, (VDD- β)를 공유하지만, 선택 신호 S1, S2, S3, 소스 출력 신호 Vout1및 Vout2, 및 출력 단자(5A 및 5B)는 각각의 제어 회로(1A 및 1B)마다 독립적이다.
제3 실시예에서, 출력 버퍼 제어 회로(1A)의 선택 신호 S1A가 "H"이고, 출력 버퍼 제어 회로(1B)의 선택 신호 S3B가 "H"가 되도록 프로그래밍되는 경우, 출력 단자(5A)의 출력 전류는 증가하고 출력 단자(5B)의 출력 전류는 감소하도록, 모든 출력 단자에서의 출력 전류의 양을 변경하는 것이 가능하다.
도 8은 본 발명의 제4 실시예에 따른 출력 버퍼 제어 회로를 도시하는 블록도이다. 도 8을 참조하면, 본 실시예에는 두 개의 출력 버퍼 제어 회로(1A 및 1C)가 제공된다. 그러나, 각각의 제어 회로의 구조는 서로 다르며, 제어 회로(1A)는 제1 실시예의 제어 회로와 동일하고, 제어 회로(1C)는 게이트 전압 선택기 회로를 배제한 구조를 가진다. 제어 회로(1A)의 게이트 전압 선택기 회로(2)의 출력이 제어 회로(1C)의 레벨 변환 회로에도 입력되도록, 하나의 게이트 전압 선택기 회로가두 개의 제어 회로에 공유된다. 본 실시예의 출력 버퍼 제어 회로에서는, 두 개의 출력 단자(5A 및 5B)가 동일한 양의 출력 전류를 가지기 때문에, 출력 단자 마다에서의 출력 전류 양이 서로 다를 수가 없다. 그러나, 회로 규모를 소형화할 수 있다는 이점이 있다.
또한, 전체 실시예에서, 외부로부터 인가된 세 종류의 직류 전압은 전원 전압보다 높은 (VDD+ α), 전원 전압 VDD, 및 전원 전압보다 낮은 (VDD- β)이다. 그러나, 본 발명은 여기에 국한되지 않는다. 입력 직류 전류의 수가 두 개 이상의 복수인 경우에도, 본 실시예에서와 동일한 작용 및 효과를 얻을 수 있다. 이러한 경우에, 프로그래밍 가능한 게이트 전압 선택기 회로를 사용하기 위해, 입력 직류 전압과 동일한 개수의 2치 제어 신호를 프로그래밍용 선택 신호로서 사용하고, 상기 복수의 선택 신호 중 하나만이 다른 선택 신호에 대해 반전되는 프로그램이 구현된다. 또한, 상기 전압은 전원 전압 및 그 상하에 분포된 전압일 필요는 없다. 본 발명에서는, 전원 전압보다 높은 전압만이 사용될 수도 있고, 전원 전압보다 낮은 전압만이 사용될 수도 있다.
전술한 바와 같이, 본 발명의 출력 버퍼 제어 회로는, 외부로부터 인가된 전원 전압보다 높은 전압, 전원 전압, 전원 전압보다 낮은 전압 중 하나를 선택하는 전압 선택 수단, 및 그 선택된 전압을 외부에 출력해야 할 신호에 대응하여 동일한 주기로 출력용 트랜지스터의 게이트 입력으로서 전달함으로써, 출력해야 할 소스 출력 신호의 진폭을 전원 전압 레벨로부터 상기 전압 선택 수단에 의해 선택된 전압 레벨로 변환하는 레벨 변환 수단을 포함한다.
따라서, 본 발명에 따르면, 출력용 MOS 트랜지스터의 게이트 입력의 진폭이 각각의 사용자의 프로그램 또는 마스크 옵션에 의해 가변적이기 때문에, 집적 회로 응용 장치에 최적의 전류를 공급할 수 있고, 불필요한 전자기 간섭 및 전류 소비가 없는 출력 버퍼 제어 회로를 제공할 수 있다.
본 발명의 출력 버퍼 제어 회로는, 출력용 MOS 트랜지스터의 게이트 전압이 가변적이고, 각종의 응용 장치가 요구하는 복수의 출력 전류로 전압이 전환될 수 있어서, 범용의 집적 회로에 사용되어 집적 회로의 범용성을 높일 수 있다.
본 발명의 바람직한 실시예들이 특정 용어를 사용하여 개시되었지만, 이들은 단지 예시의 목적으로 제시된 것이며, 아래의 청구항들의 범위 및 취지를 벗어나지 않는 변경 및 변화가 이루어질 수 있음을 알 것이다.

Claims (16)

  1. 출력 버퍼 제어 회로에 있어서,
    전원 전압보다 높은 직류 전압을 포함하여, 전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자;
    출력 단자에 전류를 공급하는 절연 게이트 전계 효과 트랜지스터;
    상기 복수의 전압원 단자에 입력된 복수의 직류 전압 중 하나의 전압을 선택하는 전압 선택 수단; 및
    상기 전압 선택 수단의 출력 전압을, 외부로 출력해야 할 소스 출력 신호에 응답하여, 상기 소스 출력 신호와 동일한 주기로 상기 절연 게이트 전계 효과 트랜지스터의 게이트 전극에 입력하는 수단
    을 포함하는 출력 버퍼 제어 회로.
  2. 제1항에 있어서, 상기 전압 선택 수단의 출력 전압은 제조 공정에서 선택되어 고정된 전압인 출력 버퍼 제어 회로.
  3. 제1항에 있어서, 상기 전압 선택 수단의 출력 전압은, 외부로부터의 프로그래밍된 제어 신호에 따라 상기 복수의 직류 전압 중 어느 하나로 선택적으로 변경될 수 있는 출력 버퍼 제어 회로.
  4. 출력 버퍼 제어 회로에 있어서,
    전원 전압보다 높은 직류 전압을 포함하여, 전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자;
    출력 단자에 전류를 공급하는 출력용의 절연 게이트 전계 효과 트랜지스터;
    상기 복수의 전압원 단자에 입력된 복수의 직류 전압 중 어느 하나의 전압 및 외부로부터 입력되어 상기 출력용 절연 게이트 전계 효과 트랜지스터를 통해 출력해야 할 소스 출력 신호가 입력되며, 상기 입력된 하나의 전압을, 상기 소스 출력 신호에 응답하여 상기 소스 출력 신호와 동일한 주기로 상기 절연 게이트 전계 효과 트랜지스터의 게이트 입력으로서 공급 또는 차단하는 레벨 변환 수단; 및
    상기 복수의 전압원 단자 중 어느 하나와 상기 레벨 변환 수단의 전압 입력점 사이에 제공되는 전기 배선
    을 포함하는 출력 버퍼 제어 회로.
  5. 출력 버퍼 제어 회로에 있어서,
    전원 전압보다 높은 직류 전압을 포함하여, 전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자;
    외부로부터 입력된 프로그래밍된 제어 신호에 응답하여, 상기 복수의 전압원 단자에 입력된 복수의 직류 전압 중 하나의 전압을 선택하는 전압 선택 수단;
    출력 단자에 전류를 공급하는 출력용 절연 게이트 전계 효과 트랜지스터; 및
    상기 전압 선택 수단과 상기 출력용 절연 게이트 전계 효과 트랜지스터 사이에 배치되고, 상기 출력용 절연 게이트 전계 효과 트랜지스터를 통하여 출력해야 할 소스 출력 신호에 응답하여, 상기 전압 선택 수단이 선택하여 출력한 전압을, 상기 소스 출력 신호와 동일한 주기로 상기 출력용 절연 게이트 전계 효과 트랜지스터의 게이트 입력으로서 공급 또는 차단하는 레벨 변환 수단
    을 포함하는 출력 버퍼 제어 회로.
  6. 제5항에 있어서,
    상기 출력 버퍼 제어 회로로 구성되는 제1 출력 버퍼 제어 회로; 및
    상기 레벨 변환 수단 및 상기 출력용 절연 게이트 전계 효과 트랜지스터로 구성되는 제2 출력 버퍼 제어 회로
    를 포함하고,
    상기 제1 출력 버퍼 제어 회로의 상기 레벨 변환 수단의 전압 입력점을 상기 제2 출력 버퍼 제어 회로의 상기 레벨 변환 수단의 전압 입력점과 공통 접속하여, 상기 제1 출력 버퍼 제어 회로의 전압 선택 수단이 상기 제1 출력 버퍼 제어 회로와 상기 제2 출력 버퍼 제어 회로 양자 모두에 의해 공유되도록 한 출력 버퍼 제어 회로.
  7. 제5항에 있어서,
    상기 출력 버퍼 제어 회로가 복수개 제공되고,
    각각의 출력 버퍼 제어 회로들 간에, 대응하는 출력 단자끼리를 공통 접속한 출력 버퍼 제어 회로.
  8. 출력 버퍼 제어 회로에 있어서,
    전원 전압보다 높은 직류 전압을 포함하여, 전압값이 서로 다른 직류 전압들이 입력되는 N개(N은 2 이상의 자연수)의 전압원 단자;
    출력 단자와 접지 전위점 사이에 전류 경로를 제공하도록 접속된 출력용 n 채널 MOS 전계 효과 트랜지스터;
    p 채널 MOS 전계 효과 트랜지스터, 및 외부로부터의 2치 제어 신호에 따라 상기 p 채널 MOS 전계 효과 트랜지스터의 게이트 전극과 고전압원 간의 ON-OFF를 수행하는 아날로그 스위치를 포함하는 N세트의 전환 회로(change-over circuit)를 구비하며, 상기 각각의 전환 회로의 상기 고전압원에는 최고 전위의 전압원 단자의 전압을 인가하고, 상기 각각의 전환 회로의 상기 p 채널 MOS 전계 효과 트랜지스터의 소스 전극에는 상기 N개의 전압원 단자에 입력되는 N개의 직류 전압을 할당하여 인가하며, 외부로부터의 N개의 2치 제어 신호를 상기 각각의 전환 회로의 2치 제어 신호로서 할당하여 인가하며, 상기 각각의 전환 회로의 상기 p 채널 MOS 전계 효과 트랜지스터의 드레인 전극이 공통 접속되게 하는 전압 선택 수단; 및
    전압원과 상기 출력용 n 채널 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 제공되어, 상기 출력용 n 채널 MOS 전계 효과 트랜지스터를 통해 외부로 출력해야 할 소스 출력 신호에 따라 ON-OFF를 수행하는 스위치들로 구성되는 레벨 변환 수단으로서, 상기 전압원이 상기 전압 선택 수단의 N개의 p 채널 MOS 전계 효과 트랜지스터의 공통 드레인 전극에 접속된 레벨 변환 수단
    을 포함하는 출력 버퍼 제어 회로.
  9. 출력 버퍼 제어 회로에 있어서,
    전원 전압보다 높은 직류 전압을 포함하여, 전압값이 서로 다른 직류 전압들이 입력되는 N개(N은 2 이상의 자연수)의 전압원 단자;
    출력 단자와 접지 전위점의 사이에 전류 경로를 제공하도록 접속된 출력용 n 채널 MOS 전계 효과 트랜지스터;
    고전압원과 접지 전위점 사이에 병렬로 제공된 2개의 전류 경로를 외부로부터의 2치 제어 신호 및 그 반전 신호를 이용하여 변경함으로써 상기 2치 제어 신호에 따라 2치 제어 신호를 생성하고, 상기 생성된 2치 제어 신호를 이용하여 p 채널 MOS 전계 효과 트랜지스터의 ON-OFF를 제어하는 N세트의 전환 회로를 구비하고, 상기 각각의 전환 회로의 상기 고전압원에는 최고 전위의 전압원 단자의 전압을 인가하고, 상기 각각의 전환 회로의 상기 p 채널 MOS 전계 효과 트랜지스터의 소스 전극에는 상기 N개의 전압원 단자에 입력되는 N개의 직류 전압을 할당하여 인가하며, 외부로부터의 N개의 2치 제어 신호를 상기 각각의 전환 회로의 상기 2치 제어 신호로서 할당하여 인가하고, 상기 각각의 전환 회로의 상기 p 채널 MOS 전계 효과 트랜지스터의 드레인 전극이 공통 접속되게 하는 전압 선택 수단; 및
    상기 출력용 n 채널 MOS 전계 효과 트랜지스터를 통해 출력해야 할 소스 출력 신호를 입력하는 동시에 소스 출력 신호 및 그 반전 신호를 이용하여 상기 전압원과 상기 접지 전위점 사이에 병렬로 제공된 전류 경로를 변경함으로써, 상기 소스 출력 신호와 동일한 주기를 가지고 상기 전압원의 전압과 동일한 고레벨의 진폭을 가지는 2치 제어 신호를 생성하고, 상기 출력용 n 채널 MOS 전계 효과 트랜지스터의 게이트 입력으로서 인가하는 레벨 변환 수단으로서, 상기 전압원이 상기 전압 선택 수단의 N개의 p 채널 MOS 전계 효과 트랜지스터의 공통 드레인 전극에 접속된 레벨 변환 수단
    을 포함하는 출력 버퍼 회로.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  11. 제4항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  12. 제5항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  13. 제6항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  14. 제7항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  15. 제8항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
  16. 제9항에 있어서,
    전압값이 서로 다른 직류 전압들이 입력되는 복수의 전압원 단자가, 전원 전압이 입력되는 전압원 단자, 상기 전원 전압보다 높은 직류 전압이 입력되는 전압원 단자 및 상기 전원 전압보다 낮은 직류 전압이 입력되는 전압원 단자인 출력 버퍼 제어 회로.
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