KR19990029916A - 출력 드라이버의 스위칭으로 인한 방해를 감소시키는 회로 - Google Patents

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KR19990029916A
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Abstract

다수의 스테이지를 갖는 출력 드라이버(11, 12)의 스위칭으로 인한 방해(disturbance)를 감소시키기 위한 회로로서, 지연 엘리먼트(13)를 포함한다. 지연 엘리먼트는 스테이지들에 대해 스위치-온 또는 스위치-오프 신호로 그것에 의해 분배되는 신호 지연이 길면 길수록 공급 전압이 높아진다.

Description

출력 드라이버의 스위칭으로 인한 방해를 감소시키는 회로
본 발명은 출력 드라이버의 스위칭으로 인한 방해(disturbance)를 감소시키는 회로에 관한 것으로, 여기서 출력 드라이버를 단계마다 스위치하기 위하여, 스위칭 신호는 각 스테이지 사이에 시간 지연을 수반하여 각 스테이지로 공급됨으로써 출력 드라이버를 스위치 온 및 오프한다. 이러한 회로는 예를 들어 독일 공개공보(DE 4200680 A1)와 텍스트북 디지털 MOS 집적회로 Ⅱ(Digital MOS Integrated Circuit Ⅱ) 모하메드 Ⅰ. 엘마스리, ISBN 0-87942-275-0, 페이지 385에서 392, 특히 페이지 388의 도면 5에 개시되고 있다.
16개 이상의 출력부를 갖는 다수의 출력부를 갖는 디지털 반도체 컴포넌트에서, 예를 들어 각 출력부의 출력 드라이버 스테이지가 동시에 스위치될 때 공급 전압의 상당한 방해가 발생한다. 이 현상은 dI/dt 잡음, 그라운드바운스(groundbounce), 동시 스위칭 잡음 등으로 알려져 있다. 이 경우, 고출력 전류가 스위치 온 및 오프될 때 방해가 가장 크다.
이는, 다수의 출력 드라이버 스테이지를 동시에 스위칭할 경우, 공급 전압에 작용하는 방해가 크면 클수록 공급 전압이 높아진다. 왜냐하면, 큰 출력 전류를 정확히 스위치하기 위해서는 높은 공급 전압이 필요하기 때문이다.
이러한 상태를 개선하기 위하여, 이미 회로가 존재하고 있으며, 여기서는 서로 병렬로 연결된 출력 드라이버 스테이지는 동시에 스위치되지 않고, 시간 지연을 가짐으로써 동시 스위칭으로 인한 공급 전압 방해를 감소시킨다. 디지털 반도체 컴포넌트의 기생 인덕턴스로 인한 전류 변화는 서로 병렬로 연결된 각 출력 드라이버 스테이지의 이러한 순간적으로 지연된 또는 스태거된 스위칭에 의해 제한된다.
도 3은 출력 드라이버 스테이지(1, 2)의 회로를 도시하고 있으며, 출력 드라이버 스테이지(1, 2)는 입력 단자(3)를 통해 구동되며 출력 단자(4)와 병렬로 연결된다. 출력 드라이버 스테이지(1, 2)는 먼저 출력 드라이버 스테이지(1)가 구동되고 난후 출력 드라이버 스테이지(2)가 구동되며, 이러한 지연은 지연 엘리먼트(5)로 달성된다. 이 경우, 지연 엘리먼트(5)는 그것이 부여하는 시간 지연이 공급 전압(VCC)이 증가함에 따라 감소하는 방식으로 동작한다.
본래 서로에 대해 순간적으로 지연된 각 출력 드라이버의 스위칭은 전술한 공급 전압의 방해를 감소시키는 데 상당한 이점을 제공한다. 그러나 이러한 이점은 각 출력 드라이버 스테이지의 순간적으로 지연된 스위칭의 결과로 증가되는 상응하는 회로의 전체 신호 지연이라는 희생을 수반한다. 게다가, 이러한 바람직하지 않은 결과는 각 출력 드라이버 스테이지의 스위칭 온 사이의 시간 지연이 가장 긴 때, 즉 공급 전압이 로우일 때에 가장 크다. 이는, 통상적인 출력 드라이버를 사용하는 종래 회로에서 신호 지연은 더 낮은 공급 전압을 경우에 더 길어진다는 사실에 기인한다. 달리 표현하면, 공급 전압이 높으면 높을수록 각 출력 드라이버 스테이지 사이의 시간 지연은 더 짧아진다. 그러나, 이는, 어쨌든 대부분의 방해가 발생하는 때에, 방해 감소의 효과는 더 높은 공급 전압에서 최소가 된다는 사실을 의미한다. 이러한 이유로, 출력 드라이버의 스위칭으로 인한 방해를 감소시키는 현행 회로는 특히 높은 공급 전압에서 너무나 불만족스럽게 동작한다. 왜냐하면, 출력 드라이버 스테이지 사이의 시간 지연을 감소시킴으로써 방해가 점점 더 적게 회피되기 때문이다.
따라서, 본 발명의 목적은 높은 공급 전압에서도 신뢰할 만한 방해감소를 보장할 수 있도록 전술한 타입의 회로를 개선하는데 있다.
도 1은 본 발명에 따른 회로의 실시례,
도 2는 지연 회로에 대한 하나의 유익한 가능실시례, 및
도 3은 2개의 출력 드라이버 스테이지와 하나의 현행 지연 회로를 갖는 기본 회로도이다.
*도면의 주요부분에 대한 부호 설명*
1,2,11,12 : 출력 드라이버 스테이지 3 : 입력단자
4 : 출력단자 5,13 : 지연 엘리먼트
6 : CMOS 인버터 7 : 트랜지스터
8,9,10 : 인버터
출력 드라이버의 스위칭으로 인한 방해를 감소시키기 위한 회로의 경우에 있어, 본 발명의 목적은 스위치-온 신호가 출력 드라이버로 보다 늦게 전달될수록 공급 전압이 높아진다는 사실에 의해 달성된다. 달리 표현하면, 본 발명에 따른 회로에서는, 스위치-온 신호의 신호 지연이 길면 길수록 공급 전압은 높아진다.
본 발명에 따른 회로에서 중요한 것은, 각 출력 드라이버 스테이지의 스위칭 온 또는 스위칭 오프 사이의 지연이 상승하는 공급 전압과 더불어 길어진다는 것이다. 결과적으로, 방해는 실제로 필요한 때에만, 즉 증가하는 공급 전압에 대해서만 감소된다. 최악의 경우, 공급 전압이 대단히 높고 그래서 방해 또한 클 경우, 지연은 가장 길며, 이는 차례로 방해의 최대 감소를 수반한다. 스위치-온 신호 또는 스위치-오프 신호가 출력 드라이버 스테이지로 늦게 공급될수록 공급 전압이 높아지는 결과를 낳는 지연 회로는 다양한 방법으로 설계될 수 있다. 하나의 가능 예는 전류원을 갖는 종래의 CMOS 인버터를 지연 회로로 이용한다. 이 경우의 전류원은 소위 인버터의 풀다운 전류를 제한하며, 그 결과로 공급 전압이 증가함에 따라 다운스트림에 연결된 출력 드라이버 스테이지는 보다 늦게 스위치 온 또는 오프된다.
도 3은 이미 설명되었으며, 도면들에서 상호 일치하는 컴포넌트들은 동일한 참조부호를 사용한다.
도 1은 본 발명에 따른 회로의 한 실시례를 도시하고 있다. N-채널 MOS 트랜지스터로 구성되는 출력 드라이버 스테이지(11)는 인버터(8, 9)를 경유하여 입력 단자(3)의 다운스트림으로 연결되고, 그리고 출력 드라이버 스테이지(12)는 지연 엘리먼트(13) 및 인버터(10)를 경유해서 입력 단자(3)에 다운스트림으로 연결된다. 따라서, 인버터(8, 9, 및 10)와 지연 엘리먼트(13)는 공급 전압(VCC)과 기준-그라운드 전위(VSS) 사이에 연결되는 것이다.
현행 회로(도 3 참조)의 지연 엘리먼트(5)와는 상반되게, 지연 엘리먼트(13)는 증가하는 공급 전압과 함께 지연이 증가하도록 동작한다.
종래 기술과는 달리, 본 발명에 따른 회로는 지연 엘리먼트를 포함하고 있으며, 여기서 지연은 증가하는 공급 전압(VCC)과 함께 더 길어진다. 달리 표현하면, 공급 전압(VCC)이 높을수록 출력 드라이버 스테이지(11, 12)의 스위치 온 및 스위치 오프 사이의 시간 지연이 더 길어진다.
도 2는 지연 엘리먼트(13)에 대한 하나의 가능 예를 도시하고 있다. 이 예에서, 지연 엘리먼트(13)는 CMOS 인버터(6), 및 그것과 직렬로 연결되며 트랜지스터(7)로 형성되는 고정 전류원을 포함한다. 고정 전류원은 CMOS 인버터(6)의 풀다운 전류를 제한하며, 그 결과로 이 경우 입력과 출력 사이에서 얻어진 지연은 상승하는 공급 전압(VCC)과 함께 증가한다. 이 경우, 트랜지스터(7)의 게이트에서의 공급 전압(VB)은 소정 지연을 세트하는 역할을 한다.
본 발명에 따르면, 출력 드라이버에서 높은 공급 전압에서도 신뢰할 만한 방해감소를 보장할 수 있다.

Claims (4)

  1. 다수의 스테이지를 갖는 출력 드라이버(11, 12)의 스위칭으로 인한 방해(disturbance)를 감소시키기 위하여, 스위칭 신호가 각 스테이지간에 시간 지연을 수반하여 각 스테이지로 공급되어 상기 출력 드라이버(11, 12)를 스위치 온 및 오프함으로써 상기 출력 드라이버(11, 12)를 스테이지마다 스위치하는 회로에 있어서,
    상기 스위칭 신호가 출력 드라이버(11, 12)로 늦게 도달될수록 공급전압(VCC)이 높아지는 것을 특징으로 하는 방해 감소 회로.
  2. 제 1항에 있어서, 지연 엘리먼트(13)가 상기 출력 드라이버(11, 12)의 제어 입력 사이에 연결되는 것을 특징으로 하는 방해 감소 회로.
  3. 제 2항에 있어서, 상기 지연 엘리먼트(13)는 CMOS 인버터(6)와 상기 CMOS 인버터와 직렬로 연결된 고정 전류원을 포함하는 것을 특징으로 하는 방해 감소 회로.
  4. 제 3항에 있어서, 상기 고정 전류원은 트랜지스터(7)를 포함하는 것을 특징으로 하는 방해 감소 회로.
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