JP4079923B2 - ベクトル処理装置、情報処理装置、および、ベクトル処理方法 - Google Patents

ベクトル処理装置、情報処理装置、および、ベクトル処理方法 Download PDF

Info

Publication number
JP4079923B2
JP4079923B2 JP2004217283A JP2004217283A JP4079923B2 JP 4079923 B2 JP4079923 B2 JP 4079923B2 JP 2004217283 A JP2004217283 A JP 2004217283A JP 2004217283 A JP2004217283 A JP 2004217283A JP 4079923 B2 JP4079923 B2 JP 4079923B2
Authority
JP
Japan
Prior art keywords
vector
unit
instruction
noise reduction
control information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004217283A
Other languages
English (en)
Other versions
JP2006039840A (ja
Inventor
英正 戸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Computertechno Ltd
Original Assignee
NEC Computertechno Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Computertechno Ltd filed Critical NEC Computertechno Ltd
Priority to JP2004217283A priority Critical patent/JP4079923B2/ja
Priority to CA002512316A priority patent/CA2512316A1/en
Priority to DE602005002096T priority patent/DE602005002096T2/de
Priority to AU2005203127A priority patent/AU2005203127A1/en
Priority to EP05015681A priority patent/EP1624380B1/en
Priority to AT05015681T priority patent/ATE371217T1/de
Priority to DK05015681T priority patent/DK1624380T3/da
Priority to US11/188,927 priority patent/US20060020768A1/en
Priority to KR1020050067164A priority patent/KR100703764B1/ko
Publication of JP2006039840A publication Critical patent/JP2006039840A/ja
Application granted granted Critical
Publication of JP4079923B2 publication Critical patent/JP4079923B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • G06F15/8076—Details on data register access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Advance Control (AREA)
  • Complex Calculations (AREA)
  • Noise Elimination (AREA)
  • Image Processing (AREA)

Description

本発明は、ベクトル処理装置、情報処理装置、および、ベクトル処理方法に関し、特に、同時動作によるノイズを低減させるベクトル処理装置、情報処理装置、および、ベクトル処理方法に関する。
ＬＳＩに集積される論理回路は、増加の傾向にあり、単一クロックに同期した同時駆動がなされると、そのタイミングでノイズが発生し、誤動作等の原因となっていた。
たとえば、特許文献１には、主メモリからエレメントデータがロードされしだい、すべてのデータがそろわなくても、順次各演算装置で演算を実行し、性能を上げる技術が記載されている。
特開昭５８−１４９５５５号公報
上記特許文献１記載の技術の問題点は、各演算装置での演算実行のずれを生じる範囲が狭いことである。
その理由は、主メモリからのロード命令、または、主メモリへのストア命令が実行されないと、各演算装置による演算実行のずれが生じないからである。
本発明の目的は、広範囲の場合に、演算装置での実行開始の時間的ずれを生じさせ、同時動作によるノイズを低減させることである。
本発明の第１のベクトル処理装置は、動作制御情報にしたがって処理を開始・実行する複数のベクトルパイプライン演算部と、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成し、各前記ベクトルパイプライン演算部に、順次遅らせる時間的ずれを生じさせて出力する命令制御部とを有することを特徴とする。
本発明の第２のベクトル処理装置は、動作制御情報にしたがって処理を開始・実行する複数のベクトルパイプライン演算部と、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成し、各前記ベクトルパイプライン演算部に、クロックに基づく順次遅らせる時間的ずれを生じさせて出力する命令制御部とを有することを特徴とする。
本発明の第３のベクトル処理装置は、前記第１のベクトル処理装置であって、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力し、時間的遅延を解消し、前記ベクトルパイプライン演算部に出力するタイミング調整部を有することを特徴とする。
本発明の第４のベクトル処理装置は、前記第２のベクトル処理装置であって、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力し、順次遅らせる時間的ずれを解消し、前記ベクトルパイプライン演算部に出力するタイミング調整部とを有することを特徴とする。
本発明の第５のベクトル処理装置は、前記第１、第２、第３、または、第４のベクトル処理装置であって、前記命令制御部が、ノイズ低減動作指定情報を格納する動作指定部を含み、ノイズ低減動作指定情報がノイズ低減動作を指定していないと、動作制御情報を前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力し、ノイズ低減動作指定情報がノイズ低減動作を指定していると、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力することを特徴とする。
本発明の第６のベクトル処理装置は、前記第１、または、第２のベクトル処理装置であって、前記命令制御部が、ノイズ低減動作指定情報を格納する動作指定部を含み、ノイズ低減動作指定情報がノイズ低減動作を指定していないと、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力し、ノイズ低減動作指定情報がノイズ低減動作を指定していると、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際しては、各前記ベクトルパイプライン演算部に、時間的ずれを生じさせずに最も遅く動作する前記ベクトルパイプライン演算部に合わせて動作制御情報を出力し、前記ベクトルパイプライン演算部にまたがらないベクトル命令の実行に際しては、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力することを特徴とする。
本発明の第１の情報処理装置は、動作制御情報にしたがって処理を同時に開始・実行可能な複数の演算部と、命令の実行に際し、前記演算部の処理の開始・実行を指示する動作制御情報を生成し、各前記演算部に順次遅らせる時間的ずれを生じさせて出力する命令制御部とを有することを特徴とする。
本発明の第２の情報処理装置は、動作制御情報にしたがって処理を同時に開始・実行可能な複数の演算部と、命令の実行に際し、前記演算部の処理の開始・実行を指示する動作制御情報を生成し、各前記演算部にクロックに基づく順次遅らせる時間的ずれを生じさせて出力する命令制御部とを有することを特徴とする。
本発明の第１のベクトル処理方法は、複数のベクトルパイプライン演算部に、動作制御情報にしたがって処理を開始・実行させる手順と、命令制御部に、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成させ、各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力させる手順と、を含むことを特徴とする。
本発明の第２のベクトル処理方法は、複数のベクトルパイプライン演算部に、動作制御情報にしたがって処理を開始・実行させる手順と、命令制御部に、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成させ、各前記ベクトルパイプライン演算部にクロックに基づく順次遅らせる時間的ずれを生じさせて出力させる手順と、を含むことを特徴とする。
本発明の第３のベクトル処理方法は、前記第１のベクトル処理方法であって、タイミング調整部に、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力させ、時間的遅延を解消させ前記ベクトルパイプライン演算部に出力させる手順を含むことを特徴とする。
本発明の第４のベクトル処理方法は、前記第２のベクトル処理方法であって、タイミング調整部に、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力させ、時間的遅延を解消させ前記ベクトルパイプライン演算部に出力させる手順を含むことを特徴とする。
本発明の第５のベクトル処理方法は、前記第１、第２、第３、または、第４のベクトル処理方法であって、前記命令制御部に、ノイズ低減動作指定情報がノイズ低減動作を指定していないと、動作制御情報を前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力させる手順と、ノイズ低減動作指定情報がノイズ低減動作を指定していると、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力させる手順とを含むことを特徴とする。
本発明の第６のベクトル処理方法は、前記第１、または、第２のベクトル処理方法であって、前記命令制御部に、ノイズ低減動作指定情報がノイズ低減動作を指定していないと、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力させる手順と、ノイズ低減動作指定情報がノイズ低減動作を指定していると、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際しては、各前記ベクトルパイプライン演算部に、時間的ずれを生じさせずに最も遅く動作する前記ベクトルパイプライン演算部に合わせて動作制御情報を出力させる手順と、前記ベクトルパイプライン演算部にまたがらないベクトル命令の実行に際しては、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力させる手順と含むことを特徴とする。
本発明の第７のベクトル処理装置は、前記第１、２、３、４、５、または、６のベクトル処理装置であって、ＬＳＩ上に構成されることを特徴とする。
本発明の第３の情報処理装置は、前記第１、または、第２の情報処理装置であって、ＬＳＩ上に構成される。
本発明の効果は、広範囲の場合に、同時動作によるノイズを低減できることである。
その理由は、ロード命令・ストア命令に限らず、各演算部での処理開始の時間的ずれを生じさせるからである。
次に、本発明を実施するための第１の最良の形態について図面を参照して詳細に説明する。
図１は、本発明を実施するための第１の最良の形態のベクトル処理装置１００の構成を示すブロック図である。以下、１つのベクトル命令で処理されるベクトルエレメントデータのが、６４個（６４個でなくてもかまわない）のベクトルエレメントデータである場合について説明する。
図１を参照すると、ベクトル処理装置１００は、命令制御部１０と、複数のベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７とを含む。ベクトルパイプライン演算部の個数は、任意の個数が可能である。
命令制御部１０は、命令実行の制御情報を生成する命令実行制御部１３と、ノイズ低減の動作を実施するかどうかを示すノイズ低減指定情報を保持する動作指定部１１と、命令実行制御部１３からの制御情報を入力し、動作指定部１１からのノイズ低減指定情報にしたがって種々の動作制御情報（処理の開始・実行を指示する）を作成し、命令実行制御部１３、および、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７に出力する動作制御情報生成部１２とを含む。
動作指定部１１は、たとえば、Ｆ／Ｆ（フリップ・フロップ）等から構成される。ノイズ低減指定情報は、外部からハードウェア動作の初期設定モードとして動作指定部１１設定可能である。
ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７は、並列に動作する。また、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７は、それぞれ、ベクトルエレメントデータを保持するベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎ（ｎ＝１，２，・・・）と、ベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎへのベクトルエレメントデータの選択を行うクロスバ等の内部選択部ＳＩＮと、ベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎからのベクトルエレメントデータの選択を行うクロスバ等の内部選択部ＳＯＵＴと、加減算、乗除算等を実行する１以上の演算実行部ＡＬＵと、内部選択部ＳＯＵＴからのベクトルエレメントデータを格納するエレメントレジスタＥＲ０、エレメントレジスタＥＲ１と、演算実行部ＡＬＵからの演算結果を格納する演算結果レジスタＳＴＲとを含む。
演算実行部ＡＬＵは、演算の中間結果を格納する中間結果レジスタＡＲ０と、中間結果レジスタＡＲ１とを含む。エレメントレジスタＥＲ０、エレメントレジスタＥＲ１、中間結果レジスタＡＲ０、中間結果レジスタＡＲ１、演算結果レジスタＳＴＲを設けるかどうかは、また、どの位置に設けるかどうかは、任意である。ベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎは、たとえば、レジスタ等で構成され、それぞれが、たとえば、８ベクトルエレメントデータを格納する。
たとえば、エレメントレジスタＥＲ０、エレメントレジスタＥＲ１が第１のパイプラインステージとして設定される。中間結果レジスタＡＲ０が第２のパイプラインステージとして設定される。中間結果レジスタＡＲ１が第３のパイプラインステージとして設定される。演算結果レジスタＳＴＲが第４のパイプラインステージとして設定される。ベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎが第５のパイプラインステージとして設定される。
ベクトルエレメントデータは、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７内のベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎにインタリーブ方式で割り当てられる。
たとえば、ベクトルパイプライン演算部１６０のベクトルレジスタＶＲ０には、ベクトルエレメントデータａ０、ａ８、ａ１６、ａ２４、ａ３２、ａ４０、ａ４８、ａ５６が格納される。ベクトルパイプライン演算部１６１のベクトルレジスタＶＲ０には、ベクトルエレメントデータａ１、ａ９、ａ１７、ａ２５、ａ３３、ａ４１、ａ４９、ａ５７が格納される。ベクトルパイプライン演算部１６７のベクトルレジスタＶＲ０には、ベクトルエレメントデータａ７、ａ１５、ａ２３、ａ３１、ａ３９、ａ４７、ａ５５、ａ６３が格納される。
また、同様に、ベクトルパイプライン演算部１６０のベクトルレジスタＶＲ１には、ベクトルエレメントデータｂ０、ｂ８、ｂ１６、ｂ２４、ｂ３２、ｂ４０、ｂ４８、ｂ５６が格納される。ベクトルパイプライン演算部１６１のベクトルレジスタＶＲ１には、ベクトルエレメントデータｂ１、ｂ９、ｂ１７、ｂ２５、ｂ３３、ｂ４１、ｂ４９、ｂ５７が格納される。ベクトルパイプライン演算部１６７のベクトルレジスタＶＲ１には、ベクトルエレメントデータｂ７、ｂ１５、ｂ２３、ｂ３１、ｂ３９、ｂ４７、ｂ５５、ｂ６３が格納される。
以下、同様に、ベクトルレジスタＶＲ２〜ベクトルレジスタＶＲｎにも、他のベクトルエレメントデータが格納される。
次に、ベクトル処理装置１００の動作について図面を参照して説明する。
図２は、ベクトル処理装置１００の動作を示すタイミングチャートである。
図２を参照すると、ベクトル処理装置１００が、ベクトル演算命令Ｘに続いて、ベクトル演算命令Ｙを実行する。たとえば、ベクトル演算命令Ｘは、ベクトルレジスタＶＲ０内のベクトルエレメントデータａ０〜ベクトルエレメントデータａ６３とベクトルレジスタＶＲ１内のベクトルエレメントデータｂ０〜ベクトルエレメントデータｂ６３とを加算してベクトルエレメントデータｃ０〜ベクトルエレメントデータｃ６３としてベクトルレジスタＶＲ２に格納する命令である。また、ベクトル演算命令Ｙは、たとえば、ベクトルレジスタＶＲ３内のベクトルエレメントデータｄ０〜ベクトルエレメントデータｄ６３とベクトルレジスタＶＲ４内のベクトルエレメントデータｅ０〜ベクトルエレメントデータｅ６３とを加算してベクトルエレメントデータｆ０〜ベクトルエレメントデータｆ６３としてベクトルレジスタＶＲ５に格納する命令である。
ここでは、演算実行部ＡＬＵは、１クロックに１エレメントデータ同士の演算を実行する。したがって、ベクトル演算命令Ｘ、ベクトル演算命令Ｙの実行には、それぞれ、８クロックを要する。動作設定部１１には、事前に、ノイズ低減の動作を実施することを示すノイズ低減指定情報が設定されている。
命令実行制御部１３は、クロックＴ０において、ベクトル演算命令Ｘに対する命令実行の制御情報を生成し出力する。
動作制御情報生成部１２は、クロックＴ１において、ベクトルパイプライン演算部１６０、および、ベクトルパイプライン演算部１６１にベクトル演算命令Ｘの実行を指示する動作制御情報を出力する。また、動作制御情報生成部１２は、クロックＴ２において、ベクトルパイプライン演算部１６２、および、ベクトルパイプライン演算部１６３にベクトル演算命令Ｘの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ３において、ベクトルパイプライン演算部１６４、および、ベクトルパイプライン演算部１６５にベクトル演算命令Ｘの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ４において、ベクトルパイプライン演算部１６６、および、ベクトルパイプライン演算部１６７にベクトル演算命令Ｘの実行を指示する動作制御情報を出力する。
以下、ベクトルパイプライン演算部１６０を例にとって説明する。
命令制御部１０からのベクトル演算命令Ｘに対する動作制御情報にしたがい、ベクトルレジスタＶＲ０からベクトルエレメントデータａ０が読み出され、ベクトルレジスタＶＲ１からベクトルエレメントデータｂ０が読み出され、内部選択部ＳＯＵＴで選択されて、それぞれ、エレメントレジスタＥＲ０、エレメントレジスタＥＲ１に格納される（図２クロックＴ２）。
次に、演算実行部ＡＬＵが、エレメントレジスタＥＲ０からのエレメントデータａ０、エレメントレジスタＥＲ１からのエレメントデータｂ０を演算し、第１の中間結果を中間結果レジスタＡＲ０に格納する（クロックＴ３）。次に、演算実行部ＡＬＵが、中間結果レジスタＡＲ０からの第１の中間結果を演算し、第２の中間結果を中間結果レジスタＡＲ１に格納する（クロックＴ４）。次に、演算実行部ＡＬＵが、中間結果レジスタＡＲ１からの第２の中間結果を演算し、演算結果（ｃ０＝ａ０＋ｂ０）を演算結果レジスタＳＴＲに格納する（クロックＴ５）。次に、演算結果レジスタＳＴＲからの演算結果（ｃ０＝ａ０＋ｂ０）が、内部選択部ＳＩＮで選択されベクトルレジスタＶＲ３に格納される（クロックＴ６）。
また、ベクトルレジスタＶＲ０からベクトルエレメントデータａ８が読み出され、ベクトルレジスタＶＲ１からベクトルエレメントデータｂ８が読み出され、内部選択部ＳＯＵＴで選択されて、それぞれ、エレメントレジスタＥＲ０、エレメントレジスタＥＲ１に格納される（クロックＴ３）。
このようにして、順次、ベクトルエレメントデータａ０、ａ８、ａ１６、ａ２４、ａ３２、ａ４０、ａ４８、ａ５６と、ベクトルエレメントデータｂ０、ｂ８、ｂ１６、ｂ２４、ｂ３２、ｂ４０、ｂ４８、ｂ５６との演算が実行され、演算結果（ｃ０、ｃ８、ｃ１６、ｃ２４、ｃ３２、ｃ４０、ｃ４８、ｃ５６）が、ベクトルレジスタＶＲ３に格納される（クロックＴ６〜Ｔ１３）。
また、ベクトルパイプライン演算部１６１においても、ベクトルパイプライン演算部１６１と同様のタイミングで、順次、ベクトルエレメントデータａ１、ａ９、ａ１７、ａ２５、ａ３３、ａ４１、ａ４９、ａ５７と、ベクトルエレメントデータｂ１、ｂ９、ｂ１７、ｂ２５、ｂ３３、ｂ４１、ｂ４９、ｂ５７との演算が実行され（クロックＴ２から）、ベクトルレジスタＶＲ３に演算結果（ｃ１、・・・、ｃ５７）が格納される（クロックＴ６〜Ｔ１３）。
ベクトルパイプライン演算部１６２（ベクトルパイプライン演算部１６３）においては、１クロックずれて、クロックＴ３から、処理が開始される。ベクトルエレメントデータａ２（ａ３）、ａ１０（ａ１１）、ａ１８（ａ１９）、ａ２６（ａ２７）、ａ３４（ａ３５）、ａ４２（ａ４３）、ａ５０（ａ５１）、ａ５８（ａ５９）と、ベクトルエレメントデータｂ２（ｂ３）、ｂ１０（ｂ１１）、ｂ１８（ｂ１９）、ｂ２６（ｂ２７）、ｂ３４（ｂ３５）、ｂ４２（ｂ４３）、ｂ５０（ｂ５１）、ｂ５８（ｂ５９）との演算が実行され、ベクトルレジスタＶＲ３に演算結果（ｃ２（ｃ３）、・・・、ｃ５８（ｃ５９））が格納される（クロックＴ７〜Ｔ１４）。
ベクトルパイプライン演算部１６４（ベクトルパイプライン演算部１６５）においては、さらに１クロックずれて、クロックＴ４から、処理が開始される。ベクトルエレメントデータａ４（ａ５）、ａ１２（ａ１３）、ａ２０（ａ２１）、ａ２８（ａ２９）、ａ３６（ａ３７）、ａ４４（ａ４５）、ａ５２（ａ５３）、ａ６０（ａ６１）と、ベクトルエレメントデータｂ４（ｂ５）、ｂ１２（ｂ１３）、ｂ２０（ｂ２１）、ｂ２８（ｂ２９）、ｂ３６（ｂ３７）、ｂ４４（ｂ４５）、ｂ５２（ｂ５３）、ｂ６０（ｂ６１）との演算が実行され、ベクトルレジスタＶＲ３に演算結果（ｃ４（ｃ５）、・・・、ｃ６０（ｃ６１））が格納される（クロックＴ８〜Ｔ１５）。
ベクトルパイプライン演算部１６６（ベクトルパイプライン演算部１６７）においては、さらに１クロックずれて、クロックＴ５から、処理が開始される。ベクトルエレメントデータａ６（ａ７）、ａ１４（ａ１５）、ａ２２（ａ２３）、ａ３０（ａ３１）、ａ３８（ａ３９）、ａ４６（ａ４７）、ａ５４（ａ５５）、ａ６２（ａ６３）と、ベクトルエレメントデータｂ６（ｂ７）、ｂ１４（ｂ１５）、ｂ２２（ｂ２３）、ｂ３０（ｂ３１）、ｂ３８（ｂ３９）、ｂ４６（ｂ４７）、ｂ５４（ｂ５５）、ｂ６２（ｂ６３）との演算が実行され、ベクトルレジスタＶＲ３に演算結果（ｃ６（ｃ７）、・・・、ｃ６２（ｃ６３））が格納される（クロックＴ９〜Ｔ１６）。
次に、命令実行制御部１３は、クロックＴ８において、ベクトル演算命令Ｙに対する命令実行の制御情報を生成し出力する。
動作制御情報生成部１２は、クロックＴ９において、ベクトルパイプライン演算部１６０、および、ベクトルパイプライン演算部１６１にベクトル演算命令Ｙの実行を指示する動作制御情報を出力する。また、動作制御情報生成部１２は、クロックＴ１０において、ベクトルパイプライン演算部１６２、および、ベクトルパイプライン演算部１６３にベクトル演算命令Ｙの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ１１において、ベクトルパイプライン演算部１６４、および、ベクトルパイプライン演算部１６５にベクトル演算命令Ｙの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ１２において、ベクトルパイプライン演算部１６６、および、ベクトルパイプライン演算部１６７にベクトル演算命令Ｙの実行を指示する動作制御情報を出力する。
ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７は、ベクトル演算命令Ｘと同様に、ベクトル演算命令Ｙを連続して実行する。すなわち、クロックＴ１０から、ベクトルパイプライン演算部１６０でベクトル演算命令Ｙの処理が開始され、ベクトルレジスタＶＲ３内のベクトルエレメントデータとベクトルレジスタＶＲ４内のベクトルエレメントデータとが加算され、ベクトルレジスタＶＲ５に格納される。
以上説明したように、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７が、２つずつ１Ｔクロックサイクルずれて動作する。このずれの動作は、ベクトル演算命令のみならず、ベクトルロード命令（ベクトルエレメントデータをメモリから内部選択部ＳＩＮを経由してベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎへロードする命令）、ベクトルストア命令（ベクトルエレメントデータをベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎから内部選択部ＳＯＵＴを経由してメモリへストアする命令）においても可能である。このように、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７の処理が時間的にずれることで、ベクトル演算命令の開始等（特に、クロックＴ２〜クロックＴ５）に、回路が同時に動作開始するスイッチングの量を減らすことができる。したがって、同時動作によるノイズを低減させることが可能となる。
次に、本発明を実施するための第２の最良の形態について図面を参照して詳細に説明する。
図３は、本発明を実施するための第２の最良の形態の構成を示すブロック図である。
図３を参照すると、本発明を実施するための第２の最良の形態のベクトル処理装置１００は、本発明を実施するための第１の最良の形態の内部選択部ＳＩＮが内部選択部ＳＯＵＴに統合されて内部選択部ＳＩＯとなっている。演算結果レジスタＳＴＲとベクトルレジスタＶＲ０〜ベクトルレジスタＶＲｎとが直接接続される。複数の演算実行部ＡＬＵを備える場合には、たとえば、演算結果レジスタＳＴＲの入力に演算結果選択部ＳＡＬを設ければよい。本発明を実施するための第２の最良の形態の動作は、本発明を実施するための第１の最良の形態の動作の内部選択部ＳＩＮの動作が、選択の動作ではなく、単なる転送の動作になる。
次に、本発明を実施するための第３の最良の形態について図面を参照して詳細に説明する。
図４は、本発明を実施するための第３の最良の形態の構成を示すブロック図である。
図４を参照すると、本発明を実施するための第３の最良の形態は、本発明を実施するための第１の最良の形態（または、第２の最良の形態）に加えて、クロスバ等の外部選択部１４と、タイミング調整部１５とを含む。動作制御情報生成部１２は、外部選択部１４、タイミング調整部１５にも動作制御情報を出力する。外部選択部１４は、動作制御情報生成部１２からの動作制御情報にしたがいベクトルエレメントデータの選択を行う。タイミング調整部１５は、外部選択部１４へのベクトルエレメントデータの入力のタイミング、または、外部選択部１４からのベクトルエレメントデータの出力のタイミングの調整を行う。
外部選択部１４、タイミング調整部１５は、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間をまたがってベクトルエレメントデータの処理を行う命令において使用される。たとえば、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間のベクトルエレメントデータ移送を行う命令、全ベクトルエレメントデータの総和を行う命令などが挙げられる。
ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間のベクトルエレメントデータ移送を行う命令としては、たとえば、右ローテート命令Ｚがある。右ローテート命令Ｚは、たとえば、ベクトルパイプライン演算部１６０内のベクトルレジスタＶＲ０に格納されているベクトルエレメントデータａ０、ａ８、ａ１６、ａ２４、ａ３２、ａ４０、ａ４８、ａ５６、ベクトルパイプライン演算部１６１内のベクトルレジスタＶＲ０に格納されているベクトルエレメントデータａ１、ａ９、ａ１７、ａ２５、ａ３３、ａ４１、ａ４９、ａ５７、・・・、ベクトルパイプライン演算部１６７内のベクトルレジスタＶＲ０に格納されているベクトルエレメントデータａ７、ａ１５、ａ２３、ａ３１、ａ３９、ａ４７、ａ５５、ａ６３を７ベクトルエレメントデータ分右ローテートして、ベクトルレジスタＶＲ１に格納する命令である。結果として、ベクトルパイプライン演算部１６０内のベクトルレジスタＶＲ１には、ベクトルエレメントデータａ７、ａ１５、ａ２３、ａ３１、ａ３９、ａ４７、ａ５５、ａ６３が格納され、ベクトルパイプライン演算部１６１内のベクトルレジスタＶＲ０には、ベクトルエレメントデータａ０、ａ８、ａ１６、ａ２４、ａ３２、ａ４０、ａ４８、ａ５６が格納され、・・・、ベクトルパイプライン演算部１６７には、ベクトルエレメントデータａ６、ａ１４、ａ２２、ａ３０、ａ３８、ａ４６、ａ５４、ａ６２が格納される。
図５は、タイミング調整部１５の構成を示すブロック図である。
図５を参照すると、タイミング調整部１５は、調整レジスタＤＲ００〜調整レジスタＤＲ５０と、調整選択部ＤＳ０〜調整選択部ＤＳ５を含む。調整レジスタＤＲ００、調整レジスタＤＲ０１、調整レジスタＤＲ０２は、ベクトルパイプライン演算部１６０からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ１０、調整レジスタＤＲ１１、調整レジスタＤＲ１２は、ベクトルパイプライン演算部１６１からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ２０、調整レジスタＤＲ２１は、ベクトルパイプライン演算部１６２からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ２０、調整レジスタＤＲ２１は、ベクトルパイプライン演算部１６２からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ３０、調整レジスタＤＲ３１は、ベクトルパイプライン演算部１６３からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ４０は、ベクトルパイプライン演算部１６４からのベクトルエレメントデータのタイミングを調整する。調整レジスタＤＲ５０は、ベクトルパイプライン演算部１６５からのベクトルエレメントデータのタイミングを調整する。
調整選択部ＤＳ０は、ベクトルパイプライン演算部１６０からのベクトルエレメントデータと調整レジスタＤＲ０２からのベクトルエレメントデータとのいずれかを選択する。調整選択部ＤＳ１は、ベクトルパイプライン演算部１６１からのベクトルエレメントデータと調整レジスタＤＲ１２からのベクトルエレメントデータとのいずれかを選択する。調整選択部ＤＳ２は、ベクトルパイプライン演算部１６２からのベクトルエレメントデータと調整レジスタＤＲ２１からのベクトルエレメントデータとのいずれかを選択する。調整選択部ＤＳ３は、ベクトルパイプライン演算部１６３からのベクトルエレメントデータと調整レジスタＤＲ３１からのベクトルエレメントデータとのいずれかを選択する。調整選択部ＤＳ４は、ベクトルパイプライン演算部１６４からのベクトルエレメントデータと調整レジスタＤＲ４０からのベクトルエレメントデータとのいずれかを選択する。調整選択部ＤＳ５は、ベクトルパイプライン演算部１６５からのベクトルエレメントデータと調整レジスタＤＲ５０からのベクトルエレメントデータとのいずれかを選択する。
ベクトルパイプライン演算部１６６、ベクトルパイプライン演算部１６７からのベクトルエレメントデータのタイミングは、調整されない。
図６は、本発明を実施するための第３の最良の形態の動作を示すタイミングチャートである。
図６を参照すると、動作制御情報生成部１２は、クロックＴ１において、ベクトルパイプライン演算部１６０、および、ベクトルパイプライン演算部１６１に右ローテート命令Ｚの実行を指示する動作制御情報を出力する。また、動作制御情報生成部１２は、クロックＴ２において、ベクトルパイプライン演算部１６２、および、ベクトルパイプライン演算部１６３に右ローテート命令Ｚの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ３において、ベクトルパイプライン演算部１６４、および、ベクトルパイプライン演算部１６５に右ローテート命令Ｚの実行を指示する動作制御情報を出力する。動作制御情報生成部１２は、クロックＴ４において、ベクトルパイプライン演算部１６６、および、ベクトルパイプライン演算部１６７に右ローテート命令Ｚの実行を指示する動作制御情報を出力する。
ベクトルパイプライン演算部１６０（ベクトルパイプライン演算部１６１）の内部選択部ＳＯＵＴ（または、内部選択部ＳＩＯ）からベクトルエレメントデータａ０（ａ１）が出力され、調整レジスタＤＲ００（調整レジスタＤＲ１０）に格納される（図６クロックＴ２）。次に、ベクトルエレメントデータａ０（ａ１）は、調整レジスタＤＲ０１（調整レジスタＤＲ１１）に格納される（クロックＴ３）。次に、ベクトルエレメントデータａ０（ａ１）は、調整レジスタＤＲ０２（調整レジスタＤＲ１２）に格納される（クロックＴ４）。次に、ベクトルエレメントデータａ０（ａ１）は、調整レジスタＤＲ０２（調整レジスタＤＲ１２）から調整選択部ＤＳ０（調整選択部ＤＳ１）で選択され出力される（クロックＴ５）。
ベクトルパイプライン演算部１６２（ベクトルパイプライン演算部１６３）の内部選択部ＳＯＵＴからベクトルエレメントデータａ２（ａ３）が出力され、調整レジスタＤＲ２０（調整レジスタＤＲ３０）に格納される（クロックＴ３）。次に、ベクトルエレメントデータａ２（ａ３）は、調整レジスタＤＲ２１（調整レジスタＤＲ２１）に格納される（クロックＴ４）。次に、ベクトルエレメントデータａ２（ａ３）は、調整レジスタＤＲ２１（調整レジスタＤＲ２１）から調整選択部ＤＳ２（調整選択部ＤＳ３）で選択され出力される（クロックＴ５）。
ベクトルパイプライン演算部１６４（ベクトルパイプライン演算部１６５）の内部選択部ＳＯＵＴからベクトルエレメントデータａ４（ａ５）が出力され、調整レジスタＤＲ４０（調整レジスタＤＲ５０）に格納される（クロックＴ４）。次に、ベクトルエレメントデータａ４（ａ５）は、調整レジスタＤＲ４０（調整レジスタＤＲ５０）から調整選択部ＤＳ４（調整選択部ＤＳ５）で選択され出力される（クロックＴ５）。
ベクトルパイプライン演算部１６６（ベクトルパイプライン演算部１６７）の内部選択部ＳＯＵＴからベクトルエレメントデータａ６（ａ７）が出力され、タイミング調整部１５を経由して出力される（クロックＴ５）。
次に、外部選択部１４は、タイミング調整部１５からベクトルエレメントデータａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７を入力し、ベクトルパイプライン演算部１６０にベクトルエレメントデータａ７を出力し、ベクトルパイプライン演算部１６１にベクトルエレメントデータａ０を出力し、ベクトルパイプライン演算部１６２にベクトルエレメントデータａ１を出力し、ベクトルパイプライン演算部１６３にベクトルエレメントデータａ２を出力し、ベクトルパイプライン演算部１６４にベクトルエレメントデータａ３を出力し、ベクトルパイプライン演算部１６５にベクトルエレメントデータａ４を出力し、ベクトルパイプライン演算部１６６にベクトルエレメントデータａ５を出力し、ベクトルパイプライン演算部１６７にベクトルエレメントデータａ６を出力する（クロックＴ５）。
次に、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７のそれぞれの内部選択部ＳＩＮ（または、内部選択部ＳＩＯ）を経由してベクトルレジスタＶＲ１にベクトルエレメントデータａ７、ａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６が格納される（クロックＴ５）。次に、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７のそれぞれの内部選択部ＳＩＮを経由してベクトルレジスタＶＲ１にベクトルエレメントデータａ１５、ａ８、ａ９、ａ１０、ａ１１、ａ１２、ａ１３、ａ１４が格納される（クロックＴ６）。このようにして、順次、右ローテート命令Ｚが実行される。
本発明を実施するための第３の最良の形態は、本発明を実施するための第１、第２の最良の形態に比べて、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間をまたがってベクトルエレメントデータの処理を行う命令を容易に実行できるという効果を持つ。
次に、本発明を実施するための第４の最良の形態について図面を参照して詳細に説明する。
図７は、本発明を実施するための第４の最良の形態の構成を示すブロック図である。
図７を参照すると、本発明を実施するための第４の最良の形態は、本発明を実施するための第３の最良の形態のタイミング調整部１５を削除した構成を持つ。命令制御部１０の動作制御情報生成部１２は、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間をまたがってベクトルエレメントデータの処理を行う命令の実行に際し、動作制御情報をずらさずに、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７に出力する。たとえば、右ローテート命令Ｚの実行に際し、動作制御情報生成部１２は、クロックＴ４において、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７すべてに、右ローテート命令Ｚの動作開始の動作制御情報を出力する。
図８は、本発明を実施するための第４の最良の形態の動作制御情報生成部１２の一例の構成を示すブロック図である。
図８を参照すると、動作制御情報生成部１２は、制御レジスタＦＲ０と、制御レジスタＦＲ１と、制御レジスタＦＲ２と、制御レジスタＦＲ３と、選択情報生成部ＣＳＳと、制御選択部ＣＳ０と、制御選択部ＣＳ１と、制御選択部ＣＳ２と、制御選択部ＣＳ３とを含む。制御レジスタＦＲ０〜制御レジスタＦＲ３は、順次、１クロックずつずれて、命令実行制御部１３からの制御情報を格納する。選択情報生成部ＣＳＳは、命令実行制御部１３からの制御情報、および、動作指定部１１からのノイズ低減指定情報に基づいて制御選択部ＣＳ０〜制御選択部ＣＳ３への選択情報を生成する。
選択情報は、以下のように生成される。
（１）ノイズ低減指定情報が、ノイズ低減の動作を指定していなければ、選択情報は、制御選択部ＣＳ０〜制御選択部ＣＳ３に、制御レジスタＦＲ０からの制御情報を選択させる。
（２）ノイズ低減指定情報が、ノイズ低減の動作を指定しており、かつ、命令実行制御部１３からの制御情報が、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間をまたがってベクトルエレメントデータの処理を行う命令を示していないと、選択情報は、制御選択部ＣＳ０に、制御レジスタＦＲ０からの制御情報を選択させ、制御選択部ＣＳ１に、制御レジスタＦＲ１からの制御情報を選択させ、制御選択部ＣＳ２に、制御レジスタＦＲ２からの制御情報を選択させ、制御選択部ＣＳ３に、制御レジスタＦＲ３からの制御情報を選択させる。
（３）ノイズ低減指定情報が、ノイズ低減の動作を指定しており、かつ、命令実行制御部１３からの制御情報が、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７間をまたがってベクトルエレメントデータの処理を行う命令を示していると、選択情報は、制御選択部ＣＳ０〜制御選択部ＣＳ３に、制御レジスタＦＲ３からの制御情報を選択させる。
制御選択部ＣＳ０は、選択情報にしたがって選択した制御情報を動作制御情報としてベクトルパイプライン演算部１６０、ベクトルパイプライン演算部１６１に出力する。制御選択部ＣＳ１は、選択情報にしたがって選択した制御情報を動作制御情報としてベクトルパイプライン演算部１６２、ベクトルパイプライン演算部１６３に出力する。制御選択部ＣＳ２は、選択情報にしたがって選択した制御情報を動作制御情報としてベクトルパイプライン演算部１６４、ベクトルパイプライン演算部１６５に出力する。制御選択部ＣＳ３は、選択情報にしたがって選択した制御情報を動作制御情報としてベクトルパイプライン演算部１６６、ベクトルパイプライン演算部１６７に出力する。
本発明を実施するための第４の最良の形態は、本発明を実施するための第３の最良の形態に比べてタイミング調整部１５を削除できるので、ハードウェア量が削減できるという効果を持つ。
以上は、ベクトルパイプライン演算部１６０〜ベクトルパイプライン演算部１６７を持つベクトル処理装置１００について説明したが、本発明は、複数の演算部を持つ情報処理装置に適用可能である。複数の演算部の演算の開始をずらす制御により、同時動作によるノイズを低減させることが可能となる。
また、本発明を実施するための第１〜第４の最良の形態のベクトル処理装置１００、または、情報処理装置を１個のＬＳＩ上に構成することが可能である。また、ベクトル処理装置１００、または、情報処理装置を複数個のＬＳＩ上に構成することも可能である。
本発明を実施するための第１の最良の形態の構成を示すブロック図。 本発明を実施するための第１の最良の形態の動作を示すタイミングチャート。 本発明を実施するための第２の最良の形態の構成を示すブロック図。 本発明を実施するための第３の最良の形態の構成を示すブロック図。 図３のタイミング調整部の構成を示すブロック図。 本発明を実施するための第３の最良の形態の動作を示すタイミングチャート。 本発明を実施するための第４の最良の形態の構成を示すブロック図。 本発明を実施するための第４の最良の形態の動作制御情報生成部の構成を示すブロック図。
符号の説明
１０ 命令制御部
１１ 動作指定部
１２ 動作制御情報生成部
１３ 命令実行制御部
１４ 外部選択部
１５ タイミング調整部
１００ ベクトル処理装置
１６０ ベクトルパイプライン演算部
１６１ ベクトルパイプライン演算部
１６２ ベクトルパイプライン演算部
１６３ ベクトルパイプライン演算部
１６４ ベクトルパイプライン演算部
１６５ ベクトルパイプライン演算部
１６６ ベクトルパイプライン演算部
１６７ ベクトルパイプライン演算部
ＶＲ０ ベクトルレジスタ
ＶＲ１ ベクトルレジスタ
ＶＲ２ ベクトルレジスタ
ＶＲ３ ベクトルレジスタ
ＶＲ４ ベクトルレジスタ
ＶＲ５ ベクトルレジスタ
ＶＲｎ ベクトルレジスタ
ＳＩＮ 内部選択部
ＳＯＵＴ 内部選択部
ＳＩＯ 内部選択部
ＳＡＬ 演算結果選択部
ＥＲ０ エレメントレジスタ
ＥＲ１ エレメントレジスタ
ＡＬＵ 演算実行部
ＡＲ０ 中間結果レジスタ
ＡＲ１ 中間結果レジスタ
ＳＴＲ 演算結果レジスタ
ＤＲ００ 調整レジスタ
ＤＲ０１ 調整レジスタ
ＤＲ０２ 調整レジスタ
ＤＲ１０ 調整レジスタ
ＤＲ１１ 調整レジスタ
ＤＲ１２ 調整レジスタ
ＤＲ２０ 調整レジスタ
ＤＲ２１ 調整レジスタ
ＤＲ３０ 調整レジスタ
ＤＲ３１ 調整レジスタ
ＤＲ４０ 調整レジスタ
ＤＲ５０ 調整レジスタ
ＤＳ０ 調整選択部
ＤＳ１ 調整選択部
ＤＳ２ 調整選択部
ＤＳ３ 調整選択部
ＤＳ４ 調整選択部
ＤＳ５ 調整選択部
ＦＲ０ 制御レジスタ
ＦＲ１ 制御レジスタ
ＦＲ２ 制御レジスタ
ＦＲ３ 制御レジスタ
ＣＳ０ 制御選択部
ＣＳ１ 制御選択部
ＣＳ２ 制御選択部
ＣＳ３ 制御選択部
ＣＳＳ 選択情報生成部

Claims (16)

  1. 動作制御情報にしたがって処理を開始・実行する複数のベクトルパイプライン演算部と、
    ノイズ低減指定情報を保持する動作指定部を含み、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成し、前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記ベクトルパイプライン演算部に、順次遅らせる時間的ずれを生じさせて出力する命令制御部と、
    を有することを特徴とするベクトル処理装置。
  2. 動作制御情報にしたがって処理を開始・実行する複数のベクトルパイプライン演算部と、
    ノイズ低減指定情報を保持する動作指定部を含み、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成し、前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記ベクトルパイプライン演算部に、クロックに基づく順次遅らせる時間的ずれを生じさせて出力する命令制御部とを有することを特徴とするベクトル処理装置。
  3. 前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力し、時間的遅延を解消し、前記ベクトルパイプライン演算部に出力するタイミング調整部を有することを特徴とする請求項１記載のベクトル処理装置。
  4. 前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力し、順次遅らせる時間的ずれを解消し、前記ベクトルパイプライン演算部に出力するタイミング調整部とを有することを特徴とする請求項２記載のベクトル処理装置。
  5. 前記命令制御部が、
    前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていないと、動作制御情報を前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力することを特徴とする請求項１、２、３、または、４記載のベクトル処理装置。
  6. 前記命令制御部が、
    前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていないと、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力し、前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際しては、各前記ベクトルパイプライン演算部に、時間的ずれを生じさせずに最も遅く動作する前記ベクトルパイプライン演算部に合わせて動作制御情報を出力し、前記ベクトルパイプライン演算部にまたがらないベクトル命令の実行に際しては、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力することを特徴とする請求項１、または、２記載のベクトル処理装置。
  7. 動作制御情報にしたがって処理を同時に開始・実行可能な複数の演算部と、
    ノイズ低減指定情報を保持する動作指定部を含み、命令の実行に際し、前記演算部の処理の開始・実行を指示する動作制御情報を生成し、前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記演算部に順次遅らせる時間的ずれを生じさせて出力する命令制御部と、
    を有することを特徴とする情報処理装置。
  8. 動作制御情報にしたがって処理を同時に開始・実行可能な複数の演算部と、
    ノイズ低減指定情報を保持する動作指定部を含み、命令の実行に際し、前記演算部の処理の開始・実行を指示する動作制御情報を生成し、前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記演算部にクロックに基づく順次遅らせる時間的ずれを生じさせて出力する命令制御部と、
    を有することを特徴とする情報処理装置。
  9. 複数のベクトルパイプライン演算部に、動作制御情報にしたがって処理を開始・実行させる手順と、
    命令制御部に、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成させ、動作指定部に保持されたノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力させる手順と、
    を含むことを特徴とするベクトル処理方法。
  10. 複数のベクトルパイプライン演算部に、動作制御情報にしたがって処理を開始・実行させる手順と、
    命令制御部に、ベクトル命令の実行に際し、前記ベクトルパイプライン演算部の処理の開始・実行を指示する動作制御情報を生成させ、動作指定部に保持されたノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると各前記ベクトルパイプライン演算部にクロックに基づく順次遅らせる時間的ずれを生じさせて出力させる手順と、
    を含むことを特徴とするベクトル処理方法。
  11. タイミング調整部に、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力させ、時間的遅延を解消させ前記ベクトルパイプライン演算部に出力させる手順を含むことを特徴とする請求項９記載のベクトル処理方法。
  12. タイミング調整部に、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際し、前記ベクトルパイプライン演算部からのベクトルエレメントデータを入力させ、時間的遅延を解消させ前記ベクトルパイプライン演算部に出力させる手順を含むことを特徴とする請求項１０記載のベクトル処理方法。
  13. 前記命令制御部に、
    前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていないと、動作制御情報を前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力させる手順を含むことを特徴とする請求項９、１０、１１、または、１２記載のベクトル処理方法。
  14. 前記命令制御部に、
    前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていないと、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせずに出力させる手順と、
    前記ノイズ低減指定情報がノイズ低減の動作を実施することを示すように設定されていると、前記ベクトルパイプライン演算部にまたがるベクトル命令の実行に際しては、各前記ベクトルパイプライン演算部に、時間的ずれを生じさせずに最も遅く動作する前記ベクトルパイプライン演算部に合わせて動作制御情報を出力させる手順と、
    前記ベクトルパイプライン演算部にまたがらないベクトル命令の実行に際しては、動作制御情報を各前記ベクトルパイプライン演算部に順次遅らせる時間的ずれを生じさせて出力させる手順と、
    含むことを特徴とする請求項９、または、１０記載のベクトル処理方法。
  15. 請求項１、２、３、４、５、または、６のベクトル処理装置をＬＳＩ上に構成することを特徴とするベクトル処理装置。
  16. 請求項７、または、８の情報処理装置をＬＳＩ上に構成することを特徴とする情報処理装置。
JP2004217283A 2004-07-26 2004-07-26 ベクトル処理装置、情報処理装置、および、ベクトル処理方法 Expired - Fee Related JP4079923B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2004217283A JP4079923B2 (ja) 2004-07-26 2004-07-26 ベクトル処理装置、情報処理装置、および、ベクトル処理方法
CA002512316A CA2512316A1 (en) 2004-07-26 2005-07-15 Vector processing apparatus, information processing apparatus, and vector processing method
AU2005203127A AU2005203127A1 (en) 2004-07-26 2005-07-19 Vector processing apparatus, information processing apparatus, and vector processing method
EP05015681A EP1624380B1 (en) 2004-07-26 2005-07-19 Vector processing apparatus, information processing apparatus, and vector processing method for reducing simultaneous switching noise
DE602005002096T DE602005002096T2 (de) 2004-07-26 2005-07-19 Vektorverarbeitungsvorrichtung, Datenverarbeitungsvorrichtung und Datenverarbeitungsmethode zur Verringerung von Störsignalen bei gleichzeitigem Schalten
AT05015681T ATE371217T1 (de) 2004-07-26 2005-07-19 Vektorverarbeitungsvorrichtung, datenverarbeitungsvorrichtung und datenverarbeitungsmethode zur verringerung von störsignalen bei gleichzeitigem schalten
DK05015681T DK1624380T3 (da) 2004-07-26 2005-07-19 Vektorbehandlingsindretning, informationsbehandlingsindretning og fremgangsmåde ved vektorbehandling til reduktion af stöj ved samtidig omskiftning
US11/188,927 US20060020768A1 (en) 2004-07-26 2005-07-25 Vector processing apparatus, Information processing apparatus, and vector processing method
KR1020050067164A KR100703764B1 (ko) 2004-07-26 2005-07-25 벡터 처리 장치, 정보 처리 장치 및 벡터 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004217283A JP4079923B2 (ja) 2004-07-26 2004-07-26 ベクトル処理装置、情報処理装置、および、ベクトル処理方法

Publications (2)

Publication Number Publication Date
JP2006039840A JP2006039840A (ja) 2006-02-09
JP4079923B2 true JP4079923B2 (ja) 2008-04-23

Family

ID=35159845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004217283A Expired - Fee Related JP4079923B2 (ja) 2004-07-26 2004-07-26 ベクトル処理装置、情報処理装置、および、ベクトル処理方法

Country Status (9)

Country Link
US (1) US20060020768A1 (ja)
EP (1) EP1624380B1 (ja)
JP (1) JP4079923B2 (ja)
KR (1) KR100703764B1 (ja)
AT (1) ATE371217T1 (ja)
AU (1) AU2005203127A1 (ja)
CA (1) CA2512316A1 (ja)
DE (1) DE602005002096T2 (ja)
DK (1) DK1624380T3 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973083B1 (ko) * 2008-12-31 2010-07-29 전자부품연구원 어레이 기반의 움직임 벡터 추출기 및 그 방법
JP5804507B2 (ja) * 2011-09-26 2015-11-04 Ｎｅｃプラットフォームズ株式会社 演算処理装置及び演算器同時実行制御方法
GB2553783B (en) 2016-09-13 2020-11-04 Advanced Risc Mach Ltd Vector multiply-add instruction

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789925A (en) * 1985-07-31 1988-12-06 Unisys Corporation Vector data logical usage conflict detection
US5021945A (en) * 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
JP2921190B2 (ja) * 1991-07-25 1999-07-19 日本電気株式会社 並列実行方式
US5274818A (en) * 1992-02-03 1993-12-28 Thinking Machines Corporation System and method for compiling a fine-grained array based source program onto a course-grained hardware
US6122767A (en) * 1993-06-03 2000-09-19 Texas Instruments Incorporated Method and apparatus for noise reduction of cyclic signal by selecting majority logic state of corresponding portions of plural cycles
JPH0744508A (ja) * 1993-08-03 1995-02-14 Hitachi Ltd プログラム分割方法
US6016395A (en) * 1996-10-18 2000-01-18 Samsung Electronics Co., Ltd. Programming a vector processor and parallel programming of an asymmetric dual multiprocessor comprised of a vector processor and a risc processor
US5987620A (en) * 1997-09-19 1999-11-16 Thang Tran Method and apparatus for a self-timed and self-enabled distributed clock
DE19743284C1 (de) * 1997-09-30 1999-03-11 Siemens Ag Schaltungsanordnung zur Reduzierung von Störungen infolge des Schaltes eines Ausgangstreibers
US6550059B1 (en) * 1999-10-04 2003-04-15 Advanced Micro Devices, Inc. Method for generating optimized vector instructions from high level programming languages
US6832214B1 (en) * 1999-12-07 2004-12-14 International Business Machines Corporation Method, system, and program for converting code to executable code using neural networks implemented in a software program
US6968546B2 (en) * 2001-03-30 2005-11-22 Intel Corporation Debugging support using dynamic re-compilation
US7278137B1 (en) * 2001-12-26 2007-10-02 Arc International Methods and apparatus for compiling instructions for a data processor
US6983387B2 (en) * 2002-10-17 2006-01-03 International Business Machines Corporation Microprocessor chip simultaneous switching current reduction method and apparatus

Also Published As

Publication number Publication date
KR20060046730A (ko) 2006-05-17
JP2006039840A (ja) 2006-02-09
ATE371217T1 (de) 2007-09-15
DK1624380T3 (da) 2007-11-26
AU2005203127A1 (en) 2006-02-09
EP1624380B1 (en) 2007-08-22
CA2512316A1 (en) 2006-01-26
KR100703764B1 (ko) 2007-04-06
EP1624380A3 (en) 2006-02-22
US20060020768A1 (en) 2006-01-26
DE602005002096D1 (de) 2007-10-04
EP1624380A2 (en) 2006-02-08
DE602005002096T2 (de) 2008-07-24

Similar Documents

Publication Publication Date Title
CN109376861B (zh) 一种用于执行全连接层神经网络训练的装置和方法
CN106991478B (zh) 用于执行人工神经网络反向训练的装置和方法
US7958333B2 (en) Processor with memory access stage adapted to fetch an instruction of a thread when no memory access operation is detected
WO2017185387A1 (zh) 一种用于执行全连接层神经网络正向运算的装置和方法
WO2017124642A1 (zh) 用于执行人工神经网络正向运算的装置和方法
KR101660659B1 (ko) 멀티-스레딩된 프로세싱 시스템에서의 서브루틴들의 실행
JP2002215599A (ja) マルチプロセッサシステムおよびその制御方法
US9547493B2 (en) Self-timed user-extension instructions for a processing device
CN107886166A (zh) 一种执行人工神经网络运算的装置和方法
JP7134100B2 (ja) Ｓｉｍｄの集中およびコピー動作を実行するための方法および装置
KR100703764B1 (ko) 벡터 처리 장치, 정보 처리 장치 및 벡터 처리 방법
WO2018058452A1 (zh) 一种执行人工神经网络运算的装置和方法
US20240004663A1 (en) Processing device with vector transformation execution
JP2013539143A (ja) 論理時刻ベクトルに基づくタスクの実行をスケジュールするためのシステム
WO2017185335A1 (zh) 一种用于执行batch normalization运算的装置和方法
WO2016014239A1 (en) ENFORCING LOOP-CARRIED DEPENDENCY (LCD) DURING DATAFLOW EXECUTION OF LOOP INSTRUCTIONS BY OUT-OF-ORDER PROCESSORS (OOPs), AND RELATED CIRCUITS, METHODS, AND COMPUTER-READABLE MEDIA
US11531638B2 (en) Reconfigurable circuit array using instructions including a fetch configuration data portion and a transfer configuration data portion
JP2023527227A (ja) プロセッサ、処理方法、および関連デバイス
CA2939834A1 (en) Speculative history forwarding in overriding branch predictors, and related circuits, methods, and computer-readable media
KR20230124598A (ko) 높은 처리량 및 낮은 오버헤드 커널 개시를 위한 압축 커맨드 패킷
WO2006011189A1 (ja) 並列計算機
JP2010140398A (ja) データ処理装置及びデータ処理方法
JP2013539144A (ja) 論理時刻ベクトルに基づくタスクの実行をスケジュールするためのシステム
WO2015136686A1 (ja) 情報処理装置及び方法
JPS63208124A (ja) マイクロプログラム制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051115

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4079923

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130215

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140215

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees