JPH11163700A - スイッチングによる障害を低減する回路装置 - Google Patents
スイッチングによる障害を低減する回路装置Info
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- JPH11163700A JPH11163700A JP10277763A JP27776398A JPH11163700A JP H11163700 A JPH11163700 A JP H11163700A JP 10277763 A JP10277763 A JP 10277763A JP 27776398 A JP27776398 A JP 27776398A JP H11163700 A JPH11163700 A JP H11163700A
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- Japan
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- stages
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Abstract
(57)【要約】
【課題】 冒頭に述べた形式の回路装置を改善して、給
電電圧が高い場合にも確実に障害を回避できるように構
成することである。 【解決手段】 給電電圧が高くなるにつれてスイッチン
グ信号が時間遅延を大きくして出力駆動段に供給される
ように構成して解決される。
電電圧が高い場合にも確実に障害を回避できるように構
成することである。 【解決手段】 給電電圧が高くなるにつれてスイッチン
グ信号が時間遅延を大きくして出力駆動段に供給される
ように構成して解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の段を有する
出力駆動段をスイッチオンおよびスイッチオフするため
に、スイッチング信号が個々の段に該個々の段の間で時
間遅延されて供給され、出力駆動段が段階的にスイッチ
ングされる、スイッチングによる障害を低減する回路装
置に関する。
出力駆動段をスイッチオンおよびスイッチオフするため
に、スイッチング信号が個々の段に該個々の段の間で時
間遅延されて供給され、出力駆動段が段階的にスイッチ
ングされる、スイッチングによる障害を低減する回路装
置に関する。
【０００２】
【従来の技術】この種の回路装置は例えばドイツ連邦共
和国特許出願公開第４２００６８０号公報、技術文献 "
Digital MOS Integrated Circuit II", Mohamed I. Elm
asry,1992, ISBN O-87492-275-0, 385頁から392頁（特
に388頁の図５）から公知である。
和国特許出願公開第４２００６８０号公報、技術文献 "
Digital MOS Integrated Circuit II", Mohamed I. Elm
asry,1992, ISBN O-87492-275-0, 385頁から392頁（特
に388頁の図５）から公知である。
【０００３】多数の出力側、例えば１６個またはそれ以
上の出力側を有するディジタル半導体素子では、出力駆
動段がそれぞれの出力側で同時にスイッチングされる場
合、給電電圧にかなりの障害が生じる。この現象は特に
“ｄＩ／ｄｔノイズ”、“グラウンドバウンド”、“同
時スイッチングノイズ”などと称され、一般的に知られ
ている。ここでは障害は、高い出力電流がスイッチオン
およびスイッチオフされる場合に最大となる。
上の出力側を有するディジタル半導体素子では、出力駆
動段がそれぞれの出力側で同時にスイッチングされる場
合、給電電圧にかなりの障害が生じる。この現象は特に
“ｄＩ／ｄｔノイズ”、“グラウンドバウンド”、“同
時スイッチングノイズ”などと称され、一般的に知られ
ている。ここでは障害は、高い出力電流がスイッチオン
およびスイッチオフされる場合に最大となる。
【０００４】これは複数の出力駆動段を同時にスイッチ
ングする場合に、給電電圧が高くなればなるほど、給電
電圧に作用する障害も大きくなることを意味する。なぜ
なら大きな出力電流をスイッチングするために高い給電
電圧を必要とするからである。
ングする場合に、給電電圧が高くなればなるほど、給電
電圧に作用する障害も大きくなることを意味する。なぜ
なら大きな出力電流をスイッチングするために高い給電
電圧を必要とするからである。
【０００５】この障害を除去するために、相互に並列に
配置された出力駆動段を同時にはスイッチングせず、時
間遅延してスイッチングする回路装置がすでに公知であ
る。これにより同時のスイッチングに起因する給電電圧
の障害は低減される。相互に並列に配置された個々の出
力駆動段を時間遅延してスイッチングするか、または段
階的にスイッチングすることにより、ディジタル半導体
素子の寄生インダクタンスによる電流の変化が制限され
る。
配置された出力駆動段を同時にはスイッチングせず、時
間遅延してスイッチングする回路装置がすでに公知であ
る。これにより同時のスイッチングに起因する給電電圧
の障害は低減される。相互に並列に配置された個々の出
力駆動段を時間遅延してスイッチングするか、または段
階的にスイッチングすることにより、ディジタル半導体
素子の寄生インダクタンスによる電流の変化が制限され
る。
【０００６】図３には出力駆動段１、２を有するこの種
の回路装置が示されている。出力駆動段１、２は入力端
子３を介して駆動され、出力端子４に並列に配置されて
いる。出力駆動段１、２の駆動は、先ず出力駆動段１を
駆動し、続いて出力駆動段２を駆動するが、その際に遅
延素子５により遅延が行われる。遅延素子５はこの遅延
素子による時間遅延が給電電圧ＶＣＣが高まるにつれて
低減されるように動作する。
の回路装置が示されている。出力駆動段１、２は入力端
子３を介して駆動され、出力端子４に並列に配置されて
いる。出力駆動段１、２の駆動は、先ず出力駆動段１を
駆動し、続いて出力駆動段２を駆動するが、その際に遅
延素子５により遅延が行われる。遅延素子５はこの遅延
素子による時間遅延が給電電圧ＶＣＣが高まるにつれて
低減されるように動作する。
【０００７】個々の出力駆動段を相互に時間遅延してス
イッチングすることにより、前述の給電電圧の障害を低
減させる点に関して大きな利点が得られる。ただしこの
利点は、個々の出力駆動段を時間遅延してスイッチオン
するため、相応の回路装置の信号遅延全体が大きくなっ
てしまう点を甘受しなければならない。この望ましくな
い効果はさらに、個々の出力駆動段のスイッチオンの間
の時間遅延が長くなる場合、すなわち給電電圧が低い場
合に最も強くなる。このことの原因は、通常の出力駆動
段を使用する従来の回路装置の場合、給電電圧が低くな
ると信号遅延が長くなる点にある。換言すれば、給電電
圧が高くなるにつれて個々の出力駆動段の間の時間遅延
は短くなる。しかしこのことは、給電電圧が比較的高く
て障害が頻繁に生じる場合、障害低減の効果が小さくな
ってしまうことを意味する。このため出力駆動段のスイ
ッチングによる障害を低減するための従来の回路装置
は、特に給電電圧が高い場合に充分満足には動作しな
い。これは出力駆動段の間の時間遅延が短くなることに
より、障害の回避が困難になるからである。
イッチングすることにより、前述の給電電圧の障害を低
減させる点に関して大きな利点が得られる。ただしこの
利点は、個々の出力駆動段を時間遅延してスイッチオン
するため、相応の回路装置の信号遅延全体が大きくなっ
てしまう点を甘受しなければならない。この望ましくな
い効果はさらに、個々の出力駆動段のスイッチオンの間
の時間遅延が長くなる場合、すなわち給電電圧が低い場
合に最も強くなる。このことの原因は、通常の出力駆動
段を使用する従来の回路装置の場合、給電電圧が低くな
ると信号遅延が長くなる点にある。換言すれば、給電電
圧が高くなるにつれて個々の出力駆動段の間の時間遅延
は短くなる。しかしこのことは、給電電圧が比較的高く
て障害が頻繁に生じる場合、障害低減の効果が小さくな
ってしまうことを意味する。このため出力駆動段のスイ
ッチングによる障害を低減するための従来の回路装置
は、特に給電電圧が高い場合に充分満足には動作しな
い。これは出力駆動段の間の時間遅延が短くなることに
より、障害の回避が困難になるからである。
【０００８】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた形式の回路装置を改善して、給電電圧が高い場
合にも確実に障害を回避できるように構成することであ
る。
に述べた形式の回路装置を改善して、給電電圧が高い場
合にも確実に障害を回避できるように構成することであ
る。
【０００９】
【課題を解決するための手段】この課題は本発明によ
り、給電電圧が高くなるにつれてスイッチング信号が時
間遅延を大きくして出力駆動段に供給されるように構成
して解決される。換言すれば、本発明による回路装置で
はスイッチオン信号の時間遅延は、給電電圧が高くなれ
ばなるほど大きくなる。
り、給電電圧が高くなるにつれてスイッチング信号が時
間遅延を大きくして出力駆動段に供給されるように構成
して解決される。換言すれば、本発明による回路装置で
はスイッチオン信号の時間遅延は、給電電圧が高くなれ
ばなるほど大きくなる。
【００１０】
【発明の実施の形態】本発明の回路装置において重要な
のは、個々の出力駆動段のスイッチオンまたはスイッチ
オフの間の遅延を、給電電圧が高くなるにつれて増大す
ることである。このため障害は、障害の回避が本当に必
要となる場合、すなわち給電電圧が高くなる場合に有効
に低減される。“最も極端な場合”、すなわち給電電圧
がきわめて高くなり、このため障害も大きくなる場合に
は遅延が最大となり、これにより障害の強い低減が行わ
れる。
のは、個々の出力駆動段のスイッチオンまたはスイッチ
オフの間の遅延を、給電電圧が高くなるにつれて増大す
ることである。このため障害は、障害の回避が本当に必
要となる場合、すなわち給電電圧が高くなる場合に有効
に低減される。“最も極端な場合”、すなわち給電電圧
がきわめて高くなり、このため障害も大きくなる場合に
は遅延が最大となり、これにより障害の強い低減が行わ
れる。
【００１１】遅延回路を構成して、出力駆動段にスイッ
チオン信号またはスイッチオフ信号を、給電電圧が高く
なるにつれて時間遅延を大きくして供給することは種々
の手段により行われる。１つの実施形態では、定電流源
を有する従来のＣＭＯＳインバータが遅延回路として利
用される。この場合電流源により、インバータのいわゆ
る“プルダウン”電流が制限され、給電電圧が増大する
場合に後置接続された出力駆動段が遅延されてスイッチ
オンないしスイッチオフされる。
チオン信号またはスイッチオフ信号を、給電電圧が高く
なるにつれて時間遅延を大きくして供給することは種々
の手段により行われる。１つの実施形態では、定電流源
を有する従来のＣＭＯＳインバータが遅延回路として利
用される。この場合電流源により、インバータのいわゆ
る“プルダウン”電流が制限され、給電電圧が増大する
場合に後置接続された出力駆動段が遅延されてスイッチ
オンないしスイッチオフされる。
【００１２】
【実施例】以下に本発明を図に則して詳細に説明する。
【００１３】図３はすでに説明した。図では相互に対応
する部分には同一の参照番号または記号が用いられてい
る。
する部分には同一の参照番号または記号が用いられてい
る。
【００１４】図１には本発明による回路装置の実施例が
示されている。入力端子３にＮチャネルＭＯＳトランジ
スタから成る出力駆動段１１がインバータ８、９を経て
後置接続されており、同様に入力端子３にＮチャネルＭ
ＯＳトランジスタから成る出力駆動段１２が遅延素子１
３およびインバータ１０を経て後置接続されている。イ
ンバータ８、９、１０および遅延素子１３は給電電圧Ｖ
ＣＣと基準電圧ＶＳＳとの間に接続されている。
示されている。入力端子３にＮチャネルＭＯＳトランジ
スタから成る出力駆動段１１がインバータ８、９を経て
後置接続されており、同様に入力端子３にＮチャネルＭ
ＯＳトランジスタから成る出力駆動段１２が遅延素子１
３およびインバータ１０を経て後置接続されている。イ
ンバータ８、９、１０および遅延素子１３は給電電圧Ｖ
ＣＣと基準電圧ＶＳＳとの間に接続されている。
【００１５】従来の回路装置（図３を参照）の遅延素子
５とは異なって、本発明の遅延素子１３は給電電圧が増
大するにつれて遅延が増大するように動作する。
５とは異なって、本発明の遅延素子１３は給電電圧が増
大するにつれて遅延が増大するように動作する。
【００１６】従来の技術とは異なって本発明による回路
装置では、遅延素子１３が給電電圧ＶＣＣが増大するに
つれて遅延が増大する。すなわち、給電電圧ＶＣＣが高
くなればなるほど、出力駆動段１１、１２のスイッチオ
ンないしスイッチオフの間の時間遅延が大きくなる。
装置では、遅延素子１３が給電電圧ＶＣＣが増大するに
つれて遅延が増大する。すなわち、給電電圧ＶＣＣが高
くなればなるほど、出力駆動段１１、１２のスイッチオ
ンないしスイッチオフの間の時間遅延が大きくなる。
【００１７】図２には、遅延素子１３の実施例が示され
ている。この実施例では、遅延素子１３はＣＭＯＳイン
バータ６と、このＣＭＯＳインバータ６に直列接続され
た、トランジスタ７から成る定電流源とから構成されて
いる。定電流源はＣＭＯＳインバータ６の“プルダウ
ン”電流を制限して、入力側と出力側との間で生じる時
間遅延は給電電圧ＶＣＣが増大するにつれて増大する。
トランジスタ７のゲートの給電電圧ＶＢはこの場合に、
遅延を所望のように調整するために使用される。
ている。この実施例では、遅延素子１３はＣＭＯＳイン
バータ６と、このＣＭＯＳインバータ６に直列接続され
た、トランジスタ７から成る定電流源とから構成されて
いる。定電流源はＣＭＯＳインバータ６の“プルダウ
ン”電流を制限して、入力側と出力側との間で生じる時
間遅延は給電電圧ＶＣＣが増大するにつれて増大する。
トランジスタ７のゲートの給電電圧ＶＢはこの場合に、
遅延を所望のように調整するために使用される。
【図１】本発明の回路装置の実施例を示す図である。
【図２】遅延回路の有利な実施例を示す図である。
【図３】２つの出力駆動段と遅延回路とを有する従来の
回路装置の基本回路図である。
回路装置の基本回路図である。
１、２、１１、１２ 出力駆動段 ３ 入力端子 ４ 出力端子 ５、１３ 遅延素子 ６ ＣＭＯＳインバータ ７ トランジスタ ８、９、１０ インバータ ＶＣＣ、ＶＢ 給電電圧 ＶＳＳ 基準電圧
フロントページの続き (72)発明者 ラルフ シュナイダー ドイツ連邦共和国 ミュンヘン エッフナ ーシュトラーセ 70 (72)発明者 ライナー バーテンシュラーガー ドイツ連邦共和国 カウフボイレン アム フォーゲルヘルト 13
Claims (4)
- 【請求項１】 複数の段を有する出力駆動段（１１、１
２）をスイッチオンおよびスイッチオフするために、ス
イッチング信号が個々の段に該個々の段の間で時間遅延
されて供給され、出力駆動段（１１、１２）が段階的に
スイッチングされる、スイッチングによる障害を低減す
る回路装置において、 給電電圧（ＶＣＣ）が高くなるにつれてスイッチング信
号が時間遅延を大きくして出力駆動段（１１、１２）に
供給される、ことを特徴とするスイッチングによる障害
を低減する回路装置。 - 【請求項２】 遅延素子（１３）は複数の出力駆動段
（１１、１２）の制御入力側の間に接続されている、請
求項１記載の回路装置。 - 【請求項３】 遅延素子（１３）はＣＭＯＳインバータ
（６）と、該ＣＭＯＳインバータに直列に接続されてい
る定電流源とから構成されている、請求項２記載の回路
装置。 - 【請求項４】 定電流源はトランジスタ（７）を有す
る、請求項３記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19743284A DE19743284C1 (de) | 1997-09-30 | 1997-09-30 | Schaltungsanordnung zur Reduzierung von Störungen infolge des Schaltes eines Ausgangstreibers |
| DE19743284.0 | 1997-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163700A true JPH11163700A (ja) | 1999-06-18 |
Family
ID=7844213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10277763A Pending JPH11163700A (ja) | 1997-09-30 | 1998-09-30 | スイッチングによる障害を低減する回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6069486A (ja) |
| EP (1) | EP0928067B1 (ja) |
| JP (1) | JPH11163700A (ja) |
| KR (1) | KR100361901B1 (ja) |
| CN (1) | CN1156081C (ja) |
| DE (2) | DE19743284C1 (ja) |
| TW (1) | TW425760B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906548B1 (en) * | 2000-11-02 | 2005-06-14 | Tokyo Electron Limited | Capacitance measurement method of micro structures of integrated circuits |
| JP2005050123A (ja) * | 2003-07-28 | 2005-02-24 | Nec Micro Systems Ltd | スキュー補正回路 |
| DE10355509A1 (de) * | 2003-11-27 | 2005-07-07 | Infineon Technologies Ag | Schaltung und Verfahren zum verzögerten Einschalten einer elektrischen Last |
| JP4079923B2 (ja) * | 2004-07-26 | 2008-04-23 | エヌイーシーコンピュータテクノ株式会社 | ベクトル処理装置、情報処理装置、および、ベクトル処理方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| DE4200680A1 (de) * | 1992-01-14 | 1993-07-15 | Bosch Gmbh Robert | Treiberschaltung |
| US5329175A (en) * | 1992-11-13 | 1994-07-12 | Advanced Micro Devices, Inc. | Reduced noise, low power, high speed output buffer |
| KR960001791B1 (ko) * | 1993-07-23 | 1996-02-05 | 현대전자산업주식회사 | 데이타 출력장치 |
| US5424653A (en) * | 1993-10-06 | 1995-06-13 | Advanced Micro Devices, Inc. | Gradual on output buffer circuit including a reverse turn-off apparatus |
| US5428303A (en) * | 1994-05-20 | 1995-06-27 | National Semiconductor Corporation | Bias generator for low ground bounce output driver |
| US5781050A (en) * | 1996-11-15 | 1998-07-14 | Lsi Logic Corporation | Open drain output driver having digital slew rate control |
-
1997
- 1997-09-30 DE DE19743284A patent/DE19743284C1/de not_active Expired - Fee Related
-
1998
- 1998-09-15 TW TW087115350A patent/TW425760B/zh not_active IP Right Cessation
- 1998-09-18 KR KR10-1998-0038610A patent/KR100361901B1/ko not_active IP Right Cessation
- 1998-09-21 EP EP98117838A patent/EP0928067B1/de not_active Expired - Lifetime
- 1998-09-21 DE DE59808351T patent/DE59808351D1/de not_active Expired - Lifetime
- 1998-09-25 US US09/160,851 patent/US6069486A/en not_active Expired - Lifetime
- 1998-09-29 CN CNB981197310A patent/CN1156081C/zh not_active Expired - Fee Related
- 1998-09-30 JP JP10277763A patent/JPH11163700A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6069486A (en) | 2000-05-30 |
| KR19990029916A (ko) | 1999-04-26 |
| EP0928067A1 (de) | 1999-07-07 |
| EP0928067B1 (de) | 2003-05-14 |
| TW425760B (en) | 2001-03-11 |
| DE19743284C1 (de) | 1999-03-11 |
| CN1213220A (zh) | 1999-04-07 |
| KR100361901B1 (ko) | 2003-01-24 |
| DE59808351D1 (de) | 2003-06-18 |
| CN1156081C (zh) | 2004-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030207 |