TW425760B - Circuit arrangement for reducing disturbances on account of the switching of an output driver - Google Patents

Circuit arrangement for reducing disturbances on account of the switching of an output driver Download PDF

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TW425760B
TW425760B TW087115350A TW87115350A TW425760B TW 425760 B TW425760 B TW 425760B TW 087115350 A TW087115350 A TW 087115350A TW 87115350 A TW87115350 A TW 87115350A TW 425760 B TW425760 B TW 425760B
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Rainer Bartenschlager
Ralf Schneider
Christian Sichert
Zoltan Manyoki
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Siemens Ag
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    • H03ELECTRONIC CIRCUITRY
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Description

經濟部中央標準局員工消費合作社印製 4 2.57S0 A/ B7 五、發明説明(/ ) 發明赀暑 本發明僳關於使輪出驅動器之切換所造成之擾動(或干 擾)之降低需使用之電路配置,其中一切換信號饋送至諸 個別级(或輸出级)用作切換輪出驅動器在諸個別级間有 時間延遲之通斷之目的,以為逐级切換输出驅動器之用 。此型之電路配置是掲露於,例如德國專利DE4200 680 A1中,及教科書”數位金氧半導體積體電路Π "(Digital Μ 0 S Integrated Circuit II ),由 Moha 酿 ed I . E 1» a s r y 所箸,19S2年出販,國際檩準書號(ISBN)為0-87942-275 -〇,其中之3 8 5頁至3 9 2頁,待別是3 88頁之第5圖。 在有多掴輪出,例如16或更多之輪出之數位半導體組 件中,當輸出驅動器级之各自輪出是同時切換時,供電電 壓發生相當大的擾動(或干擾)。此現象通常特別稱為 dl/dt(電流對時間微分)雜訊,接地跳動(groundbounce) ,同時切換雜訊等。在此事例中,當高輸出電流是接通 及關斷時,擾動是最大的。 此意指在多艟_出_動器级之同時切換之事件中,作 用在供電電壓之擾動是最因供電電壓愈高而愈大,此像 由於正需要有高的供電電壓去切換大的输出電流之故。 由於要補救此種情況,已有一種電路配置;其中输出 驅動器级互相並聯連接,是不再同畤地切換,而頗有些 時間延遅以作為降低由同時切換所引起之供電霄壓擾動 β此數位半導體組件之寄生電感所引起之電流改變是被 互相連接成並聯之値別輸出驅動器级之瞬時延運或交錯 -3- 本紙張尺度適用中國國家榡準(CNS ) Λ4规枋(210Χ297公始) ---------策------1Τ------0 ("先Μ讀背而之注意夢項"靖、"本莨) 經满部中央標準局员工消资合作社印繁 —A 251 : ^ at 137五、發明説明(> ) 切換所限定。 第3圖顯示該種具有輪出驅動器级1,2之一電路配置, 此二驅動器级是經一輪人端子3所驅動並是與一输出端 子4成並聯連接。其次輪出驅動器鈒1,2是被擊動,如同 首先輪出驅動器级1被驅動後再驅動輪出_動器級2 , 此延遲是由一延遲元件5達成^在此事例中,延邂元件 5蓮作之方式是其給與之時間延遲在當供電電壓VCC增大 畤之減少。 個別輪出驅動器有簡互柑之瞬時延遲切換固有地提供 有關降低上述之供電電壓之擾動之相當大的利益。但是 此利益是由一相當電路配置之金部信號延遲增畏之代價 而換得,此延遲增長是値別輪出驅動器级之瞬時延羥切 換之結果。尤其是此不滿意之效果在當健別輸出驅動级 之接通間之時間延羥是最長時,卽是説當供電電壓是低 時成為最大。此係由於習知之電路配置之事實是使用習 慣之輸出驅動器,在較低供電電壓下其信號延遲成為較 長,換言之,較高之供電電壓使在椹別輪出驅動器级間 之時間延遲成為較短。但是其意義是擾動降低之效果是 在較高供電電壓時為最小,但此是在任何事例中擾動最 多發生之時間。為此原因,用於降低優動之現有電路配 置因為輪出驅動器之切換之運作在高供雷電壓下特別是 完全不滿意的β此偽因為擾動被輪出驅動级間縮小之時 間延運而越來越難避免之故。 ---------抑衣-------η-----——線 (請先間讀背而之注意事項再填寫本頁) 本纸張尺度適用中國國家標準(CNS ) ( 210Χ Μ?公*; ' A7 ^ - 7! ? κ '· ..- B7 經滴部中央標準局貝工消费合作社印絮 五、發明説明( ) 1 1 本 發 明 之 巨 擦 因 此 是 改 進 上 文 引 言 中 所 提 出 之 電 路 Sd 1 1 置 使 其 能 確 保 可 靠 之 擾 動 降 低 9 即 使 是 在 高 供 電 電 壓 下 1 1 亦 然 C if: 1 先 1 在 用 於 降 低 因 輪 出 驅 動 器 之 切 換 所 致 之 m 動 之 電 路 閱 讀 1 配 置 之 事 例 中 3 此 目 標 是 根 據 本 發 明 而 達 成 > 其 憑 藉 之 η 而 1 I 之 1 事 實 % 一 接 通 信 號 之 傳 導 至 輸 出 驅 動 器 在 供 電 電 m 9 較 1 1 高 時 是 較 遲 〇 換 σ 之 9 在 根 據 本 發 明 之 電 路 配 置 中 接 ¥ 項 Ϊ 1 再 | 通 信 號 之 信 號 延 羥 在 供 電 電 E 成 為 較 高 時 則 成 為 較 長 〇 填 寫 本 1 裝 根 據 本 發 明 之 電 路 配 置 之 基 本 要 點 因 此 是 在 锗 別 輸 出 頁 1 1 驅 動 器 级 之 接 通 或 m 斷 間 之 延 遲 在 上 升 之 供 電 電 壓 時 變 1 I 為 較 長 0 其結果 9 擾 動 僅 在 當 其 有 實 際 需 要 時 S 即 是 在 1 1 增 加 供 電 電 壓 時 9 才 up m 降 低 〇 在 最 m 之 事 例 中 9 供 電 電 1 訂 1 壓 是 非 常 高 時 9 因 之 擾 動 亦 是 大 的 r 延 遲 是 取 長 的 J 其 依 次 導 致 成 為 擾 動 之 最 大 降 低 0 1 I 延 遲 電 路 之 效 果 是 使 接 通 或 關 斷 信 m 在 供 電 電 壓 較 大 1 J 時 1 饋 送 至 輸 出 驅 動 器 级 亦 較 遅 9 此 延 遅 電 路 能 有 多 種 1 1 之 設 計 方 式 0 一 種 可 能 之 實 例 包 含 使 用 一 習 知 之 CMOS {互 線 | 補 金 氣 半 導 體 )反相器, 其有作為延S電路之電流源。 在 1 1 此 事 例 中 此 電 流 源 限 定 稱 為 此 反 相 器 之 下 拉 (P u 1 1 - d 〇 w η ) 1 1 電 流 其 結 果 是 當 供 電 電 壓 增 加 畤 9 連 接 下 游 之 輸 出 驅 1 I 動 级 是 較 遲 接 通 或 鼷 斷 0 1 1 本 發 明 將 參 考 諸 圖 示 而 詳 細 解 説 於 下 〇 1 | E_S_E_EJ9J8_ 1 | 第 1 圖 顯 示 根 據 本 發 -5 明 之 電 路 配 置 之 模 範 實 施 例 〇 1 1 1 1 ! 1 木紙依乂度適用中國阄家梂皁(CNS Μ4坭枯< 210X297公疗) 425760 A7 B7 經消部中央標準局貝工消費合作杜印^ 五、發明説明( 4- ) 1 1 第 2 函 顯 示 用 於 延 m 電 路 之 -' 可 能 之 有 利 的 實 施例》 1 1 第 3 匯 顯 示 具 有 兩 傾 輸 出 驅 動 器 级 及 一 個 現 有 之延羥 1 1 電 路 之 一 基 本 電 路 圖 φ 1 先 1 爵样啻_例詳细說明 u\ 讀 1 第 3 圖 是 已 在 前 文 引 言 中 解 説 〇 在 此 圖 中 相 同 之參考 背 而 1 之 1 符 號 是 用 於 互 相 相 似 之 組 件 〇 t- 1 1 第 1 _ 顯 示 根 據 本 發 明 之 電 路 配 置 之 模 範 實 施例。 事 項 1 I 再 ] | _ 出 驅 動 器 级 1 1 包 括 N 通 道 HC S電晶體並是經過反相 填 本 I 器 8 3連接至- -輸入端子: 5之下游 及- 一輸i ϋ驅動器级12 1 I 同 樣 包 括 一 N 通 道 M0S電晶體ΐ 由經過- -延遲元件 1 3和一反 1 1 相 器 1 〇連 接 至 該 輸 入 Lili m 子 之 下 游 〇 反 相 器 8 ,9及 0 ,以及 1 I 延 遲 電 路 1 3因 此 是 連 接 在 供 電 電 壓 VC C與- 一參考接地電位 1 訂 VSS之間 } 1 與 現 有 之 電 路 配 置 之 延 遲 元 件 5 相 fcb 對 Ub較第3圈) 1 1 1 此 延 趕 元 件 13 蓮 作 之 方 式 是 其 延 JS 隨 增 加 之 供電電 I 1 壓 而 增 加 〇 1 1 舆 先 前 技 藝 相 反 , 根 據 本 發 明 之 電 路 配 置 具 有 延遲元 線 1 件 13 其 中 延 遲 在 升 高 供 電 電 壓 VC C時成為更長。 換言之 1 1 » 供 電 電 壓 VC C愈高時, 輪出驅動器级1 1和1 2之接通及關 I 1 斷 間 之 時 間 延 遲 愈 長 〇 1 1 第 2 圖 圖 示 用 於 延 羥 元 件 13 之 一 可 能 模 範 實 施 例。在 1 1 此 模 範 實 施 例 中 > 此 延 遅 元 件 1 3包 括 CMO S 反 相 器6及 1 | 連 接 成 串 聪 由 一 電 晶 體 7 形 成 之 一 恒 流 電 源 〇 恒 流電源 1 限 定 CMOS 反 相 器 6 之 下 -6 拉 電 流 , 其 結 果 是 在 此 事 例中, 1 1 1 I 1 1 本紙張尺度適用中國國家標苹(CNS ) Λ4規格(公ft )

Claims (1)

  1. 2 5 ::: Ή Α8 Β8 CS D8 申請專利範圍 1. 一種使具有多级之輸出驅動器(11, 12)之切換所造成之 干擾降低時所用之電路配置,其中一切換信號是饋送至 羥 延 間 時 一 有 間 级 別 個 諸 該 在 使 是 的 ΠΠ 其 级 別 儸 諸 级 £ 驅 出12 輪1’ 該(1 換器 切動 以驅 換 切 的 级 逐 出 輪 該 使 以 斷於 關在 或献 通待 接其 器 lag s 出 輸 該 至 導 傳 之 號 信CC 換0 切壓 該電 S ipsr 供 其 在 是 遲 愈 時 高 愈 申 如 3 1 置12 配1’ 路(1 電器 之動 項驅 1 出 第輸 圍該 範在 利接 專連 請是 )β. 件 元 遲 延 I 中 其 間 之 入 輪 制 控 諸 之 件 元 0 延 該 中 其 置 配 路 之 項 2 第 圍 範 利 專 請 申 如 器 反 S 40 Μ C1 括 包 流 恒1 之 聯 串 成 接 I- 其 與 及 (請先閲讀背面之注意事項再填寫本覓) -裝- 源 li 源 電 流 恒 該 中 其 置 配 路 i— 之 項 3 第)o 圍(7 範體 利晶 專電 請 一 申有 如具 ir. 經濟部中央榉隼局員工消費合作社印裝 本紙張尺度適用中國國家揉準(CNS)A4洗格(210X297公釐)
TW087115350A 1997-09-30 1998-09-15 Circuit arrangement for reducing disturbances on account of the switching of an output driver TW425760B (en)

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