JPH11261391A - 出力バッファ制御回路 - Google Patents
出力バッファ制御回路Info
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- JPH11261391A JPH11261391A JP10062718A JP6271898A JPH11261391A JP H11261391 A JPH11261391 A JP H11261391A JP 10062718 A JP10062718 A JP 10062718A JP 6271898 A JP6271898 A JP 6271898A JP H11261391 A JPH11261391 A JP H11261391A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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Abstract
(57)【要約】
【課題】 出力用ＭＯＳトランジスタのゲート入力の振
幅がプログラム或いはマスクオプションにより可変で、
過大出力電流に伴う不要輻射ノイズ及び不要流消費のな
い、汎用の集積回路に用いて好適な出力バッファ制御回
路を提供する。 【解決手段】ゲート電圧セレクタ回路２は、選択信号Ｓ
1 ，Ｓ2 ，Ｓ3 の組合せに応じて、３つの電圧（ＶDD＋
α）、ＶDD、（ＶDD−β）の中から一つを選択する。レ
ベル変換回路３は、ゲート電圧セレクタ回路２が選択し
た電圧Ｖ1 を、外部に出力すべき源出力信号ｖout に応
じて、源出力信号ｖout と同一周期で接・断し、出力バ
ッファ４のｎＭＯＳトランジスタにゲート入力として伝
達する。源出力信号ｖout の振幅ＶDDを、ゲート電圧セ
レクタ回路２が選択する電圧Ｖ1 にレベル変換したこと
と等価であり、レベル変換された振幅Ｖ1 が選択信号Ｓ
1 ，Ｓ2 ，Ｓ3 により可変であるので、最適出力電流が
得られる。
幅がプログラム或いはマスクオプションにより可変で、
過大出力電流に伴う不要輻射ノイズ及び不要流消費のな
い、汎用の集積回路に用いて好適な出力バッファ制御回
路を提供する。 【解決手段】ゲート電圧セレクタ回路２は、選択信号Ｓ
1 ，Ｓ2 ，Ｓ3 の組合せに応じて、３つの電圧（ＶDD＋
α）、ＶDD、（ＶDD−β）の中から一つを選択する。レ
ベル変換回路３は、ゲート電圧セレクタ回路２が選択し
た電圧Ｖ1 を、外部に出力すべき源出力信号ｖout に応
じて、源出力信号ｖout と同一周期で接・断し、出力バ
ッファ４のｎＭＯＳトランジスタにゲート入力として伝
達する。源出力信号ｖout の振幅ＶDDを、ゲート電圧セ
レクタ回路２が選択する電圧Ｖ1 にレベル変換したこと
と等価であり、レベル変換された振幅Ｖ1 が選択信号Ｓ
1 ，Ｓ2 ，Ｓ3 により可変であるので、最適出力電流が
得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
出力バッファ制御回路に関し、特に、出力用トランジス
タのゲート電圧値を切替え可能とすることで出力電流値
を切り替え可能にした出力バッファにおける、ゲート電
圧制御技術に関わるものである。
出力バッファ制御回路に関し、特に、出力用トランジス
タのゲート電圧値を切替え可能とすることで出力電流値
を切り替え可能にした出力バッファにおける、ゲート電
圧制御技術に関わるものである。
【０００２】
【従来の技術】半導体集積回路においては、集積回路か
らの出力電流、換言すれば出力バッファの流せる電流が
重要な特性の一つとなっている。例えば、集積回路の規
格の項目の一つに、ロウレベル出力電流ＩOLがある。そ
の中に、発光ダイオード（ＬＥＤ）を直接駆動できるよ
うに、他の出力バッファに比べ大電流を出力できる出力
バッファが必要な仕様がある。一例として、電源電圧Ｖ
DD＝１．８〜５．５Ｖ、ロウレベル出力電圧ＶOL＝０．
４Ｖの条件で、ロウレベル出力電流ＩOL＝２０ｍＡなど
である。
らの出力電流、換言すれば出力バッファの流せる電流が
重要な特性の一つとなっている。例えば、集積回路の規
格の項目の一つに、ロウレベル出力電流ＩOLがある。そ
の中に、発光ダイオード（ＬＥＤ）を直接駆動できるよ
うに、他の出力バッファに比べ大電流を出力できる出力
バッファが必要な仕様がある。一例として、電源電圧Ｖ
DD＝１．８〜５．５Ｖ、ロウレベル出力電圧ＶOL＝０．
４Ｖの条件で、ロウレベル出力電流ＩOL＝２０ｍＡなど
である。
【０００３】出力用にＭＯＳトランジスタを用いた場
合、そのＭＯＳトランジスタが流せる出力電流は、Ｉ＝
１／２・μ・ＣOX・Ｗ／Ｌ・（ＶGS−Ｖth）2 （但し、
μはキャリアの移動度、ＣOXはゲート絶縁膜の静電容
量、Ｗはチャネル幅、Ｌはチャネル長、ＶGSはゲート・
ソース間電圧、Ｖthはしきい値電圧）で表される。上記
の出力電流の式中、移動度μはキャリア濃度でほぼ決ま
り、キャリア濃度が低くなるにつれて大きくなる傾向に
あるが、飽和傾向を示すので、ある一定値以上には大き
くできない。一方、ゲート絶縁膜を薄くしてゲート容量
ＣOXを大きくすること及びチャネル長Ｌを短くすること
は、製造上の困難さを伴うのみならずゲート絶縁膜の破
壊やホットキャリアの発生、しきい値電圧Ｖthの変動な
ど、信頼性の低下を引き起こしかねない。また、ゲート
・ソース間電圧ＶGSやトランジスタのしきい値電圧Ｖth
は、回路の条件などに制約され、自由度が小さい。
合、そのＭＯＳトランジスタが流せる出力電流は、Ｉ＝
１／２・μ・ＣOX・Ｗ／Ｌ・（ＶGS−Ｖth）2 （但し、
μはキャリアの移動度、ＣOXはゲート絶縁膜の静電容
量、Ｗはチャネル幅、Ｌはチャネル長、ＶGSはゲート・
ソース間電圧、Ｖthはしきい値電圧）で表される。上記
の出力電流の式中、移動度μはキャリア濃度でほぼ決ま
り、キャリア濃度が低くなるにつれて大きくなる傾向に
あるが、飽和傾向を示すので、ある一定値以上には大き
くできない。一方、ゲート絶縁膜を薄くしてゲート容量
ＣOXを大きくすること及びチャネル長Ｌを短くすること
は、製造上の困難さを伴うのみならずゲート絶縁膜の破
壊やホットキャリアの発生、しきい値電圧Ｖthの変動な
ど、信頼性の低下を引き起こしかねない。また、ゲート
・ソース間電圧ＶGSやトランジスタのしきい値電圧Ｖth
は、回路の条件などに制約され、自由度が小さい。
【０００４】このような状況の下で、従来、出力用ＭＯ
Ｓトランジスタのチャネル幅Wを大きくすることにより
出力電流を増大させることが、一般的に行なわれてい
る。特に、低電源電圧の集積回路では、ゲート・ソース
間電圧ＶGSが小さいので、ロウレベル出力電流ＩOLを保
証するため、出力用トランジスタのチャネル幅Wを大き
くしていた。しかしながら、この方法は、チップサイズ
が大きくなり、コストが上昇してしまうという弊害を生
じさせる。出力バッファは、通常、チップ上のパッド電
極（外部との接続用電極）の近傍に配置されるのである
が、近年、製造プロセスの微細化が進み、チップサイズ
がパッド電極の周辺で決まる状況にあることから、出力
用ＭＯＳトランジスタのチャネル幅Ｗを大きくすると、
チップサイズの増加に直結するからである。
Ｓトランジスタのチャネル幅Wを大きくすることにより
出力電流を増大させることが、一般的に行なわれてい
る。特に、低電源電圧の集積回路では、ゲート・ソース
間電圧ＶGSが小さいので、ロウレベル出力電流ＩOLを保
証するため、出力用トランジスタのチャネル幅Wを大き
くしていた。しかしながら、この方法は、チップサイズ
が大きくなり、コストが上昇してしまうという弊害を生
じさせる。出力バッファは、通常、チップ上のパッド電
極（外部との接続用電極）の近傍に配置されるのである
が、近年、製造プロセスの微細化が進み、チップサイズ
がパッド電極の周辺で決まる状況にあることから、出力
用ＭＯＳトランジスタのチャネル幅Ｗを大きくすると、
チップサイズの増加に直結するからである。
【０００５】これに対し、特開平３−２４７０１３号公
報に、出力電流を増大させる他の方法として、出力用ト
ランジスタのゲート・ソース間電圧ＶGSを電源電圧ＶDD
より高くできるようにし、ゲート・ソース間電圧ＶGSを
従来の出力バッファにおけるより大きくすることで、大
電流出力を可能にする技術が開示されている。図８に、
上記公報記載の出力バッファの回路図を示す。なお、図
８は、説明の都合上、上記公報の図面第１図と第３図と
を結合させ、符号を一部変更して示してある。図８を参
照して、この出力バッファでは、電源電圧ＶDDを、昇圧
回路２０で電源電圧以上の電圧ＶCCに昇圧し、ＣＭＯＳ
構成のインバータ２６，２７の電源電圧として与える。
これにより、出力用ｎＭＯＳトランジスタＱN0を駆動す
るためのインバータ２６，２７は、電源電圧ＶDDより大
なるゲート入力で出力トランジスタＱN0を駆動すること
になり、従来と同じチャネル幅の出力トランジスタを用
いても流せる出力電流を大にできる。
報に、出力電流を増大させる他の方法として、出力用ト
ランジスタのゲート・ソース間電圧ＶGSを電源電圧ＶDD
より高くできるようにし、ゲート・ソース間電圧ＶGSを
従来の出力バッファにおけるより大きくすることで、大
電流出力を可能にする技術が開示されている。図８に、
上記公報記載の出力バッファの回路図を示す。なお、図
８は、説明の都合上、上記公報の図面第１図と第３図と
を結合させ、符号を一部変更して示してある。図８を参
照して、この出力バッファでは、電源電圧ＶDDを、昇圧
回路２０で電源電圧以上の電圧ＶCCに昇圧し、ＣＭＯＳ
構成のインバータ２６，２７の電源電圧として与える。
これにより、出力用ｎＭＯＳトランジスタＱN0を駆動す
るためのインバータ２６，２７は、電源電圧ＶDDより大
なるゲート入力で出力トランジスタＱN0を駆動すること
になり、従来と同じチャネル幅の出力トランジスタを用
いても流せる出力電流を大にできる。
【０００６】
【発明が解決しようとする課題】上記特開平３−２４７
０１３号公報記載の出力バッファによれば、出力用ＭＯ
Ｓトランジスタのチャネル幅Wを大きくすることなく、
つまりチップサイズを増加させることなく、出力電流を
大電流化できる。しかし、一方で、上記出力バッファ
は、必要以上の大電流を出力し無駄な消費電流を増大さ
せるのみならず、大出力電流の流入、流出に伴う電源電
位或いはグランド電位の変動、いわゆる不要輻射ノイズ
（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒ
ｅｎｃｅ）を生じさせるという副作用が伴う。すなわ
ち、再度図８を参照して、上記出力バッファの場合、出
力用ｎＭＯＳトランジスタＱN0のゲート入力（インバー
タ２７の出力信号電圧）の振幅は、昇圧回路２０の出力
電圧ＶCCである。然るに、昇圧回路２０の昇圧出力電圧
ＶCCは電源電圧ＶDDによって決まるので、結局、出力用
トランジスタＱN0のゲート入力の振幅は、電源電圧ＶDD
に依存することになる。
０１３号公報記載の出力バッファによれば、出力用ＭＯ
Ｓトランジスタのチャネル幅Wを大きくすることなく、
つまりチップサイズを増加させることなく、出力電流を
大電流化できる。しかし、一方で、上記出力バッファ
は、必要以上の大電流を出力し無駄な消費電流を増大さ
せるのみならず、大出力電流の流入、流出に伴う電源電
位或いはグランド電位の変動、いわゆる不要輻射ノイズ
（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒ
ｅｎｃｅ）を生じさせるという副作用が伴う。すなわ
ち、再度図８を参照して、上記出力バッファの場合、出
力用ｎＭＯＳトランジスタＱN0のゲート入力（インバー
タ２７の出力信号電圧）の振幅は、昇圧回路２０の出力
電圧ＶCCである。然るに、昇圧回路２０の昇圧出力電圧
ＶCCは電源電圧ＶDDによって決まるので、結局、出力用
トランジスタＱN0のゲート入力の振幅は、電源電圧ＶDD
に依存することになる。
【０００７】ここで、出力バッファは、電源電圧ＶDDが
最小の場合でも出力電流が確保できるようにされている
ものとする。この場合、電源電圧ＶDDが最大の方向に変
動したり或いは、この出力バッファを搭載した半導体集
積回路を高い電源電圧を用いる応用装置に用いるときな
どは、出力電流が大きすぎて、不要輻射ノイズが増大し
てしまう。又、不要な消費電流を浪費してしまうことに
なる。一方、電源電圧ＶDDが最大の場合に必要な出力電
流を確保できるようにされている出力バッファにおいて
は、電源電圧ＶDDが最小のときには必要な出力電流を確
保できないことになる。
最小の場合でも出力電流が確保できるようにされている
ものとする。この場合、電源電圧ＶDDが最大の方向に変
動したり或いは、この出力バッファを搭載した半導体集
積回路を高い電源電圧を用いる応用装置に用いるときな
どは、出力電流が大きすぎて、不要輻射ノイズが増大し
てしまう。又、不要な消費電流を浪費してしまうことに
なる。一方、電源電圧ＶDDが最大の場合に必要な出力電
流を確保できるようにされている出力バッファにおいて
は、電源電圧ＶDDが最小のときには必要な出力電流を確
保できないことになる。
【０００８】又、上記公報記載の出力バッファは、汎用
の集積回路に適用するのには適さない。出力用トランジ
スタＱN0のゲート電圧が、集積回路の設計段階で、昇圧
回路２０の出力電圧ＶCCに固定されるので、各種の応用
装置が要求する複数種の出力電流に対応できないからで
ある。
の集積回路に適用するのには適さない。出力用トランジ
スタＱN0のゲート電圧が、集積回路の設計段階で、昇圧
回路２０の出力電圧ＶCCに固定されるので、各種の応用
装置が要求する複数種の出力電流に対応できないからで
ある。
【０００９】従って、本発明は、出力用ＭＯＳトランジ
スタのゲート電圧が、それぞれのユーザーのプログラム
或いはマスクオプションにより可変で、集積回路応用装
置に最適な出力電流を供給でき、過大出力電流に起因す
る不要輻射ノイズ及び不要な電流消費のない出力バッフ
ァ制御回路を提供することを目的とするものである。
スタのゲート電圧が、それぞれのユーザーのプログラム
或いはマスクオプションにより可変で、集積回路応用装
置に最適な出力電流を供給でき、過大出力電流に起因す
る不要輻射ノイズ及び不要な電流消費のない出力バッフ
ァ制御回路を提供することを目的とするものである。
【００１０】本発明は、又、出力用ＭＯＳトランジスタ
のゲート電圧が可変で、各種の応用装置が要求する複数
種の出力電流に切替え可能な、汎用の集積回路に適用し
やすい出力バッファ制御回路を提供することを目的とす
る。
のゲート電圧が可変で、各種の応用装置が要求する複数
種の出力電流に切替え可能な、汎用の集積回路に適用し
やすい出力バッファ制御回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明の出力バッファ制
御回路は、それぞれ電圧値の異なる直流電圧が入力され
る複数の電圧源端子と、出力端子に電流を供給する絶縁
ゲート電界効果型トランジスタと、前記複数の電圧源端
子に入力される複数の直流電圧から一つの電圧を選択す
る電圧選択手段と、前記電圧選択手段の出力電圧を、外
部に出力すべき源出力信号に応じて、前記源出力信号と
同一周期で、前記絶縁ゲート電界効果型トランジスタの
ゲート電極に入力する手段とを備えており、出力用ＭＯ
Ｓトランジスタのゲート・ソース間電圧を切替え可能に
することにより、出力電流を切替え可能にした点に特徴
を有する。
御回路は、それぞれ電圧値の異なる直流電圧が入力され
る複数の電圧源端子と、出力端子に電流を供給する絶縁
ゲート電界効果型トランジスタと、前記複数の電圧源端
子に入力される複数の直流電圧から一つの電圧を選択す
る電圧選択手段と、前記電圧選択手段の出力電圧を、外
部に出力すべき源出力信号に応じて、前記源出力信号と
同一周期で、前記絶縁ゲート電界効果型トランジスタの
ゲート電極に入力する手段とを備えており、出力用ＭＯ
Ｓトランジスタのゲート・ソース間電圧を切替え可能に
することにより、出力電流を切替え可能にした点に特徴
を有する。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。始めに、図１は、本発明
による出力バッファ制御回路のブロック図である。図１
を参照して、本発明の出力バッファ制御回路１は、ゲー
ト電圧セレクタ回路２と、レベル変換回路３と、出力バ
ッファ４とからなる。ゲート電圧セレクタ回路２，レベ
ル変換回路３，出力バッファ４それぞれの一例の回路図
を、図２，図３，図４に示す。
て、図面を参照して説明する。始めに、図１は、本発明
による出力バッファ制御回路のブロック図である。図１
を参照して、本発明の出力バッファ制御回路１は、ゲー
ト電圧セレクタ回路２と、レベル変換回路３と、出力バ
ッファ４とからなる。ゲート電圧セレクタ回路２，レベ
ル変換回路３，出力バッファ４それぞれの一例の回路図
を、図２，図３，図４に示す。
【００１３】図１を参照して、ゲート電圧セレクタ回路
２は、選択信号Ｓ1 ，Ｓ2 ，Ｓ3 の組合わせに応じて、
外部から入力される３つの直流電圧（ＶDD＋α），
ＶDD，（ＶDD−β）の中から、１つの電圧を選択する。
レベル変換回路３は、ゲート電圧セレクタ回路２の直流
出力電圧Ｖ1 を、外部に出力すべき信号（源出力信号）
ｖout に応じて接・断して、出力バッファ４を構成する
ｎＭＯＳトランジスタのゲート入力ｖ2 として与える。
すなわち、出力用ｎＭＯＳトランジスタＱN0（図４）の
ゲート入力の振幅を、源出力信号ｖout の振幅ＶDDから
ゲート電圧セレクタ回路２の出力電圧Ｖ1 にレベル変換
する。出力バッファ４は、ソース接地でオープンドレイ
ンのｎＭＯＳトランジスタＱN0からなり、レベル変換回
路３が出力するゲート入力ｖ2 に応じて、出力端子５を
介して外部の負荷に出力電流を供給する。
２は、選択信号Ｓ1 ，Ｓ2 ，Ｓ3 の組合わせに応じて、
外部から入力される３つの直流電圧（ＶDD＋α），
ＶDD，（ＶDD−β）の中から、１つの電圧を選択する。
レベル変換回路３は、ゲート電圧セレクタ回路２の直流
出力電圧Ｖ1 を、外部に出力すべき信号（源出力信号）
ｖout に応じて接・断して、出力バッファ４を構成する
ｎＭＯＳトランジスタのゲート入力ｖ2 として与える。
すなわち、出力用ｎＭＯＳトランジスタＱN0（図４）の
ゲート入力の振幅を、源出力信号ｖout の振幅ＶDDから
ゲート電圧セレクタ回路２の出力電圧Ｖ1 にレベル変換
する。出力バッファ４は、ソース接地でオープンドレイ
ンのｎＭＯＳトランジスタＱN0からなり、レベル変換回
路３が出力するゲート入力ｖ2 に応じて、出力端子５を
介して外部の負荷に出力電流を供給する。
【００１４】図２に示す第１の実施の形態のゲート電圧
セレクタ回路２は、出力用トランジスタＱN0のゲート入
力ｖ2 のハイレベルが、外部からプログラマブルに切替
え可能な型のものである。図２を参照して、３つの選択
信号Ｓ1 ，Ｓ2 ，Ｓ3 は、どれか１つだけがハイレベル
（Ｈ）になり、残りの２つはロウレベル（Ｌ）なるよう
に設定される。今、選択信号Ｓ1 が”Ｈ”、Ｓ2 が”
Ｌ”、Ｓ3 が”Ｌ”であるものとする。この場合は、図
２中最上段の、電圧（ＶDD＋α）が与えられているレベ
ルシフタ７Ａにおいて、ｎＭＯＳトランジスタＱN1がオ
ン状態になりｎＭＯＳトランジスタＱN2はオフ状態にな
る。これにより、トランジスタＱN1のドレインレベル
が”Ｌ”になり、その”Ｌ”レベルが相手側のｐＭＯＳ
トランジスタＱP2のゲート電極に与えられるので、この
ｐＭＯＳトランジスタＱP2はオン状態になり、ｎＭＯＳ
トランジスタＱN2のドレインレベルが（ＶDD＋α）にな
る。更に、上記ｎＭＯＳトランジスタＱN2のドレインレ
ベル（ＶDD＋α）がｐＭＯＳトランジスタＱP1のゲート
電極に帰還されるので、ｐＭＯＳトランジスタＱP1が完
全にオフ状態になり、ｎＭＯＳトランジスタＱN1のドレ
イン電極はグランド電位になる。最終的に、出力のｐＭ
ＯＳトランジスタＱP7はグランド電位のゲート電圧を与
えられて、オン状態になる。
セレクタ回路２は、出力用トランジスタＱN0のゲート入
力ｖ2 のハイレベルが、外部からプログラマブルに切替
え可能な型のものである。図２を参照して、３つの選択
信号Ｓ1 ，Ｓ2 ，Ｓ3 は、どれか１つだけがハイレベル
（Ｈ）になり、残りの２つはロウレベル（Ｌ）なるよう
に設定される。今、選択信号Ｓ1 が”Ｈ”、Ｓ2 が”
Ｌ”、Ｓ3 が”Ｌ”であるものとする。この場合は、図
２中最上段の、電圧（ＶDD＋α）が与えられているレベ
ルシフタ７Ａにおいて、ｎＭＯＳトランジスタＱN1がオ
ン状態になりｎＭＯＳトランジスタＱN2はオフ状態にな
る。これにより、トランジスタＱN1のドレインレベル
が”Ｌ”になり、その”Ｌ”レベルが相手側のｐＭＯＳ
トランジスタＱP2のゲート電極に与えられるので、この
ｐＭＯＳトランジスタＱP2はオン状態になり、ｎＭＯＳ
トランジスタＱN2のドレインレベルが（ＶDD＋α）にな
る。更に、上記ｎＭＯＳトランジスタＱN2のドレインレ
ベル（ＶDD＋α）がｐＭＯＳトランジスタＱP1のゲート
電極に帰還されるので、ｐＭＯＳトランジスタＱP1が完
全にオフ状態になり、ｎＭＯＳトランジスタＱN1のドレ
イン電極はグランド電位になる。最終的に、出力のｐＭ
ＯＳトランジスタＱP7はグランド電位のゲート電圧を与
えられて、オン状態になる。
【００１５】一方、電圧ＶDDが与えられる中段のレベル
シフタ７Ｂにおいては、制御信号Ｓ2 が”Ｌ”であるの
で、インバータ６Ｂの出力は”Ｈ”になる。これによ
り、ｎＭＯＳトランジスタＱN3がオフ状態になり、ｎＭ
ＯＳトランジスタＱN4はオン状態になるので、出力のｐ
ＭＯＳトランジスタＱP8，ＱP9は共にゲート電極に（Ｖ
DD＋α）の電圧を与えられ、完全にオフ状態になる。
シフタ７Ｂにおいては、制御信号Ｓ2 が”Ｌ”であるの
で、インバータ６Ｂの出力は”Ｈ”になる。これによ
り、ｎＭＯＳトランジスタＱN3がオフ状態になり、ｎＭ
ＯＳトランジスタＱN4はオン状態になるので、出力のｐ
ＭＯＳトランジスタＱP8，ＱP9は共にゲート電極に（Ｖ
DD＋α）の電圧を与えられ、完全にオフ状態になる。
【００１６】また、電圧（ＶDD−β）が与えられる最下
段のレベルシフタ７Ｃでも、中段のレベルシフタ７Ｂに
おけると同様に、出力の２段積みのｐＭＯＳトランジス
タＱP10 ，ＱP11 が共に完全にオフ状態になる。
段のレベルシフタ７Ｃでも、中段のレベルシフタ７Ｂに
おけると同様に、出力の２段積みのｐＭＯＳトランジス
タＱP10 ，ＱP11 が共に完全にオフ状態になる。
【００１７】以上の結果、このゲート電圧セレクタ回路
２は、出力点Ｎ1 に電圧（ＶDD＋α）を出力する。つま
り、Ｖ1 ＝ＶDD＋αである。尚、このゲート電圧セレク
タ回路において、出力電圧Ｖ1 を選択するための出力段
のｐＭＯＳトランジスタは、最高電圧（ＶDD＋α）を出
力する場合はトランジスタＱP1だけであるのに対し、そ
れ以下の電圧ＶDDまたは（ＶDD−β）を出力するとき
は、トランジスタＱP8とＱP9又はトランジスタＱP10 と
ＱP11 というように、２つのｐＭＯＳトランジスタが２
段積みにされているのは、出力点Ｎ1 からの電流の逆流
を防止するためである。すなわち、中段の電圧ＶDDを選
択する回路を例にして、いま、出力点Ｎ1の電位が（Ｖ
DD＋α）であるものとする。この電位は、中段の回路の
ｐＭＯＳトランジスタＱP8のウエル電位（＝ＶDD）より
も高い。従って、若しｐＭＯＳトランジスタＱP9がない
とすると、出力点Ｎ1 の電位（ＶDD＋α）は、上記ｐＭ
ＯＳトランジスタＱP8のウエルに抜けて出力点Ｎ1 から
電流が流れてしまう。トランジスタＱP9を設けることに
よって、この現象を防いでいるのである。
２は、出力点Ｎ1 に電圧（ＶDD＋α）を出力する。つま
り、Ｖ1 ＝ＶDD＋αである。尚、このゲート電圧セレク
タ回路において、出力電圧Ｖ1 を選択するための出力段
のｐＭＯＳトランジスタは、最高電圧（ＶDD＋α）を出
力する場合はトランジスタＱP1だけであるのに対し、そ
れ以下の電圧ＶDDまたは（ＶDD−β）を出力するとき
は、トランジスタＱP8とＱP9又はトランジスタＱP10 と
ＱP11 というように、２つのｐＭＯＳトランジスタが２
段積みにされているのは、出力点Ｎ1 からの電流の逆流
を防止するためである。すなわち、中段の電圧ＶDDを選
択する回路を例にして、いま、出力点Ｎ1の電位が（Ｖ
DD＋α）であるものとする。この電位は、中段の回路の
ｐＭＯＳトランジスタＱP8のウエル電位（＝ＶDD）より
も高い。従って、若しｐＭＯＳトランジスタＱP9がない
とすると、出力点Ｎ1 の電位（ＶDD＋α）は、上記ｐＭ
ＯＳトランジスタＱP8のウエルに抜けて出力点Ｎ1 から
電流が流れてしまう。トランジスタＱP9を設けることに
よって、この現象を防いでいるのである。
【００１８】次に、選択信号Ｓ1 ＝”Ｌ”，Ｓ2 ＝”
Ｈ”，Ｓ3 ＝”Ｌ”の場合は、インバータ６Ａの出力
が”Ｈ”になり、ｎＭＯＳトランジスタＱN2がオン状
態、ｎＭＯＳトランジスタＱN1がオフ状態になって、ｐ
ＭＯＳトランジスタＱP1のゲート電圧レベルがグランド
電位になる。これによりｐＭＯＳトランジスタＱP1がオ
ンし、出力のｐＭＯＳトランジスタＱP7はゲート電圧が
（ＶDD＋α）になって、完全にオフ状態になる。また、
選択信号Ｓ2 が”Ｈ”であるので、出力の２段積みのｐ
ＭＯＳトランジスタＱP8，ＱP9が共にオン状態になる。
更に、選択信号Ｓ3 が”Ｌ”なので、インバータ７Ｃの
出力は”Ｈ”になる。これにより、出力の２段積みｐＭ
ＯＳトランジスタＱP10 ，ＱP11 は共に、ゲート電極に
電圧（ＶDD＋α）を与えられて、完全にオフ状態にな
る。以上の結果、出力点Ｎ1 の電圧は、Ｖ1 ＝ＶDDとな
る。
Ｈ”，Ｓ3 ＝”Ｌ”の場合は、インバータ６Ａの出力
が”Ｈ”になり、ｎＭＯＳトランジスタＱN2がオン状
態、ｎＭＯＳトランジスタＱN1がオフ状態になって、ｐ
ＭＯＳトランジスタＱP1のゲート電圧レベルがグランド
電位になる。これによりｐＭＯＳトランジスタＱP1がオ
ンし、出力のｐＭＯＳトランジスタＱP7はゲート電圧が
（ＶDD＋α）になって、完全にオフ状態になる。また、
選択信号Ｓ2 が”Ｈ”であるので、出力の２段積みのｐ
ＭＯＳトランジスタＱP8，ＱP9が共にオン状態になる。
更に、選択信号Ｓ3 が”Ｌ”なので、インバータ７Ｃの
出力は”Ｈ”になる。これにより、出力の２段積みｐＭ
ＯＳトランジスタＱP10 ，ＱP11 は共に、ゲート電極に
電圧（ＶDD＋α）を与えられて、完全にオフ状態にな
る。以上の結果、出力点Ｎ1 の電圧は、Ｖ1 ＝ＶDDとな
る。
【００１９】次に、選択信号Ｓ1 ＝”Ｌ”，Ｓ2 ＝”
Ｌ”，Ｓ3 ＝”Ｈ”の場合は、インバータ６Ａの出力
が”Ｈ”になり、ｎＭＯＳトランジスタＱN2がオン状
態、ｎＭＯＳトランジスタＱN1がオフ状態になって、ｐ
ＭＯＳトランジスタＱP1のゲート電圧レベルがグランド
電位になる。これによりｐＭＯＳトランジスタＱP1がオ
ンし、出力のｐＭＯＳトランジスタＱP7は、ゲート電圧
が（ＶDD＋α）になって、完全にオフ状態になる。ま
た、選択信号Ｓ2 が”Ｌ”なので、インバータ７Ｂの出
力は”Ｈ”になる。これにより、出力の２段積みｐＭＯ
ＳトランジスタＱP8，ＱP9は共に、ゲート電極に電圧
（ＶDD＋α）を与えられて、完全にオフ状態になる。更
に、選択信号Ｓ3 が”Ｈ”であるので、出力の２段積み
のｐＭＯＳトランジスタＱP10 ，ＱP11 が共にオン状態
になる。以上の結果、出力点Ｎ1 の電圧は、Ｖ1 ＝（Ｖ
DD−β）となる。
Ｌ”，Ｓ3 ＝”Ｈ”の場合は、インバータ６Ａの出力
が”Ｈ”になり、ｎＭＯＳトランジスタＱN2がオン状
態、ｎＭＯＳトランジスタＱN1がオフ状態になって、ｐ
ＭＯＳトランジスタＱP1のゲート電圧レベルがグランド
電位になる。これによりｐＭＯＳトランジスタＱP1がオ
ンし、出力のｐＭＯＳトランジスタＱP7は、ゲート電圧
が（ＶDD＋α）になって、完全にオフ状態になる。ま
た、選択信号Ｓ2 が”Ｌ”なので、インバータ７Ｂの出
力は”Ｈ”になる。これにより、出力の２段積みｐＭＯ
ＳトランジスタＱP8，ＱP9は共に、ゲート電極に電圧
（ＶDD＋α）を与えられて、完全にオフ状態になる。更
に、選択信号Ｓ3 が”Ｈ”であるので、出力の２段積み
のｐＭＯＳトランジスタＱP10 ，ＱP11 が共にオン状態
になる。以上の結果、出力点Ｎ1 の電圧は、Ｖ1 ＝（Ｖ
DD−β）となる。
【００２０】本実施の形態のゲート電圧セレクタ回路
は、上述のように、外部からの選択信号Ｓ1 ，Ｓ2 ，Ｓ
3 の組合わせによって、出力電圧を選択できる。３つの
選択信号の内どの信号をハイレベルにするかはプログラ
マブルに制御できるので、状況に応じてゲート電圧をコ
ントロールできる。例えば、通常は選択信号Ｓ2 をハイ
レベルにし、出力用ｎＭＯＳトランジスタＱN0のゲート
入力をＶDDのレベルにしておき、別に設けた電源電圧検
出手段（図示せず）により電源電圧ＶDDの低下を検出し
たら、選択信号Ｓ1 をハイレベルに切り替えるプログラ
ムであれば、出力用トランジスタＱN0のゲート入力レベ
ルを（ＶDD＋α）に高めることができるので、電源電圧
の低下にもかかわらず、出力電流を確保できる。
は、上述のように、外部からの選択信号Ｓ1 ，Ｓ2 ，Ｓ
3 の組合わせによって、出力電圧を選択できる。３つの
選択信号の内どの信号をハイレベルにするかはプログラ
マブルに制御できるので、状況に応じてゲート電圧をコ
ントロールできる。例えば、通常は選択信号Ｓ2 をハイ
レベルにし、出力用ｎＭＯＳトランジスタＱN0のゲート
入力をＶDDのレベルにしておき、別に設けた電源電圧検
出手段（図示せず）により電源電圧ＶDDの低下を検出し
たら、選択信号Ｓ1 をハイレベルに切り替えるプログラ
ムであれば、出力用トランジスタＱN0のゲート入力レベ
ルを（ＶDD＋α）に高めることができるので、電源電圧
の低下にもかかわらず、出力電流を確保できる。
【００２１】図３を参照すると、レベル変換回路３の一
例の回路図が示されている。図３を参照して、源出力信
号ｖout が”Ｌ”のとき、ｎＭＯＳトランジスタＱN7が
オフ状態、ｎＭＯＳトランジスタＱN8はオン状態にな
る。これによりトランジスタＱN8のドレインレベルが”
Ｌ”になり、その”Ｌ”レベルが相手側のｐＭＯＳトラ
ンジスタＱP12 のゲート電極に与えられるので、このｐ
ＭＯＳトランジスタＱP1 2 はオン状態になる。その結
果、ｎＭＯＳトランジスタＱN7のドレインレベルがＶ1
になる。更に、上記ｎＭＯＳトランジスタＱN7のドレイ
ンレベルＶ1 がｐＭＯＳトランジスタＱP13 のゲート電
極に帰還されるので、ｐＭＯＳトランジスタＱP13 が完
全にオフ状態になり、ｎＭＯＳトランジスタＱN8のドレ
イン電極はグランド電位になる。最終的に、出力点Ｎ2
の電位ｖ2 は、外部から与えられる電位Ｖ1 つまり、前
段のゲート電圧セレクト回路２の出力レベルになる。一
方、源出力信号ｖout が”Ｈ”のとき、出力点Ｎ2 の電
位ｖ2 は、反対に、グランドレベルとなる。
例の回路図が示されている。図３を参照して、源出力信
号ｖout が”Ｌ”のとき、ｎＭＯＳトランジスタＱN7が
オフ状態、ｎＭＯＳトランジスタＱN8はオン状態にな
る。これによりトランジスタＱN8のドレインレベルが”
Ｌ”になり、その”Ｌ”レベルが相手側のｐＭＯＳトラ
ンジスタＱP12 のゲート電極に与えられるので、このｐ
ＭＯＳトランジスタＱP1 2 はオン状態になる。その結
果、ｎＭＯＳトランジスタＱN7のドレインレベルがＶ1
になる。更に、上記ｎＭＯＳトランジスタＱN7のドレイ
ンレベルＶ1 がｐＭＯＳトランジスタＱP13 のゲート電
極に帰還されるので、ｐＭＯＳトランジスタＱP13 が完
全にオフ状態になり、ｎＭＯＳトランジスタＱN8のドレ
イン電極はグランド電位になる。最終的に、出力点Ｎ2
の電位ｖ2 は、外部から与えられる電位Ｖ1 つまり、前
段のゲート電圧セレクト回路２の出力レベルになる。一
方、源出力信号ｖout が”Ｈ”のとき、出力点Ｎ2 の電
位ｖ2 は、反対に、グランドレベルとなる。
【００２２】図３に示すレベル変換回路３は、以上の動
作により、源出力信号ｖout と同一周期で、振幅Ｖ1 の
信号ｖ2 を出力する。つまり、源出力信号ｖout を振幅
Ｖ1の信号ｖ2 にレベル変換する。
作により、源出力信号ｖout と同一周期で、振幅Ｖ1 の
信号ｖ2 を出力する。つまり、源出力信号ｖout を振幅
Ｖ1の信号ｖ2 にレベル変換する。
【００２３】次に、図５を参照すると、本発明の第２の
実施の形態による、電圧の選択をマスクオプションによ
って切替え可能な型の、ゲート電圧セレクタ回路が示さ
れている。図５を参照して、本実施の形態においては、
製造の途中工程で、３つの入力点８Ａ，８Ｂ，８Ｃの内
のいずれか一つ（この場合は、入力点８Ｃ）と出力点８
０との間に、マスクオプションにより配線８１を生じさ
せる。これにより、外部から入力点８Ａに与えられる電
圧（ＶDD＋α）、入力点８Ｂに与えられる電圧ＶDD、入
力点８Ｃに与えられる電圧（ＶDD−β）の内からいずれ
か一つだけを選択し、出力電圧Ｖ1 として次段のレベル
変換回路に入力することができる。
実施の形態による、電圧の選択をマスクオプションによ
って切替え可能な型の、ゲート電圧セレクタ回路が示さ
れている。図５を参照して、本実施の形態においては、
製造の途中工程で、３つの入力点８Ａ，８Ｂ，８Ｃの内
のいずれか一つ（この場合は、入力点８Ｃ）と出力点８
０との間に、マスクオプションにより配線８１を生じさ
せる。これにより、外部から入力点８Ａに与えられる電
圧（ＶDD＋α）、入力点８Ｂに与えられる電圧ＶDD、入
力点８Ｃに与えられる電圧（ＶDD−β）の内からいずれ
か一つだけを選択し、出力電圧Ｖ1 として次段のレベル
変換回路に入力することができる。
【００２４】出力電圧Ｖ1 をどの電圧にするかは、マス
クオプションにより選択できるので、集積回路応用装置
が要求する出力電流に応じて、出力用トランジスタＱN0
のゲート入力の振幅を設定できる。本実施の形態は、図
２に示す第１の実施の形態によるゲート電圧セレクタ回
路に比べ、電圧選択の自由度は落ちるが、回路規模を少
なくできる利点がある。
クオプションにより選択できるので、集積回路応用装置
が要求する出力電流に応じて、出力用トランジスタＱN0
のゲート入力の振幅を設定できる。本実施の形態は、図
２に示す第１の実施の形態によるゲート電圧セレクタ回
路に比べ、電圧選択の自由度は落ちるが、回路規模を少
なくできる利点がある。
【００２５】次に、図６を参照すると、本発明の第３の
実施の形態による出力バッファ制御回路のブロック図が
示されている。本実施の形態は、第１の実施の形態によ
る出力バッファ制御回路を複数設け、複数の出力端子に
対応可能にしたものである。図６を参照して、二つの出
力バッファ制御回路１Ａ，１Ｂが設けられている。各各
の制御回路１Ａ，１Ｂは、第１の実施の形態による出力
バッファ制御回路と同一のものである。２つの制御回路
１Ａ，１Ｂは、選択すべき３つの電圧（ＶDD＋α），Ｖ
DD，（ＶDD−β）を共有しているが、選択信号Ｓ1 ，Ｓ
2 ，Ｓ3 と、出力すべき源出力信号ｖout1，ｖout2と、
出力端子５Ａ，５Ｂとは、各制御回路１Ａ，１Ｂ毎に独
立している。
実施の形態による出力バッファ制御回路のブロック図が
示されている。本実施の形態は、第１の実施の形態によ
る出力バッファ制御回路を複数設け、複数の出力端子に
対応可能にしたものである。図６を参照して、二つの出
力バッファ制御回路１Ａ，１Ｂが設けられている。各各
の制御回路１Ａ，１Ｂは、第１の実施の形態による出力
バッファ制御回路と同一のものである。２つの制御回路
１Ａ，１Ｂは、選択すべき３つの電圧（ＶDD＋α），Ｖ
DD，（ＶDD−β）を共有しているが、選択信号Ｓ1 ，Ｓ
2 ，Ｓ3 と、出力すべき源出力信号ｖout1，ｖout2と、
出力端子５Ａ，５Ｂとは、各制御回路１Ａ，１Ｂ毎に独
立している。
【００２６】本実施の形態において、いま、出力バッフ
ァ制御回路１Ａは選択信号Ｓ1Aが”Ｈ”で、出力バッフ
ァ制御回路１Ｂは選択信号Ｓ3Bが”Ｈ”であるようにプ
ログラムすると、同一電源電圧で出力端子５Ａの出力電
流は大きく、出力端子５Ｂの出力電流は小さくというよ
うに、出力端子毎に出力電流の大きさを変えることがで
きる。
ァ制御回路１Ａは選択信号Ｓ1Aが”Ｈ”で、出力バッフ
ァ制御回路１Ｂは選択信号Ｓ3Bが”Ｈ”であるようにプ
ログラムすると、同一電源電圧で出力端子５Ａの出力電
流は大きく、出力端子５Ｂの出力電流は小さくというよ
うに、出力端子毎に出力電流の大きさを変えることがで
きる。
【００２７】一方、本発明の第４の実施の形態による出
力バッファ制御回路のブロック図を示す図７を参照する
と、本実施の形態も２つの出力バッファ制御回路１Ａ，
１Ｃを備えている。但し、各制御回路の構造は異なって
おり、制御回路１Ａは第１の実施の形態によるものと同
一であるのに対し、制御回路１Ｃは、ゲート電圧セレク
タ回路を省いた構成である。そして、制御回路１Ａのゲ
ート電圧セレクタ回路２の出力を制御回路１Ｃのレベル
変換回路にも入力するようにして、一つのゲート電圧セ
レクタ回路を二つの制御回路で共有するようにしてい
る。本実施の形態の出力バッファ制御回路は、２つの出
力端子５Ａ，５Ｂで出力電流の大きさが同じで、出力端
子毎に出力電流の大きさが異なるようにすることはでき
ないが、ゲート電圧セレクタ回路を共有するので、回路
規模を小さくできるという利点がある。
力バッファ制御回路のブロック図を示す図７を参照する
と、本実施の形態も２つの出力バッファ制御回路１Ａ，
１Ｃを備えている。但し、各制御回路の構造は異なって
おり、制御回路１Ａは第１の実施の形態によるものと同
一であるのに対し、制御回路１Ｃは、ゲート電圧セレク
タ回路を省いた構成である。そして、制御回路１Ａのゲ
ート電圧セレクタ回路２の出力を制御回路１Ｃのレベル
変換回路にも入力するようにして、一つのゲート電圧セ
レクタ回路を二つの制御回路で共有するようにしてい
る。本実施の形態の出力バッファ制御回路は、２つの出
力端子５Ａ，５Ｂで出力電流の大きさが同じで、出力端
子毎に出力電流の大きさが異なるようにすることはでき
ないが、ゲート電圧セレクタ回路を共有するので、回路
規模を小さくできるという利点がある。
【００２８】尚、これまでの実施の形態は全て、外部か
ら与えられる直流電圧が、電源電圧より高い電圧（ＶDD
＋α），電源電圧ＶDD，電源電圧より低い電圧（ＶDD−
β）の三種類である例であるが、本発明はこれに限られ
るものではない。入力直流電圧の数は、二以上の複数で
あれば、実施の形態と同一の作用効果が得られる。この
場合、プログラム可能なゲート電圧セレクタ回路を用い
るには、プログラム用の選択信号として、入力直流電圧
の数と同数の二値制御信号を用い、それら複数の選択信
号のうち一つだけが他の選択信号とは反転状態になるよ
うにプログラムすれば良い。尚また、上記複数の電圧
は、必ずしも電源電圧とその上下に分れて分布する電圧
でなくても良い。電源電圧より高い電圧だけ、或いは電
源電圧より低い電圧だけであっても良いことは、明らか
であろう。
ら与えられる直流電圧が、電源電圧より高い電圧（ＶDD
＋α），電源電圧ＶDD，電源電圧より低い電圧（ＶDD−
β）の三種類である例であるが、本発明はこれに限られ
るものではない。入力直流電圧の数は、二以上の複数で
あれば、実施の形態と同一の作用効果が得られる。この
場合、プログラム可能なゲート電圧セレクタ回路を用い
るには、プログラム用の選択信号として、入力直流電圧
の数と同数の二値制御信号を用い、それら複数の選択信
号のうち一つだけが他の選択信号とは反転状態になるよ
うにプログラムすれば良い。尚また、上記複数の電圧
は、必ずしも電源電圧とその上下に分れて分布する電圧
でなくても良い。電源電圧より高い電圧だけ、或いは電
源電圧より低い電圧だけであっても良いことは、明らか
であろう。
【００２９】
【発明の効果】以上説明したように、本発明の出力バッ
ファ制御回路は、外部から与えられた電源電圧より高い
電圧、電源電圧、電源電圧より低い電圧から一つを選択
する電圧選択手段と、その選択した電圧を、外部に出力
すべき信号に応じて、同一周期で出力用ＭＯＳトランジ
スタのゲート入力として伝達するすることにより、出力
すべき源出力信号の振幅を、元々の電源電圧レベルから
上記電圧選択手段二より選択された電圧のレベルに変換
するレベル変換手段とを備えている。
ファ制御回路は、外部から与えられた電源電圧より高い
電圧、電源電圧、電源電圧より低い電圧から一つを選択
する電圧選択手段と、その選択した電圧を、外部に出力
すべき信号に応じて、同一周期で出力用ＭＯＳトランジ
スタのゲート入力として伝達するすることにより、出力
すべき源出力信号の振幅を、元々の電源電圧レベルから
上記電圧選択手段二より選択された電圧のレベルに変換
するレベル変換手段とを備えている。
【００３０】これにより、本発明によれば、出力用ＭＯ
Ｓトランジスタのゲート入力の振幅がそれぞれのユーザ
ーのプログラム或いはマスクオプションにより可変で、
集積回路応用装置に最適な出力電流を供給でき、不要輻
射ノイズ及び不要な電流消費のない出力バッファ制御回
路を提供することができる。
Ｓトランジスタのゲート入力の振幅がそれぞれのユーザ
ーのプログラム或いはマスクオプションにより可変で、
集積回路応用装置に最適な出力電流を供給でき、不要輻
射ノイズ及び不要な電流消費のない出力バッファ制御回
路を提供することができる。
【００３１】本発明の出力バッファ制御回路は、出力用
ＭＯＳトランジスタのゲート電圧が可変で、各種の応用
装置が要求する複数種の出力電流に切替え可能であるの
で、汎用の集積回路に適用して集積回路の汎用性を高め
るのに好適である。
ＭＯＳトランジスタのゲート電圧が可変で、各種の応用
装置が要求する複数種の出力電流に切替え可能であるの
で、汎用の集積回路に適用して集積回路の汎用性を高め
るのに好適である。
【図１】本発明による出力バッファ制御回路の構成を示
すブロック図である。
すブロック図である。
【図２】第１の実施の形態によるゲート電圧セレクタ回
路の回路図である。
路の回路図である。
【図３】第１の実施の形態によるレベル変換回路の回路
図である。
図である。
【図４】第１の実施の形態による出力バッファの回路図
である。
である。
【図５】第２の実施の形態によるゲート電圧セレクタ回
路の回路図である。
路の回路図である。
【図６】第３の実施の形態に基づく出力バッファ制御回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図７】第４の実施の形態に基づく出力バッファ制御回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図８】従来の技術による出力バッファ制御回路の一例
の回路図である。
の回路図である。
１，１Ａ，１Ｂ，１Ｃ 出力バッファ制御回路 ２ ゲート電圧セレクタ回路 ３ レベル変換回路 ４ 出力バッファ ５，５Ａ，５Ｂ，５Ｃ 出力端子 ６Ａ，６Ｂ，６Ｃ インバータ ７Ａ，７Ｂ，７Ｃ レベルシフタ ８Ａ，８Ｂ，８Ｃ 入力点 ８０ 出力点 ８１ 配線
Claims (10)
- 【請求項１】 それぞれ電圧値の異なる直流電圧が入力
される複数の電圧源端子と、 出力端子に電流を供給する絶縁ゲート電界効果型トラン
ジスタと、 前記複数の電圧源端子に入力される複数の直流電圧から
一つの電圧を選択する電圧選択手段と、 前記電圧選択手段の出力電圧を、外部に出力すべき源出
力信号に応じて、前記源出力信号と同一周期で、前記絶
縁ゲート電界効果型トランジスタのゲート電極に入力す
る手段とを備える出力バッファ制御回路。 - 【請求項２】 前記電圧選択手段の出力電圧が、製造段
階で選択されて固定された電圧であることを特徴とす
る、請求項１記載の出力バッファ制御回路。 - 【請求項３】 前記電圧選択手段の出力電圧が、外部か
らのプログラムされた制御信号により、前記複数の直流
電圧のいずれかに選択的に切替え可能であることを特徴
とする、請求項１記載の出力バッファ制御回路。 - 【請求項４】 それぞれ電圧値の異なる直流電圧が入力
される複数の電圧源端子と、 出力端子に電流を供給する出力用の絶縁ゲート電界効果
型トランジスタと、 前記複数の電圧源端子に入力される複数の直流電圧の中
のいずれか一つの電圧と、外部から入力され前記出力用
の絶縁ゲート電界効果型トランジスタを介して出力すべ
き源出力信号とを入力して、前記入力された一つの電圧
を、前記源出力信号に応じて、前記源出力信号と同一周
期で、前記絶縁ゲート電界効果型トランジスタのゲート
入力として供給し又は遮断するレベル変換手段と、 前記複数の電圧源端子のいずれか一つと前記レベル変換
手段の電圧入力点との間に設けられた電気配線とを含ん
でなる出力バッファ制御回路。 - 【請求項５】 それぞれ電圧値の異なる直流電圧が入力
される複数の電圧源端子と、 外部から入力されるプログラムされた制御信号に応じ
て、前記複数の電圧源端子に入力される複数の直流電圧
から一つの電圧を選択する電圧選択手段と、 出力端子に電流を供給する出力用の絶縁ゲート電界効果
型トランジスタと、 前記電圧選択手段と前記出力用の絶縁ゲート電界効果型
トランジスタとの間に介在して、外部から入力され前記
出力用の絶縁ゲート電界効果型トランジスタを介して出
力すべき源出力信号に応じて、前記電圧選択手段が選択
し出力する電圧を、前記源出力信号と同一周期で、前記
出力用の絶縁ゲート電界効果型トランジスタのゲート入
力として供給し又は遮断するレベル変換手段とを含んで
なる出力バッファ制御回路。 - 【請求項６】 請求項５に記載の出力バッファ制御回路
からなる第１の出力バッファ制御回路と、請求項５に記
載のレベル変換手段及び出力用の絶縁ゲート電界効果型
トランジスタからなる第２の出力バッファ制御回路とを
備え、 前記第１の出力バッファ制御回路のレベル変換手段の電
圧入力点と前記第２の出力バッファ制御回路のレベル変
換手段の電圧入力点とを共通接続して、第１の出力バッ
ファ制御回路と第２の出力バッファ制御回路とで、前記
第１の出力バッファ制御回路の電圧選択手段を共有させ
たことを特徴とする出力バッファ制御回路。 - 【請求項７】 請求項５に記載の出力バッファ制御回路
を複数設け、 各各の出力バッファ制御回路の間で、対応する電圧源端
子どうしを共通接続したことを特徴とする出力バッファ
制御回路。 - 【請求項８】 それぞれ電圧値の異なる直流電圧が入力
されるＮ（Ｎは、２以上の自然数）個の電圧源端子と、 出力端子と接地電位点との間に電流経路をなすように接
続された出力用のｎチャネルＭＯＳ電界効果型トランジ
スタと、 ｐチャネルＭＯＳ電界効果型トランジスタと前記ｐチャ
ネルＭＯＳ電界効果型トランジスタのゲート電極と高位
電圧源との間を外部からの二値制御信号に応じて接・断
するアナログスイッチとを含む切替え回路をＮ組備え、
各各の切替え回路の前記高位電圧源には最高電位の電圧
源端子の電圧を与え、各各の切替え回路の前記ｐチャネ
ルＭＯＳ電界効果型トランジスタのソース電極には前記
Ｎ個の電圧源端子に入力されるＮ個の直流電圧を割り振
って与え、各各の切替え回路の前記二値制御信号には外
部からのＮ個の二値制御信号を割り振って与え、各各の
切替え回路の前記ｐチャネルＭＯＳ電界効果型トランジ
スタのドレイン電極を共通接続してなる電圧選択手段
と、 電圧源と前記出力用のｎチャネルＭＯＳ電界効果型トラ
ンジスタのゲート電極との間に設けられ、前記出力用の
ｎチャネルＭＯＳ電界効果型トランジスタを介して外部
に出力すべき源出力信号により接・断されるスイッチか
らなるレベル変換手段であって、前記電圧源が前記電圧
選択手段のＮ個のｐチャネルＭＯＳ電界効果型トランジ
スタの共通ドレイン電極に接続されたレベル変換手段と
を含んでなる出力バッファ制御回路。 - 【請求項９】 それぞれ電圧値の異なる直流電圧が入力
されるＮ（Ｎは、２以上の自然数）個の電圧源端子と、 出力端子と接地電位点との間に電流経路をなすように接
続された出力用のｎチャネルＭＯＳ電界効果型トランジ
スタと、 高位電圧源と接地電位点との間に並列に設けられた二つ
の電流経路を外部からの二値制御信号及びその反転信号
で切り替えることにより前記二値制御信号に応じた二値
制御信号を生成し、その生成した二値制御信号でｐチャ
ネルＭＯＳ電界効果型トランジスタの開・閉を制御する
切替え回路をＮ組備え、各各の切替え回路の前記高位電
圧源には最高電位の電圧源端子の電圧を与え、各各の切
替え回路の前記ｐチャネルＭＯＳ電界効果型トランジス
タのソース電極には前記Ｎ個の電圧源端子に入力される
Ｎ個の直流電圧を割り振って与え、各各の切替え回路の
二値制御信号には外部からのＮ個の二値制御信号を割り
振って与え、各各の切替え回路の前記ｐチャネルＭＯＳ
電界効果型トランジスタのドレイン電極を共通接続して
なる電圧選択手段と、 前記出力用のｎチャネルＭＯＳ電界効果型トランジスタ
を介して出力すべき源出力信号を入力し、その源出力信
号とこれから生成した反転信号とで電圧源と接地電位点
との間に並列に設けられた電流経路を切り替えることに
より、前記源出力信号と同一周期でハイレベルが前記電
圧源の電圧に等しい振幅の二値制御信号を生成し、前記
出力用のｎチャネルＭＯＳ電界効果型トランジスタのゲ
ート入力として与えるレベル変換手段であって、前記電
圧源が前記電圧選択手段のＮ個のｐチャネルＭＯＳ電界
効果型トランジスタの共通ドレイン電極に接続されたレ
ベル変換手段とを含んでなる出力バッファ制御回路。 - 【請求項１０】 前記電圧値の異なる直流電圧が入力さ
れる複数の電圧源端子が、電源電圧が入力される電圧源
端子、電源電圧より高い直流電圧が入力される電圧源端
子及び電源電圧より低い直流電圧が入力される電圧源端
子であることを特徴とする、請求項１乃至９のいずれか
に記載の出力バッファ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062718A JP3138680B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ制御回路 |
| EP99104754A EP0942534A3 (en) | 1998-03-13 | 1999-03-10 | Output buffer control circuit |
| KR1019990008422A KR100358868B1 (ko) | 1998-03-13 | 1999-03-12 | 출력 버퍼 제어 회로 |
| US09/266,888 US6133756A (en) | 1998-03-13 | 1999-03-12 | Output buffer control circuit |
| CN99102996A CN1233110A (zh) | 1998-03-13 | 1999-03-12 | 输出缓冲器控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062718A JP3138680B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261391A true JPH11261391A (ja) | 1999-09-24 |
| JP3138680B2 JP3138680B2 (ja) | 2001-02-26 |
Family
ID=13208417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062718A Expired - Fee Related JP3138680B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6133756A (ja) |
| EP (1) | EP0942534A3 (ja) |
| JP (1) | JP3138680B2 (ja) |
| KR (1) | KR100358868B1 (ja) |
| CN (1) | CN1233110A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005060096A1 (de) * | 2003-12-17 | 2005-06-30 | Rohde & Schwarz Gmbh & Co. Kg | Elektronischer hochfrequenz-schalter und eichleitung mit solchen hochfrequenz-schaltern |
| CN1744439B (zh) * | 2004-09-01 | 2010-04-21 | 冲电气工业株式会社 | 电平移位器电路、显示装置及其驱动电路和应力测试方法 |
| KR100810611B1 (ko) * | 2006-05-15 | 2008-03-07 | 삼성전자주식회사 | 반도체 장치의 레벨 쉬프팅 회로 |
| US7859343B2 (en) * | 2006-11-13 | 2010-12-28 | Industrial Technology Research Institute | High-resolution varactors, single-edge triggered digitally controlled oscillators, and all-digital phase-locked loops using the same |
| JP2009152754A (ja) * | 2007-12-19 | 2009-07-09 | Nec Electronics Corp | レベルシフト回路及びそれを用いたドライバと表示装置 |
| GB2467183B (en) * | 2009-01-27 | 2013-08-07 | Innovision Res & Tech Plc | Apparatus for use in near field rf communicators |
| GB2469637A (en) * | 2009-04-20 | 2010-10-27 | Advanced Risc Mach Ltd | A CMOS voltage-level-reducing input circuit with hysteresis |
| US7884644B1 (en) * | 2010-02-21 | 2011-02-08 | Altera Corporation | Techniques for adjusting level shifted signals |
| CN102545873B (zh) * | 2010-12-24 | 2013-10-02 | 北京旋极信息技术股份有限公司 | 电平转换系统 |
| KR101825114B1 (ko) | 2011-11-07 | 2018-03-14 | 삼성전자주식회사 | 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들 |
| CN108694915B (zh) | 2017-04-10 | 2022-10-11 | 合肥京东方光电科技有限公司 | 电平转换电路、显示装置和驱动方法 |
| US20190004982A1 (en) * | 2017-06-29 | 2019-01-03 | SK Hynix Inc. | Buffer circuit and device including the same |
| CN108062054B (zh) * | 2017-12-22 | 2020-11-24 | 深圳市英威腾电气股份有限公司 | 一种模拟量信号输出电路 |
| CN110782827B (zh) * | 2019-11-28 | 2023-07-21 | 京东方科技集团股份有限公司 | 栅极驱动电路、电压调节方法和显示装置 |
| KR102137618B1 (ko) | 2019-12-03 | 2020-07-24 | 주식회사 진화기술공사 | 송전철탑의 조류퇴치장치 |
| CN111130525B (zh) * | 2019-12-31 | 2024-03-15 | 北京旋极信息技术股份有限公司 | 一种控制电路、点火装置与开关控制系统 |
| KR102143452B1 (ko) | 2020-03-25 | 2020-08-11 | 미래전기기술단(주) | 가공배전선로 케이블 철탑의 조류 퇴치장치 |
| KR102180766B1 (ko) | 2020-08-24 | 2020-11-19 | 주식회사 우리엔지니어링 | 배전선로의 전신주 조류퇴치장치 |
| KR102375195B1 (ko) | 2021-09-27 | 2022-03-16 | (주)성전엔지니어링 | 산악지역 배전선로의 조류퇴치 기능을 갖는 항공장애 표시구 |
| KR102471446B1 (ko) | 2022-01-04 | 2022-11-29 | 주식회사 금산전기 | 조류로부터의 도로변 배전선로 보호장치 |
| KR102621880B1 (ko) | 2022-12-13 | 2024-01-04 | 박용득 | 배전선로 조류퇴치장치 |
| KR20240146711A (ko) | 2023-03-30 | 2024-10-08 | 송진우 | 송전철탑용 조류 퇴치장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831789B2 (ja) * | 1985-09-04 | 1996-03-27 | 沖電気工業株式会社 | 出力回路 |
| JPH03247013A (ja) * | 1990-02-23 | 1991-11-05 | Sharp Corp | 集積回路用出力回路 |
| US5144165A (en) * | 1990-12-14 | 1992-09-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
| US5534801A (en) * | 1994-01-24 | 1996-07-09 | Advanced Micro Devices, Inc. | Apparatus and method for automatic sense and establishment of 5V and 3.3V operation |
| US5521530A (en) * | 1994-08-31 | 1996-05-28 | Oki Semiconductor America, Inc. | Efficient method and resulting structure for integrated circuits with flexible I/O interface and power supply voltages |
| JP3431774B2 (ja) * | 1995-10-31 | 2003-07-28 | ヒュンダイ エレクトロニクス アメリカ | 混合電圧システムのための出力ドライバ |
| US5583454A (en) * | 1995-12-01 | 1996-12-10 | Advanced Micro Devices, Inc. | Programmable input/output driver circuit capable of operating at a variety of voltage levels and having a programmable pullup/pulldown function |
| US6060905A (en) * | 1996-02-07 | 2000-05-09 | International Business Machines Corporation | Variable voltage, variable impedance CMOS off-chip driver and receiver interface and circuits |
-
1998
- 1998-03-13 JP JP10062718A patent/JP3138680B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-10 EP EP99104754A patent/EP0942534A3/en not_active Withdrawn
- 1999-03-12 CN CN99102996A patent/CN1233110A/zh active Pending
- 1999-03-12 US US09/266,888 patent/US6133756A/en not_active Expired - Lifetime
- 1999-03-12 KR KR1019990008422A patent/KR100358868B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990077849A (ko) | 1999-10-25 |
| KR100358868B1 (ko) | 2002-11-01 |
| EP0942534A3 (en) | 2003-10-29 |
| EP0942534A2 (en) | 1999-09-15 |
| JP3138680B2 (ja) | 2001-02-26 |
| US6133756A (en) | 2000-10-17 |
| CN1233110A (zh) | 1999-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |