JPS6114527B2

JPS6114527B2 -

Info

Publication number: JPS6114527B2
Application number: JP6975177A
Authority: JP
Inventors: Masataka Hirasawa
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1977-06-13
Filing date: 1977-06-13
Publication date: 1986-04-19
Also published as: JPS544527A

Description

【発明の詳細な説明】本発明は、ダイナミツク型（動的或は走査型）
液晶駆動回路等のように３つ以上の電圧レベルを
必要とする場合に、そのうちの最高電位と最低電
位間の電位レベルを得る電圧分割回路に関するも
のである。

近年、電卓に代表されるように各種デイジタル
電子機器においては、電子回路をＰ、Ｎ両チヤン
ネル型IG−FET（絶縁ゲート型電界効果トラン
ジスター、通称MOS−FET、以后FETと略す）
で形成した云ゆる相補型回路構成を主体として集
積化し、更に、表示装置として液晶（Liquid
Crystal以后LCと略す）を用いることにより、低
消費電力化及びセツトの小形化を計ろうとする要
求が強い。

ところで、この省電力化に優れたLCは、その
化学的特性から交流電圧を印加し、積算された電
圧成分を零とすることが寿命をながくする上で要
求されている。また、他の表示装置（例えば
LED、ニクシー管、螢光表示管等）のように、
複数のLCセグメントの一方の電極を共通にし
（例えば表示桁毎に）、セグメントの他方の電極を
前記一方の電極が共通化されたゼグメント群の異
なつたもの同士で共通化し、その一方の電極が共
通化された各セグメント群を時分割で選択走査す
るダイナミツク駆動方式においては、LCが他の
表示素子と比較して応答速度が極めて遅いため、
通常３つ以上の電圧レベルをもつた駆動信号が必
要とされている。従つて、これらの多電圧レベル
を集積回路外からLCの駆動回路に供給するので
は、個別部品点数を減少させてセツトの小形化更
に特性の向上を計ろうとするのに不利である外
に、この回路による電力消費が大で、LCの低電
力特性を十分に活せないものであつた。

本発明は上記実情に鑑みてなされたものであつ
て、特に完全に集積化しうると共にLCの省電力
特性を活かすのに適した電圧分割回路を与えるも
のである。

以下図面を参照して本発明の実施例を説明す
る。なお、以下の説明に当つては低レベル（−
Eoレベル）を成立（論理“１”）、高レベル（接
地レベル）を非成立（論理“０”）とする負論理
を用いる。第１図ａはLCのダイナミツク駆動法
のうち1/3デユーテイ（Duty）、1/3プリバイアス
（prebias）方式でのLC表示部の結線例で、ここ
では表示桁が電卓等における１桁８セグメント
（“日”の字形配置の７セグメントと小数点の１セ
グメント）で構成される場合を示した。第１図ｂ
に示される様にLCは等価的に容量にて示され、
リーク抵抗が極めて大きいため低消費電力特性に
優れたものとなつているのである。１セグメント
当りの容量Ｃ_LC及びリーク抵抗Ｒ_LCは、夫々セグ
メントの大きさ、材質、厚さ等に依存するが、通
常Ｃ_LCが10〜100pF程度、Ｒ_LCは数百ＭΩ以上で
ある。第２図は、第１図のLCを駆動するための
信号波形図、第３図は本発明の一実施例の回路を
用いた電卓等の概略的構成図である。

第３図において１０は電力供給源であり、電力
受端である高電位電源端１１と低電位電源端１５
に接続されるが、ここで端子１１を接地Ｏ〔Ｖ〕
とし、端子１５に与えられる低電位を−Eo
〔Ｖ〕とする。２０は接地レベルと−Eoレベル間
で動作する論理部であり、この論理部は、LC表
示用の基本タイミング発生回路、BCDコードに
あるデータ信号を各LCセグメント駆動のための
信号に変換するデコーダー回路、電卓等の計算部
または時計における計時回路等からなり、前記各
回路は基本的にFETの相補形回路によつて構成
されている。３０は本発明による一つの電圧分割
回路であり、この回路３０は一般に端子１１，１
５間に配置されLCの表示サイクルに対応して開
閉する少なくとも１つのスイツチング手段３６を
含むｎ個の低抵抗素子の直列回路による低出力抵
抗の分割電位を与える第１の電圧分割回路３１、
端子１１，１５間に配置されるｎ個の高抵抗素子
の直列回路による高出力抵抗の分割電位を与える
第２の電圧分割回路３２、前記スイツチング手段
３６がONしている間に第１の電圧分割回路３１
の低出力抵抗の分割電位を第２の電圧分割回路３
２の高出力抵抗の分割電位端に伝達するための低
抵抗の少なくとも１つ以上の伝達系路を有して構
成される。即ち、第３図実施例では、低出力抵抗
である第１の電圧分割回路３１は、低抵抗素子と
しての低抵抗R₁₁，R₁₂，R₁₃，R₁₄とスイツチング
手段３６を端子１１，１５間に直列接続され、抵
抗R₁₁とR₁₂の接続点１２″にR₁₂とR₁₃の接続点１
３″に、更にR₁₃とR₁₄の接続点１４″に、スイツチ
ン手段３６を構成するＮチヤンFET N₁がONし
たとき−Eoを等分した電位−1/4Eo、−2/4Eo、−
3/4Eoを与える。この場合、R₁₁≒R₁₂≒R₁₃≒′
R₁₄＋N₁のON抵抗′の関係があることは云うまで
もない。高出力抵抗である第２の電圧分割回路３
２は、お互に等しい高抵抗素子として高抵抗
R₂₁，R₂₂，R₂₃とR₂₄をこの順に端子１１，１５間
に接続し、抵抗R₂₁とR₂₂の接続点１２′は第１の
分割電位出力端１２、R₂₂とR₂₃の接続点１３′は
第２の分割電位出力端１３、R₂₃とR₂₄の接続点１
４′は第３の分割電位出力端１４に夫々接続され
構成される。従つて端子１２，１３，１４には高
抵抗による分割電位−1/4Eo、−2/4Eo、−3/4Eo
が常時得られる。３７，３８，３９は、そのON
抵抗が低抵抗のR₁₁.R₁₂，R₁₃，′R₁₄＋N₁のON抵
抗′より低抵抗である伝達手段であり、伝達手段
３７は、端子１２″−１２′間に接続され、低出力
抵抗である−1/4Eoの分割電圧を１２′端を介し
て第１の分割電位出力端１２に与えるもの、伝達
手段３８は端子１３″−１３′間に接続され、低出
力抵抗である−2/4Eoの分割電位を１３′端を介
して第２の分割電位出力端１３に与えるもの、伝
達手段３９は端子１４″−１４′間に接続され、低
出力抵抗である−3/4Eoの分割電圧を１４′端を
介して第３の分割電位出力端１４に与えるもので
ある。これらの伝達手段は、スイツチOFF時の
リーク電流を最小にしうる点でFETを用いて構
成するのが望ましい。本例では、第３図をＮ型半
導体を基体として集積化した場合に、特に低電圧
動作に適した構成法を示したものである。第４図
ａはこのことを説明するためのインバータ回路
図、同図ｂはその集積回路断面図で、２１はＮ型
基板、２２はこの基板２１に形成されたＰ−well
領域、Ｓはソース、Ｄはドレイン、Ｇはゲート、
２３はＰチヤネル型トランジスタ、２４はＮチヤ
ネル型トランジスタ、２５は絶縁膜である。即ち
第４図に示すインバーターの構造断面図から明ら
かなように、Ｎ型半導体を基板（Substrate）電
極として構成されるＰチヤンネルFETは全て基
板電位が基本と同一となるため、動作時（ON
時）にソース電極が基板電極と異なる場合に生ず
るバツクゲートバイアス効果（闘値電圧Vthがエ
ンハンスメント特性を助長する方向即ち電流を流
しにくい方向に変調される効果）に配慮したもの
である。ここで伝達手段３７を構成するトランジ
スタN₆とP₄では、N₆はP₄のBack Gate Bias効果
の対索のために設けられる。伝達手段３８を構成
するトランジスタN₅とP₅のうち、N₅はP₅のBack
Gate Bias効果の対策のために設けられ、一方P₅
はN₅がON時にはソース、ゲート間電圧が1/2EoV
であるためN₅のON抵抗を十分に低減することが
難しい場合、ある過渡領域においてそれを補う役
目をする。伝達手段３９はN₄のみにより十分に
動作時のON抵抗を低減可能であるため、単にN₄
のみの構成で示した。前記各伝達手段に用いられ
るＮ−FETN₆，N₅，N₄のサブストレート電極
は、電流遮断手段３６即ちトランジスタN₁が
OFFの場合１２″，１３″，１４″端が接地電位と
なるため更にまた前記バツクゲートバイアス効果
を除去する上で夫々１２′，１３′，１４′に接続
されることが望ましい。ここで各伝達手段は、電
流遮断手段がONしている時に同時にONすれば良
いものであるが、本例のように両手段ともに同一
パルスあるいはその補元のパルスを用いて同時に
ON、OFFするよう制御するのが簡単である。従
つて以下の説明ではスイツチング手段としての電
流遮断手段と伝達手段を同時に制御するものとす
る。従つて第３図実施例においては、前記各手段
は、後述する液晶の１表示サイクルの開始時に一
定期間成立するクロツクパルスφ_Lによつて制御
される。即ち、チヤネルトランジスタP₄，P₅のゲ
ート入力として前記φ_Lが与えられ、一方Ｎチヤ
ネルトランジスタN₄，N₅，N₆のゲート入力とし
ては、φ_Lの補元のパルス_Lが回路２０からイン
バーター２１の出力として与えられる。

また、４０は第１図に示されるLC表示部５０
を駆動する信号H₁，H₂，H₃、更にα_１〜α_８，
β_１〜β_８とγ_１〜γ_８を発生するLC駆動回路
であつて、この回路４０は、論理部２０からの信
号h₁，h₂，h₃或は_１，_２，_３そしてＷ等を
入力とし、接地電位と−Eo電位、更に電圧分割
回路３０から導出される分割電位で構成される回
路群、例えば、第５図に示す如き低電圧動作の
LC駆動回路に適した位相反転器４１等を用いて
セグメント駆動信号α_１〜α_８，β_１〜β_８，γ
_１〜γ_８を出力する回路（ここではα_１を得る回
路のみ示す）とか、第６図に示す如き低電圧動作
で多値レベルを出力するに適した回路４２等を用
いて走査駆動信号H₁，H₂，H₃を出力する回路
（ここではH₁を得る回路のみ示す）を有するもの
である。

上記の如く示される本発明の電圧分割回路の作
用及び効果は、LCの動的駆動を詳細にすること
により明確になるため次にLCの動的駆動につい
て説明する。第２図は第１図のLC表示パネルを
駆動する駆動波形等を示すものである。φ_Lは前
述の如くLCの１表示サイクルの開始時に一回あ
る一定期間発生するパルスで、表示の最小時間幅
を定める。このφ_Lの周期はLCの材質、特性ある
いは駆動電圧により異なるが通常2.4ｍsecと考え
るのが一般的である。そして、φ_Lのパルス幅は
回路２０内の回路構成法あるいは後述の理由によ
り回路３０に要求される特性にて定まるものであ
るが、25μsecとする。h₁，h₂，h₃はφ_Lの３進波
形で、φ_Lの１周期を１パルス幅として順次位相
を異にしたもので、走査駆動信号H₁，H₂，H₃の
走査すべきタイミングを指定する。例えば、h₁が
成立のときH₁を走査（選択）レベル（OVまたは
−EoV）とし、h₁が非成立時にはH₁を非選択レベ
ル（−1/2EoV）とする。ＷはH₁，H₂，H₃がh₁，
h₂，h₃により走査（選択）のタイミングになつた
時、選択レベルの極性を指定すると共に、セグメ
ント駆動信号の極性を指定するものであり、本例
では、h₁の分周波形で示した。（他の方法として
Ｗをφ_Lの分周波形としh₁，h₂，h₃をＷの３進波
形としてもよい）即ち、Ｗが成立時にはH₁，
H₂，H₃の選択レベルは接地OVであり、Ｗが非成
立時にはH₁，H₂，H₃の選択レベルは−EoVであ
る。そして各セグメント駆動信号は対応する表示
サイクル間にＷが成立時には“−”レベル即ち−
3/4EoVで表示レベル、“＋”レベル即ち−1/4
EoVで不表示レベル、Ｗが非成立時には“−”レ
ベル即ち−3/4Eoレベルで不表示レベル、“＋”
レベル即ち−1/4EoVで表示レベルとして各セグ
メントを駆動する。第２図のα_1-1，α_1-2，α_1-3
はセグメント駆動信号α_１とH₁，H₂，H₃により
第１図の１桁目で一番右のセグメント（H₁−α
_１間のセグメントSE₁）が不表示状態右から４
番、７番目のセグメントSE４，SE７が表示状態
となる場合の夫々のセグメントに印加される電圧
をコモン端子を基準に示したものである。即ち、
印加電圧が１表示サイクルのタイミングに3/4Eo
（Ｖ）で交番されるセグメントが表示状態とな
り、同じく1/4Eo（Ｖ）で交番されるセグメント
が不表示状態となる。

しかして、LC駆動波形に要求される条件は、
LCが１セグメント当りのリーク抵抗Ｒ_LCが通常
100MΩ以上で数pF〜100pF程度の容量性である
ことから、第１に、各レベルの出力抵抗はＲ_LCに
よるリーク電流を充分に補い得るものであれば良
い。即ち、走査駆動パルスH₁，H₂，H₃に関して
はＲ_LC≒300KΩとすると10MΩに対して充分に
小さな400KΩ程度までは大きくし得るものであ
り、セグメント駆動信号α_１〜α_８，β_１〜β
_８，γ_１〜γ_８の各出力抵抗は更に高い抵抗でも
よい。第２の条件は、LCが容量性であることに
より各駆動信号はスイツチング時にLC容量を良
好にスイツチし得ることである。即ち、Ｃ_LCを
30pFとすると第１図でH₁，H₂，H₃は約1000pF
もの容量を駆動する必要があるため、充分に低抵
抗の出力抵抗であることを要する。例えば、
H₁，H₂，H₃の−1/2Eoレベルでの出力抵抗が前
記400KΩで他のレベルに対する出力抵抗より極
めて大きいものとすると、H₁，H₂，H₃の動作波
形のうち−1/2Eoレベルのスイツチは、第２図に
おいて点線で示されるように特性の悪いなまつた
波形となつてしまう。この点線で示される波形の
時定数は400KΩ×1000pF≒400μsecで示され、
この遅延波形のためにセグメント印加電圧α
_1-1，α_1-2，α_1-3の状態もやはり点線で示される
ことになり、本来は不表示状態であるセグメント
（第１図のSE₁）は“表示もれ”即ち完全な表示状
態でない“弱い表示状態”となつて極めて不具合
なものとなる。なお、夫々のLC駆動信号の出力
抵抗は電位供給源の内部抵抗と駆動回路自身の有
する出力抵抗の和で示されるが、駆動回路の出力
抵抗は該回路を構成する素子例えばFETの寸法
により増減可能であることにより電位供給源の内
部抵抗より容易に小さくできる。そして、全ての
LC端子は駆動回路を介して電位供給源に共通に
接続されるのであるから、前記条件を満すために
は電位供給源はやはりLC駆動信号のスイツチン
グ時には少なくとも小さな内部抵抗で各々の駆動
回路と電位を供給する必要がある。従つて本発明
に従う電位分割回路が、通常大きな抵抗を用いて
分割電位を得、そして各表示サイクルの開始時即
ち駆動信号のスイツチ時には小さな抵抗による分
割電位を得ているのであるから、この種の要求に
極めて好都合なことは容易に理解される。即ち、
第３図においてR₂₁＝R₂₂＝R₂₃＝R₂₄＝400KΩ、
R₁₁＝R₁₂＝R₁₃＝R₁₄＋（N₁のON抵抗）＝40KΩと
すると電位分割回路３０（の出力抵抗）は第７図
の等価回路で示され、各表示サイクルの開始時に
はクロツクパルスφ_L，_LによりスイツチSW−
１，SW−２，SW−３が閉成されるものであ
る。従つて、第３図の回路３０では第２図の
H₁，H₂，H₃の点線波形の時定数は、単に高抵抗
のみの分割により−1/2Eo（Ｖ）を得た場合の約
1/10に改善され、“表示モレ”等に極めて好都合
である。

前記の定数で第３図の回路３０の消費電力は−
Eo＝−3.0ボルトとすると、約3.3μＡの平均電流
となり、約10μＷである。一方、電卓において論
理部２０の消費電流は一般に数10μＡ〜百数10μ
Ａであるから、LCをダイナミツク駆動する場合
でも本発明の電圧分割回路より多電圧レベルを与
えれば省エネルギー化に有効である。

電流遮断手段３６の位置は、第３図実施例に限
らず、低抵抗からなる電流経路の任意の位置に配
置しうることは云うまでもない。そして、スイツ
チング手段３６を構成する方法は、単にクロツク
_Lをゲート入力とするＮチヤネルトランジスタ
N₁のみにより構成するばかりでなく更にφ_Lをゲ
ート入力とするＰチヤネルトランジスタを並列接
続するのが望ましいとか、あるいはまた単にφ_L
をゲート入力とするＰチヤネルトランジスタのみ
によつて十分な特性が得られる場合がある。

第８図は、スイツチング手段３６を１１−１
２″端間に配置した場合の第３図実施例と同一機
能を有する変形例である。即ち、スイツチング手
段３６をクロツクφ_Lをゲート入力とするＰチヤ
ネルトランジスタP₁にて構成し、１１−１２″端
間で抵抗R₁₁と直列配置したものである。この場
合、φ_Lが非成立即ちP₁が−OFFのときには、伝
達手段３７，３８，３９は夫々OFFであつて、
１２″，１３″，１４″端電位は−Eoボルトとなる
ため、伝達手段３７，３８，３９を構成するＮチ
ヤネルトランジスタN₆，N₅，N₄の基板電極は
夫々１２″，１３″，１４″端に接続されることに
なる。そして、低抵抗による電圧分割回路の条件
は、（R₁₁＋P₁のON抵抗）≒R₁₂≒R₁₃≒R₁₄とな
る。又、トランジスタP₁のソースと基板電極とは
接地電位で共通であり、P₁はバツクゲートバイア
ス状態になることはないから、この場合スイツチ
ング手段３６はP₁のみで構成して十分な特性が得
られる。

第９図は本発明のもう一つの実施例を示すもの
である。第３図、第８図の実施例においてはスイ
ツチング手段を夫々１つ用いていたが本例は、２
つのスイツチング手段３６−１，３６−２を用い
た場合である。即ち、クロツクφ_Lをゲート入力
とするＰチヤネルトランジスタP₁からなるスイツ
チング手段３６−１を１１，１２″端間で抵抗R₁₁
と直列配置とすると共に、_Lをゲート入力とす
るＮチヤネルトランジスタN₁からなるスイツチ
ング手段３６−２を１５−１４″端間で抵抗R₁₄と
直列配置したものである。そして、φ_Lが非成立
でスイツチング手段３６−１，３６−２が共に
OFFのとき１２″，１３″，１４″端は低抵抗
R₁₁，R₁₂，R₁₃，R₁₄を介して１１端あるいは１５
端に通ずる電流経路はないから、第３図あるいは
第８図での伝達手段３７，３８，３９のうち１つ
の伝達手段を省き残りの２つの伝達手段で同じ機
能を果すことができる。第３図、第８図実施例の
伝達手段３８は、他の伝達手段３７，３９よりも
ON抵抗を小さくするのに伝達手段３８を構成す
るP₅，N₅をP₄，あるいはN₄よりもより大きな寸
法とすることが要求されるので、第９図は端子１
２′−１２″間に伝達手段３７を端子１４′−１
４″間に伝達手段３９を配置し、端子１３′は直接
１３″と接続したものである。ここでトランジス
タN₄の基板電極はN₄がOFF時１４″より１４′の
方が低電位となるため（１４′端は−3/4Eoボル
ト、１４″端は−1/2Eoボルト）１４′端に接続さ
れ、N₆の基板電極は、N₆がOFFのとき１２′端よ
り１２″端の方が低電位となるため（１２′端は−
1/4Eoボルト、１２″端は−1/2Eoボルト）１２″
端に接続される。そして第９図での使用する低抵
抗R₁₁，R₁₂，R₁₃，R₁₄の条件は、（R₁₁＋R₁のON
抵抗）≒R₁₂≒R₁₃≒（R₁₄＋N₁のON抵抗）とな
る。

スイツチング手段は、上記の如くFETを用い
て構成しうる外に他のスイツチング素子にても可
能である。そこで第１０図は、スイツチング手段
をダイオードに構成した一実施例である。即ち、
第９図において端子３６−１，３６−２を図示の
如くダイオードD₁，D₄に置き換え、低抵抗によ
る分割回路３１の低電位供給端にφ_Lを、抵抗直
列回路３１の高電位供給端に_Lを与えたもので
ある。ここで_Lの供給手段（図示せず）の論理
“０”レベル〔OVレベル）の出力抵抗とφ_Lの供
給手段（図示せず）の論理“１”レベル（−Eo
レベル）の出力抵抗は抵抗直列回路３１を構成す
る低抵抗（R₁₁，R₁₂，R₁₃，R₁₄より）小さいのが
望ましい。そして、１２″−１３″端間の低抵抗素
子と１３″−１４″端間の低抵抗素を単に低抵抗
（R₁₂とR₁₃）のみで構成するのでなく、図示の如く
それぞれ低抵抗R₁₂，R₁₃とダイオードD₂，D₃の
直列回路とするのが良好な分割電位を得るのに好
都合である。

一般に本発明の実施例での低抵抗素子は第１０
図の実施例から明らかなように、単に抵抗のみで
構成するのでなく抵抗とスイツチング手段の直列
回路と考えてよい。この場合、使用する複数の低
抵抗素子の特性は、少なくとも低出力インピーダ
ンスの分割電位を与えるときに供給電位をほゞ等
分するようになつていればよい。従つて第１０図
におけるD₁とD₄は単に電流遮断手段であるほか
に低抵抗素子を構成するものである。

上記説明からも明らかなように、高出力抵抗の
電圧分割回路３２の各高抵抗素子は、単に抵抗の
みでなく、これとダイオード等のスイツチング手
段との直列回路としてもよい。即ち第１１図は高
抵抗に対してON抵抗が極めて小さいFETで構成
されたスイツチング手段を直列接続して、前実施
例よりも低電力化をはかつた電圧分割回路３２の
変形例である。ここで制御信号φ_Bは回路２０よ
り与えられるが、その周期はクロツクφ_Lよりも
短かく、更にφ_Bの周期は液晶の全セグメント容
量とその容量に寄生するリーク抵抗により定まる
時定数に対して極めて短かい。従つてφ_Bが
“１”レベルで分割回路３２内の各スイツチング
手段４１〜４４がONとなつた時の高抵抗による
分割電位は、φ_Bが“０”レベルとなつて各スイ
ツチング手段４１〜４４がOFFとなつても、分
割電位は液晶の容量に保持され、再びφ_Bが
“１”レベルとなつた時にリフレツシユされる。
このため消費電力はφ_Bが“１”レベルの時にの
み費されるもので、低消費電力化が可能となる。

第１２図は本発明の更に他の実施例を示したも
のである。即ち−EoVを、電圧分割回路３０に直
接供給せず、制御信号Ｔをゲート入力とするＮチ
ヤネルトランジスタNoからなるスイツチング手
段を介して与えるようにしたもので、Ｔが“０”
レベルの時のみ端子１２，１３，１４に分割電位
を得、Ｔが“１”レベルの場合はN₀はOFFとな
つて電位供給が遮断され、端子１１，１２，１
３，１４は共にOVとなる。そして端子１１と１
２間に配置された信号Ｗをゲート入力とするＰチ
ヤネルトランジスタP₁₀、端子１４と−Eo電位供
給端に接続されたＷをゲート入力とするＮチヤネ
ルトランジスタN₁₀は、クロツクφ_Lに同期してＷ
がセツトしている間はN₁₀はOFF、P₁₀はONで、
端子１２は接地電位となり、端子１２と−Eo電
位供給端間で分割電位を与え、一方、φ_Lに同期
してＷがリセツトしている間はP₁₀はOFF、N₁₀
はONで、端子１４は−Eo電位となり、端子１
１，１４間で分割電位を与える。P₃₀はNoがOFF
の時ONとなつて回路３０の各電極を接地レベル
に固定するものである。

なお上記実施例では、Ｎ型半導体を基体とする
集積回路構造を仮定して説明したが、Ｐ型半導体
を基体と集積回路構造であつても、−EoVを＋
EoVとし、各スイツチング素子のチヤネル型を逆
にすることにより、＋EoVを論理“１”とする正
論理で同様に実施できる。また実施例では、直列
接続低抵抗数をｎ個、直列接続高抵抗数をｎ個、
これら直列回路、及び該直列回路の分割電圧出力
端相互間をつなぐ伝達系路に介挿するスイツチン
グ手段をｎ個用いる場合の一例としてｎ＝４の場
合を説明したが、ｎ＝２以上として同様に実施で
きる。また実施例では上記の如くｎ＝４としてス
イツチング手段３６，３７，３８，３９を第３
図、第８図、第９図の如く結線した場合を説明し
たが、例えば第９図において端子１２′，１２″間
を直接接続すると共にスイツチング手段３７を端
子１２″と抵抗R₁₂間に介挿してもよく、また端子
１４′，１４″間を直接接続すると共にスイツチン
グ手段３９を端子１４″と抵抗R₁₃間に介挿しても
よい。即ち上記ｎ個のスイツチング手段は、その
うちのｎ−ｍ（ｎ＞ｍ≧１）個のスイツチング手
段を前記低抵抗直列回路へ、残りのｍ個を前記各
抵抗直列回路の分割電圧出力端をつなぐ伝達系路
に介挿してもよい。

以上説明した如く本発明によれば、電圧分割回
路を他の回路と共に集積化可能であるから集積回
路化に適し、また低抵抗直列回路と高抵抗直列回
路を交互に切換使用可能であるから省電力化に適
した電圧分割回路が提供できるものである。

【図面の簡単な説明】

図は本発明の実施例を説明するためのもので、
第１図ａはLC表示部の結線図、第１図ｂはその
一部等価回路図、第２図は第１図ａの動作を示す
タイムチヤート、第３図は本発明の一実施例を示
す回路図、第４図ａはインバータ回路図、同図ｂ
はその集積回路構造図、第５図、第６図はLC駆
動回路図、第７図は第３図の一部等価回路図、第
８図ないし第１２図は本発明の他の実施例の回路
図である。１１，１５……電源端子、１２，１２′，１
２″〜１４，１４′，１４″……出力端、３０……
電圧分割回路、３６〜３９……スイツチング手
段、R₁₁〜R₁₄……低抵抗、R₂₁〜R₂₄……高抵抗。

Claims

【特許請求の範囲】

１第１、第２の電位供給端間に、ｎ個の低抵抗
の直列回路及びｎ個の高抵抗の直列回路をそれぞ
れ設け、前記各抵抗直列回路において互に対応す
る抵抗直列接続端間を接続する系路を設け、ｎ−
ｍ（ｎ＞ｍ≧１）個のスイツチング手段を前低抵
抗直列回路の所望個所に直列介挿し、ｍ個のスイ
ツチング手段を前記系路に選択介挿し、前記各ス
イツチング手段を同時にオフさせたとき低抵抗直
列回路を介して第１、第２の電位供給端間に流れ
る電流を遮断し、かつ高抵抗とこの抵抗に並列配
置となる低抵抗との閉ループ内に前記スイツチン
グ手段を少くとも１つ有することにより前記閉ル
ープを開放し、高抵抗直列接続端を出力としたこ
とを特徴とする電圧分割回路。