WO2007094088A1 - マルチチャネル駆動回路 - Google Patents

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WO2007094088A1
WO2007094088A1 PCT/JP2006/310753 JP2006310753W WO2007094088A1 WO 2007094088 A1 WO2007094088 A1 WO 2007094088A1 JP 2006310753 W JP2006310753 W JP 2006310753W WO 2007094088 A1 WO2007094088 A1 WO 2007094088A1
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Tatsumi Sato
Kazuhiko Maki
Toshiyuki Wada
Takamasa Yanai
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Hiji High-Tech Co., Ltd.
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a multi-channel drive circuit suitable for driving an array load such as a horizontal pixel row of various flat panel displays and a print dot row of a printer head, and particularly due to a manufacturing process and the like.
  • an array load such as a horizontal pixel row of various flat panel displays and a print dot row of a printer head
  • load arrays such as horizontal pixel rows of various flat panel displays (eg, liquid crystal displays, organic EL displays, etc.), print dot rows of printer heads, etc.
  • a multi-channel driving circuit is conventionally known (for example, see Patent Document 1).
  • FIG. 22 shows a configuration diagram (positive drive type) showing an example of a conventional multi-channel drive circuit.
  • 1 is the positive power supply line connected to the positive power supply VDD
  • 2 is the negative power supply line connected to the negative power supply VSS
  • 3 is the positive bias line connected to the positive bias power supply VBH
  • 10 to 10 are each channel.
  • L 1 is each channel kk k + 3 k k + 3
  • Switch control signal, 11 is a current source array including a series of current source transistors 11 to 11, k k + 3
  • 13 is a switch array including a series of switch transistors 13 to 13, 30 is a bias voltage k k + 3
  • a source circuit, 40 is a load array including a series of loads 40 to 40, OUT to OUT are output terminals of channels k k + 3 k k + 3 channels k to k + 3, and 100 is a multi-channel driving circuit.
  • the current source transistors 11 to 11 of each channel have their sources k k + 3
  • the p-channel MOS 'FET is designed so that switch control signals 14 to 14 are input to k k + 3
  • the multi-channel drive circuit 100 includes a current source array 11 including a plurality of current source transistors 11 to 11 corresponding to each of a plurality of channels k to k + 3, and a plurality of k k + 3
  • the load 40 to 40 of each channel is applied according to the accuracy of current source transistors 11 to 11 k k + 3 k k + 3
  • the number of channels It can be increased or decreased arbitrarily according to the number of 40 constituent loads. For example, when a horizontal pixel column of a flat panel display is assumed as the load array 40, the number of channels is set to about 240 to 768 per LSI chip.
  • a multi-channel drive circuit in which a current value changes with time is also conventionally known (see, for example, Patent Document 2).
  • each k k + 3 of the current sources 11 to 11 of each channel is, for example, 1 times, 2 times, 4 times, 8 times, etc. It consists of multiple unit current sources with different weight values and unit switches interposed in the output paths of these unit current sources, and the output currents of the unit current sources selected via these unit switches are added. Thus, a target set current value is generated. Then, each unit switch is turned on and off with time according to a programmed procedure, thereby realizing a modulation type current source in which the set current value changes with time by drawing a constant profile.
  • the load 40 to 40 of each channel can be precisely controlled.
  • Patent Document 1 Japanese Patent Laid-Open No. 2004-29528
  • a dedicated current source is provided for each channel. While having the advantage of being able to drive the load under uniform conditions, if the set current value of each current source is not uniform among channels due to the semiconductor manufacturing process, etc., the load on all channels should be reduced. There is a problem that it is difficult to drive under uniform conditions.
  • FIG. 22 and FIG. Fig. 23 shows the output characteristics of the conventional multi-channel drive circuit (same for all channels on period).
  • the loads 40 to 40 k k + 3 of the respective channels constituting the load array 40 are capacitive loads and the values (capacitance values) thereof are the same. Further, at this time, the current source transistors 11 to 11 of each channel constituting the current source array 11 are shared with time. It is assumed that the set current value 111 to 111 is a normal type current source in which the set value does not fluctuate, and that the set current values 111 to 111 vary between channels due to the k k + 3 semiconductor manufacturing process.
  • the switch control signals 14 k k + 1 k having the waveforms shown in FIG. 23 (a) are applied to the gates of the switch transistors 13 to 13 of the respective channels constituting the switch array 13.
  • the load 40 to 40 of each channel is, for example, a voltage-sensitive capacitive pixel, and k k + 3
  • the load 40 to 40 of each channel is a resistance characteristic load or a diode characteristic negative k k + 3
  • a method of suppressing variation by increasing the size of k k + 3 or a method of correcting an output current by adding a current detection circuit is employed.
  • a method of suppressing variation by increasing the size of k k + 3 or a method of correcting an output current by adding a current detection circuit is employed.
  • JP-A-2003-218689 a method of correcting an output current by adding a current detection circuit
  • the present invention has been made paying attention to the above-mentioned problems, and the object of the invention is Even when the circuit characteristics of each channel including the current source vary between channels due to the semiconductor manufacturing process, etc., the load of each channel constituting the load array should be uniform over all channels.
  • the object is to provide a multi-channel driving circuit that can be driven.
  • the multi-channel drive circuit of the present invention has the following configuration.
  • the multi-channel drive circuit of the present invention includes a current source array including a plurality of current sources corresponding to each of a plurality of channels, an input switch array including a plurality of input switches corresponding to each of the plurality of channels, Each of the current sources of each channel constituting the current source array to each of the loads of each channel constituting the load array via each of the input switches of each channel constituting the input switch array. Configured to energize.
  • the current of each channel that connects each of the current sources of each channel that constitutes the current source array and each of the input switches of each channel that constitutes the input switch array.
  • the output current of the current source of that channel is the channel-to-channel common connection line
  • Current blocking means for blocking the flow of the current into the current path.
  • the current blocking means can be realized with a relatively small number of elements, so that when the circuit is made into LSI, the occupied area on the chip is greatly increased. It can be manufactured at low cost.
  • the current source array includes a positive current source array including a plurality of positive current sources corresponding to each of the plurality of channels, and a negative current including a plurality of negative current sources corresponding to each of the plurality of channels.
  • a source array. Input switch array force A positive input switch array including a plurality of positive input switches corresponding to each of a plurality of channels, and a negative input switch array including a plurality of negative input switches corresponding to each of the plurality of channels. ,including.
  • the current blocking means blocks the output current of the positive current source of the channel from flowing to the inter-channel common connection line.
  • the negative side current source of that channel is prevented from flowing through the channel common connection line.
  • the following configuration may be employed.
  • these current sources for gamma correction are, for example, a plurality of unit current sources having different weight values, such as 1x, 2x, 4x, 8x, etc., and these unit current sources.
  • the output currents of the unit current sources selected via these unit switches are added together to generate a target set current value. Then, each unit switch is turned on and off with time according to a programmed procedure, thereby realizing a modulation type current source in which the set current value draws a constant profile and changes with time.
  • each of the channels constituting the current source array is composed of a plurality of unit current sources having different weighting values and unit switches interposed in the output paths of the unit current sources.
  • the output currents of the unit current sources selected via the unit switches are added to generate the desired set current value, and each unit switch is turned on and off over time in the programmed procedure.
  • a modulation-type current source is realized in which a constant profile is drawn and changes with time.
  • the inter-channel common connection line is constituted by a plurality of weight-value common connection lines between the unit current sources having the same weight value.
  • the current blocking means may be configured to cut off the energization in the current path connecting the current source and the inter-channel common connection line when the input switch is in the OFF state.
  • another switch transistor is interposed in the current path connecting the current source transistor and the channel-to-channel common connection line, and this switch transistor is simply operated reversely to the switch transistor functioning as an input switch.
  • the target configuration can be realized.
  • the current blocking means may be configured to disable the current source when the input switch is in the OFF state.
  • a separate switch transistor is interposed between the bias terminal of the transistor functioning as a current source and the bias power source, and between the zero bias power source and these two switches.
  • a desired configuration can be realized simply by operating the transistor in reverse operation in conjunction with the on / off operation of the switch transistor functioning as an input switch.
  • the current blocking means may be configured to discharge the current flowing through the current source by bypassing the input switch when the input switch is in the OFF state.
  • a discharge switch transistor and a discharge current source transistor are connected in series to a current path that bypasses the switch transistor functioning as an input switch, and an input switch transistor is connected.
  • the target configuration can be realized simply by reversely operating the discharge transistor and the discharge switch transistor.
  • the multi-channel drive circuit of the present invention includes a current source array including a plurality of current sources corresponding to each of a plurality of channels, and an external terminal array including a plurality of load connection external terminals corresponding to each of the plurality of channels.
  • An input switch array including a plurality of input switches that are interposed between the current source array and the external terminal array and correspond to each of the plurality of channels, and each of the current sources of the respective channels constituting the current source array.
  • Multi-channel driving circuit power when employed as a source driver of a large flat display panel, for the entire horizontal scanning width of the panel, a plurality of multi-channel driving circuits each function as a multi-channel driving circuit.
  • a semiconductor integrated device (LSI chip) is allocated.
  • the package that accommodates the semiconductor integrated device (LSI chip) is provided with external terminals for leading the inter-channel common connection line to the outside, the external terminals of the adjacent LSI packages are appropriately connected to each other.
  • the channel-to-channel common connection lines on the semiconductor chips housed in a series of LSI packages can be made conductive. Therefore, it is possible to drive the load under uniform conditions not only between adjacent channels but also between adjacent LSI packages.
  • the resistance value of the inter-channel common connection line is set sufficiently low, the potentials of the current paths of all the channels converge to almost the same potential.
  • the value of the current flowing to the load of each channel via the current flows through the current source of the channel in which the input switch is currently turned on among the current sources of all channels in combination with the action of the current blocking means.
  • the current value is equalized to an averaged value. For this reason, it is assumed that the current value of the current flowing through the current source constituting the current source array is set to the semiconductor manufacturing process. Even if there is a variation between channels due to a switch or the like, the load on all channels can be driven under uniform conditions by the switch control signal of each channel.
  • the output terminal of each channel to which the load is connected is electrically connected via the switch of each channel in the ON state and the inter-channel common connection line.
  • the current is automatically merged or shunted so that the potential at the intersection is the same.
  • FIG. 1 shows a first embodiment (positive drive type) of a multi-channel drive circuit according to the present invention.
  • 1 is a positive power supply line connected to the positive power supply VDD
  • 2 is a negative power supply line connected to the negative power supply V SS
  • 3 is a positive bias line connected to the positive bias power supply VBH
  • 5 is the present invention.
  • Common connection line between channels, which is the main part, 10 to 10 are each channel No. k to kk k + 3
  • 11 to 11 are current source transistors of each channel k to k + 3
  • 12 to 12 kk + 3 k are switch transistors for blocking current of each channel k to k + 3, which are the main parts of the present invention.
  • 13 to 13 are switches k k + 3 of each channel k to k + 3 for turning on / off the power supply to the load.
  • Switch array including 13 to 13, 30 for bias power supply circuit, 40 for a series of loads 40 kk + 3 k
  • Load array including ⁇ 40, OUT ⁇ OUT are the output terminals of each channel k ⁇ k + 3, 1 k + 3 k k + 3
  • 00 is a multi-channel driving circuit.
  • Output terminals OUT to OUT ⁇ , and the source terminal is a switch transistor for current blocking 12 k k + 3 k
  • the source transistors k k + 3 are used as the current blocking switch transistors 12-12 of each channel.
  • a p-channel MOSFET is used that can receive signals 14-14.
  • the multi-channel driving circuit 100 includes a current source array 1 k k + 3 including a plurality of current source transistors 11 to 11 corresponding to the respective channels k to k + 3.
  • an input switch array 13 including a plurality of input switch transistors 13 to 13 corresponding to the respective channels k to k + 3.
  • each channel k k + 3 constituting the input switch array 13 is constituted by each of the current source transistors 11 to 11 of each channel constituting the current source array 11.
  • Each of the current paths of the channels linking each of 13 is represented by k + 3 which is the main part of the present invention.
  • connection point between the current path and the interchannel common connection line 5 is the connection point between the current path and the interchannel common connection line 5.
  • the inter-channel common connection line 5 is formed using a low-resistance metal material such as aluminum, and the resistance is improved by devising the conductor pattern shape such as increasing the line width. Value enough Reduction is achieved. For this reason, the connection points 5 to 5 of each channel are connected with low resistance by the inter-channel common connection line 5, so that the potentials of these connection points 5 to 5 are approximately the same level as k k + 3 k k + 3. Is done.
  • the present circuit 100 includes a plurality of channels k to k + 3 for the channel in which the input switch transistors 14 to 14 are in the OFF state.
  • the transistors 12 to 12 are used.
  • Switch control signals 14 to 1 k k + 3 k are connected to the gate terminals of the switch transistors 12 to 12, respectively.
  • the current blocking transistors 12 to 12 are also turned on, and the current source transistors k k + 3
  • the transistors 12 to 12 are also turned off, and the current source transistors 11 to k k + 3 k of the channel
  • the number of channels flowing from the current source into the inter-channel common connection line and the number of channels flowing out to the load via the switch transistor are always the same. Regardless of the increase or decrease in the number of channels in which the switch transistor is on, the current value flowing into each channel force load (average current value between channels) is always kept almost constant.
  • the load current values flowing through the transistors 13 to 13 are set as II 3 to 113. K k + 3 k k + 3
  • the set current values 111 to 11 of the current source transistors 11 to 11 of each channel [11 is a characteristic variation of the current source transistors 11 to 11 due to a half k k + 3 k k + 3 conductor manufacturing process, etc. k + 3
  • the switch control signal 14 having the same waveform for the input switch transistors 13 to 13 of the four channels k to k + 3 is assumed.
  • the input switch transistors 13 to 13 of each channel have a certain value 113
  • the inter-channel common connection line 5 which is the main part of the present invention does not exist.
  • the load current values II 3 to 113 flowing through the transistors 13 to 13 are the current source currents k k + 3 k k + 3 for each channel.
  • the load current values 113 to I13 also vary between channels k k + 3 k k + 3.
  • the current source transistors 11 to 11 of the four channels have k k +3 Each end will be shorted. That is, current source transistors 11-11
  • the four current source transistors 11 to 11 have their set current values II
  • the characteristic values of the loads 40 to 40 of each channel constituting the load array 40 for example, k k + 3
  • load current value of each channel 113 ⁇ [13 is four current source transistors 11 ⁇ 1 k k + 3 k
  • the set current values 111 and 4 of the four current source transistors 11 to 11 [Even if there is a variation between channels k k + 3 k k + 3, the load current value 13 of each channel 13 ⁇ 13 is maintained at a uniform value corresponding to the average k k + 3 current value la.
  • Channel current source transistor 11 to 11 set current value 111 to: [11 variation is k k + 3 k k + 3
  • V to V rise in a straight line with the same slope, and all have the same value k k + 3 at time t2.
  • the load currents of the four channels in the on state are 113 k.
  • Ia2 ⁇ (ll l) + (111) ⁇ ⁇ 2
  • the output terminal OUT of each channel even if there is a variation in the set current values 111 to 111 of the current source transistors 11 to 11 k k + of each channel, the output terminal OUT of each channel
  • the load 40 to 40 of each channel that makes up the load array 40 is a uniform value (capacitance value) k k + 3
  • the voltages V to v of OUT are the same.
  • the set current values 111 to 11 of the current source transistors 11 to 11 k k + 3 of each channel Negative k k + 3
  • FIG. 4 shows a circuit diagram for verifying the voltage averaging action of the multi-channel drive circuit of the present invention
  • + 1 load 40 capacitance is lOOpF, and channel k current source transistor I
  • FIG. 1 is a positive power supply line connected to the positive power supply VDD
  • 2 is a negative power supply line connected to the negative power supply VSS
  • 4 is a negative bias line connected to the negative bias power supply VBL
  • 6 is a key point of the present invention.
  • Common connection line between channels, 10 to 10 are each channel k
  • Element circuit of ⁇ k + 3, 21-21 are current source transistors of each channel k ⁇ k + 3, 22
  • ⁇ 22 is a switch transistor k + 3 for blocking current of each channel k ⁇ k + 3 which is the main part of the present invention.
  • 23 to 23 are k k + 3 of each channel k to k + 3 for turning on / off the power supply to the load.
  • Switch transistors, 24 to 24 are switch control signals for each channel k to k + 3, 21 is
  • Current source array including a series of current source transistors 21-21, 23 is a series of switchtras k + 3
  • Switch array including transistors 23 to 23, 30 is a bias power supply circuit, 40 is a series of negative k k + 3
  • Load array including loads 40 to 40, OUT to OUT are output ends k k + 3 k k + 3 of each channel k to k + 3
  • the child 100 is a multi-channel driving circuit.
  • the current source transistors 21 to 21 of each channel have their sources k k + 3
  • An n-channel MOS FET with the source terminal connected to the negative power supply line 2 and the gate terminal connected to the negative bias line 4 is used.
  • Output terminal OUT to OUT ⁇ , and the source terminal is a switch transistor for current blocking 22 k k + 3 k
  • An n-channel MOS 'FET that allows 4 to be input is used.
  • An n-channel MOSFET is used so that Nos. 24 to 24 can be input.
  • the multi-channel driving circuit 100 includes a current source array 2 k k + 3 including a plurality of current source transistors 21 to 21 corresponding to the respective channels k to k + 3.
  • an input switch array 23 including a plurality of input switch transistors 23 to 23 corresponding to the respective channels k to k + 3.
  • each channel k k + 3 constituting the input switch array 23 is constituted by each of the current source transistors 21 to 21 of each channel constituting the current source array 21.
  • Each of the current paths of the channels connecting the input switch transistors 23 of the channels constituting the input switch array 23 is the main part of the present invention:
  • the inter-channel common connection line 6 is formed using a low-resistance metal material such as aluminum, and the resistance is improved by devising the conductor pattern shape such as increasing the line width. The value can be reduced sufficiently. For this reason, the connection points 6 to 6 of each channel are connected with a low resistance by the common connection line 6 between the channels, so that the potentials of these connection points 6 to 6 are approximately the same level as k k + 3 k k + 3. Is done.
  • the circuit 100 includes a plurality of channels k to k + 3, and for the channel in which the input switch transistors 23 to 23 are in the off state, the current source transistor k k + 3 of that channel
  • the current blocking means includes a current blocking k k + interposed between the current source transistors 21 to 21 k k + 3 of each channel and the input switch transistors 23 to 23 of each channel.
  • Stop switch transistors 22 to 22 are used.
  • Switch control signals 24 to 2 k k + 3 k are connected to the gate terminals of the switch transistors 22 to 22, respectively.
  • the current blocking transistors 22 to 22 are also turned on, and the current source transistors k k + 3
  • the transistors 22 to 22 are also turned off, and the current source transistors 21 to k k + 3 k of the channel
  • the number of channels flowing into the inter-channel common connection line from the current source is always the same as the number of channels flowing out to the load via the switch transistor. Therefore, the current value flowing out to each channel force load (average current value between channels) is always kept almost constant regardless of the increase or decrease of the number of channels in which the input switch transistor is in the ON state. .
  • FIG. 1 is a positive power line connected to the positive power supply VDD
  • 2 is a negative power supply line connected to the negative power supply VSS
  • 3 is a positive bias line connected to the positive bias power supply VBH
  • 4 is a negative bias power supply.
  • 5a is a positive side common channel connecting line which is the main part of the present invention
  • 6a is a negative side common channel connecting line which is the main part of the present invention
  • 10 to 10 are each channel k to This is a k + 3 element circuit.
  • 11 to 11 are positive current source transistors of the respective channels k to k + 3, and 12 to 12 are kk + 3 kk + 3.
  • the positive side of each of the channels k to k + 3 which is a main part of the present invention.
  • Switch transistors for current blocking, 13 to 13 are the positive side k k + 3 of each channel k to k + 3 for turning on / off the current to the load
  • Switch transistors, 14 to 14 are the positive side switch control signals for each channel k to k + 3, 1 k k + 3
  • 21 to 21 are the negative current source transistors of the respective channels k to k + 3, 22 to 22 are kk + 3 kk + 3, and the negative side of each of the channels k to k + 3, which is a main part of the present invention.
  • Switch transistors for current blocking, 23 to 23 are the negative side k k + 3 of each channel k to k + 3 for turning on / off the current to the load
  • Switch transistors, 24 to 24 are the negative side switch control signals for each channel k to k + 3, 2 k k + 3
  • la is a negative-side current source array including a series of negative-side current source transistors 21 to 21, and 23a is a negative-side switch array including a series of k k + 3 negative-side switch transistors 23 to 23.
  • 30 is a bias power supply circuit
  • 40 is a load array including a series of loads 40 to 40, k k + 3
  • OUT to OUT are the output terminals of each channel k to k + 3, 100 is the multi-channel drive time k k + 3
  • the positive-side current source transistors 11 to 11 of each channel are k k + 3
  • Terminal is output terminal OUT to ⁇
  • Source terminal is positive side switch transition for current blocking k k + 3
  • a p-channel MOS 'FET that allows 14 to 14 to be input is used. k k + 3
  • the positive side switch transistors 12 to 12 for blocking the current of each channel have their k k + 3
  • the source terminal is connected to the drain terminal of the current source transistors 11 to 11, and the drain terminal is inserted k k + 3
  • the positive switch k k + 3 is connected to the source terminal of force switch transistors 13 to 13 and to its gate terminal.
  • a p-channel MOSFET is used that allows the control signals 14 to 14 to be input.
  • the negative side current source transistors 21 to 21 of each channel have their source terminals on the negative side k k + 3
  • An n-channel MOS FET with the gate terminal connected to the negative bias line 4 is used for power line 2!
  • Terminal is output terminal OUT to ⁇
  • Source terminal is negative side switch transition for current blocking k k + 3
  • the negative side switch transistors 22 to 22 for blocking current of each channel have their k k + 3
  • this multi-channel drive circuit 100 has a positive-side current including a plurality of positive-side current source transistors 11 to 11 corresponding to each of a plurality of channels as a current source array.
  • a source array 1la and a negative current source array 21a including a plurality of negative current source transistors 21 to 21 corresponding to each of a plurality of channels are included.
  • the input switch array has a plurality of positive inputs corresponding to each of a plurality of channels.
  • Positive-side input switch array 13a including switch transistors 14 to 14 and a plurality of channels k k + 3
  • the load array 40 is configured through each of the switch transistors 13 to 13 for the side input.
  • Negative side current source array 2 Negative side current source transistors 21 to 21 k k + 3 of each channel constituting the la, and negative side input switch array 23a negative side input switch transistor 23 to Each k k + 3 comprising the load array 40 through each of 23
  • each of the positive-side current source transistors 11 to 11 of each channel constituting the positive-side current source array 11a and the positive-side input switch array 13a are configured k k + 3
  • 5a to 5a are the positive channel common connection line 5a and k k + 3 of each channel.
  • 6a to 6a are the negative channel common connection line 6a and each channel k k + 3
  • the positive side current source transistor k k + 3 of that channel is used.
  • Positive current blocking means to stop, and switch transition for negative side input of multiple channels For channels in which Stars 24 to 24 are off, the channel's negative current source k k + 3
  • the positive current source transistor 11 of each channel is used as the positive current blocking means.
  • Switch transistors 12 to 12 for positive-side current blocking which are interposed between the switch transistors 13 to 13 and the positive-side input switch transistors 13 to 13 of each channel, are employed.
  • Tit source blocking means includes positive-side current blocking k k + interposed between negative-side current source transistors 21 to 21 of each channel and switch transistors 23 to 23 for negative-side input of each channel k + 3.
  • Stop switch transistors 22 to 22 are used.
  • the positive side switch control signal k k + 3 is connected to the gate terminals of the positive side switch transistors 13 to 13 and the gate terminals of the blocking transistors 12 to 12 of each channel.
  • the positive side current blocking switch transistors 12 to 12 are also turned on, and the positive side current k k + 3
  • the switch transistors 12 to 12 for blocking the positive current are also turned off, and the channel k k + 3
  • Output current of the positive current source transistors 11 to 11 is k k + 3 on the inter-channel common connection line 5a.
  • Each gate terminal of the current blocking switch transistors 22 to 22 has a negative switch control k k + 3
  • Control signals 24 to 24 are supplied in parallel. Therefore, k k + 3 for negative input of each channel
  • the stars 22 to 22 operate in order so as to interlock with each other.
  • the negative side current blocking switch transistors 22 to 22 are also turned on, and the negative side current k k + 3 And the channel-to-channel common connection line 6a are ensured.
  • the negative side current blocking switch transistors 22 to 22 are also turned off, and the channel k k + 3
  • Output current of negative side current source transistors 21 to 21 is connected to inter-channel common connection line 6a by k k + 3
  • FIG. 8 shows a fourth embodiment of the multi-channel drive circuit of the present invention (a variant of the bipolar drive type).
  • the feature of the fourth embodiment is that the positive and negative current blocking means are designed to disable the current source when the input switch is in the OFF state. That is, in this example, the gate terminals k k + 3 of the positive current source transistors 11 to 11 of each channel
  • the positive side switch transistors 16 to 16 are connected between the positive side current source transistors 11 to 11 and the positive side electric power k k + 3 source line 1 of each channel.
  • the gate terminals of the positive switch transistors 15 to 15 are connected to the positive switch k k + 3 of each channel.
  • control signals 14 to 14 are connected as they are, and the positive switch control signals 14 to 14 of each channel are connected to the inverters at the gate terminals of the positive switch transistors 16 to 16 k + 3 k k.
  • the positive side switch control signal 14-14 is in the ON period indicating the power state, and k k + 3
  • Switch transistors 13 to 13 for positive side input and switch transistor k k + 3 for positive side bias Transistors 15 to 15 are all in the on state, and the switch transistor for positive cut-off 16 k + 3
  • the transistors 15 to 15 are all turned off, while the positive cut-off switch k k + 3
  • the transistors 16-16 are turned on, and the positive current source transistors 11-11 force S k k + 3 k k + 3 are cut off and disabled, so that the positive current source transistors 11-11 k Current flow from k + 3 to the positive channel common connection line 5a is prevented.
  • Negative switch transistors 25 to 25 are connected to the side bias power supply line 2 and k k + 3
  • the negative side switch transistors 26 to 26 are connected to IN2.
  • the gate terminals of negative switch transistors 25 to 25 are connected to the negative switch k k + 3 of each channel.
  • control signals 24 to 24 are connected as they are, and the negative switch control signals 24 to 24 of each channel are connected to the gate terminals of the negative switch transistors 26 to 26 k k + 3 k k.
  • Transistors 25 to 25 are all in the on state, and the switch transistor for negative cut-off 26 k k + 3
  • ⁇ 26 is turned off, and negative energization to the load is normally performed.
  • the transistors 26 to 26 are turned on, and the negative side current source transistors 21 to 21 are cut and disabled by the cut k k + 3 k k + 3, so that the negative side current source transistors 21 to 21 are also negative k k. Current is prevented from flowing into the +3 side inter-channel common connection line 6a.
  • FIG. 9 shows a fifth embodiment of the multi-channel drive circuit according to the present invention (a modified example of the positive polarity drive type).
  • the same as the first embodiment described with reference to FIG. Constituent parts are denoted by the same reference numerals and description thereof is omitted.
  • the feature of the fifth embodiment is that the current blocking means is configured to discharge the current flowing through the current source by bypassing the input switch when the input switch is in the OFF state; ⁇ , It is in.
  • Stars 18-18 and 19-19 are both composed of n-channel MOSFETs k k + 3 k k + 3
  • the k k + 3 of each channel is connected to the gate terminals of switch transistors 18 to 18 for current discharge.
  • Switch control signals 14-14 are supplied.
  • Switch transistors 18 to 18 are turned off and the load is normally energized k k + 3
  • the switch control signals 14 to 14 are in the off period indicating the power 'H ⁇ state, and k k + 3
  • the current of the current source transistors 11 to 11 is the current source transistor k k + 3 that functions as a dummy load.
  • the set current values of the current source transistors 19 to 19 are set to be substantially equivalent to the original set values of the current source transistors 11 to 1 k k + 3 k. Also, the current discharge in each channel k + 3
  • connection points to the sensors 19 to 19 are connected via another inter-channel common connection line 7. Therefore, in the off period indicating the switch control signal 14 to 14 power 'H' state, k k + Three
  • the current flow from the current source transistors 11 to 11 to the inter-channel common connection line By causing the channel to discharge by itself, the current value will remain constant even if there is a channel that is energizing the load.
  • FIG. 10 shows a sixth embodiment of the multi-channel drive circuit of the present invention (a variant of the bipolar drive type).
  • the same components as those of the third embodiment described with reference to FIG. 10 are identical to those of the third embodiment described with reference to FIG.
  • both the positive-side current source and the negative-side current source employ a modulation type current source in which the set current value changes stepwise with time.
  • a plurality of positive side modulation type current sources (17, 17) of each channel constituting the positive side current source array 17 have different weight values (three in this example).
  • Unit switches (174, 174), (175, 175) interposed in each of the output paths of the source
  • the output current of the current source is added to generate a target set current value.
  • NAND gate (177, 177), (178, 178), (1 k k + 1 k k + 1 k k + 1
  • the side switch control signal (14, 14) is supplied, and the other input terminal is weighted on the positive side.
  • each unit switch is turned on and off with time according to the programmed procedure, so that the set current value changes with time by drawing a constant profile (17 , 17).
  • Switch control signals (24, 24) are supplied, and the other input terminal has a positive weighting selection k k + 1
  • each unit switch is turned on and off with time according to the programmed procedure, so that the set current value changes with time by drawing a constant profile (27 , 27) is configured.
  • the negative side modulation type current sources (27, 27) of each channel are k k + 1 which is the main part of the present invention.
  • reference numerals 70 and 70 denote the precharge analog k k + 1.
  • This analog switch (70, 70) has a pair of switch control signals (7 k k + 1
  • the analog switches (70, 70) are provided immediately before the start of the charging operation on the positive side and on the negative side k k + 1.
  • Recharge voltage is preset to Vx, and charging starts from the same voltage on both the positive and negative sides.
  • the analog switches for precharging (70, 70) are the same as those described in the third embodiment k k + 1
  • the fourth embodiment can be adopted.
  • Figure 12 shows the relationship between applied voltage, gradation DATA, and current source output (modulated current source output).
  • the gamma curve curve is divided into a plurality of gradation intervals focusing on the fact that the slopes are almost the same.
  • Each gamma curve in each gradation section is approximated by a straight line having almost the same slope (slope 1-7).
  • the output current of the modulation type current source is such that the charging voltage straight line corresponding to the approximate straight line of each gradation section is k k + at the output terminals OUT and OUT of each channel. 1
  • Such control for generating the current source output waveform is realized by the positive weight selection signals BP1, BP2, BP3 and the negative weight selection signals BN1, BN2, BN3 described above.
  • the input transistor switches (13, 13), (23, 23) on the positive side and the negative side of each channel are provided with gradation data (DATA) K k + 1 k k + 1 depending on the value of
  • 201 is an lObit data latch
  • 202 is an lObit counter
  • 203 is an lObit comparator
  • 204 is a level conversion circuit
  • 205 is a memory
  • 206 is a change point comparator
  • 206 is a liquid crystal panel.
  • the operation of this circuit will be briefly described as follows.
  • the gradation data taken into the lOBit data latch 201 is compared with the 1024 time data counted by the lObit counter 202 in the lOBit comparator 203.
  • the lOBit comparator 203 continues to output a signal that continues output to the drive circuit 1727 via the level conversion circuit 204 until the data match.
  • the level conversion circuit 204 functions as an interface between the lObit comparator 203 and the drive circuits 17 and 27, and is responsible for voltage level conversion (IN-A and IN-B are signals that control the polarity selection of the drive circuit. ).
  • the power of flowing which current during which time period of 1024 so as to conform to the gamma characteristic of the liquid crystal panel 207 (for example, in FIG. 10, the data 00 to 04 of the counter 202 is the unit current source 173k and unit 172k additive current source Current, data 05 to 10 of the counter 202 are stored in the unit current source 171k only).
  • the change point comparator 206 reads the current value data from the memory 205 in accordance with the count data of the lOBit counter 202, and sends the current value data to the drive circuits 17 and 27 (BP1 to 3, BN1 to 3). Type current source output.
  • FIG. 13 shows a configuration example when the entire circuit is configured by a plurality of IC chips.
  • the entire multi-channel drive circuit that functions as the source driver circuit for a certain display panel is composed of multiple IC chips. Only three IC chips 101, 101, 101 of the plurality of IC chips are shown.
  • An interchannel common connection line 5 made of a metal material is laid.
  • the right end of each inter-channel common connection line 5 is led to the right terminal pad PDR, and the left end of each inter-channel common connection line 5 is led to the left terminal pad PDL.
  • the terminal pad PDR is brought into conduction through an appropriate connection conductor 50, and the IC chip 101
  • a conductive state is established through an appropriate connection conductor 50.
  • inter-channel common connection lines 5 in a series of adjacent IC chips are connected in series, so that not only the variation between channels but also the variation between chips can be achieved. Is played.
  • a seventh embodiment of the multi-channel drive circuit of the present invention (variation example of bipolar drive type)
  • the feature of the seventh embodiment is that the positive-side and negative-side modulation-type current sources are formed with different characteristics for each RGB, and these modulation-type current sources are connected in common for each of the three channels.
  • a common connection line is provided for each of the positive side and the negative side.
  • B (blue) positive-side modulated current sources (17, 17, ⁇ ) are between the positive B channels k + 2 k + 5
  • the negative side modulation type current source (27, 27, ⁇ ) for R (red) is the negative side R channel k k + 3
  • N-channel common connection line Commonly connected via 6R, negative modulation current source for G (green) (27 k + 1
  • Negative side modulation current sources for B (blue) (27, 27, 7) are between the negative side B channels k + 2 k + 5
  • the modulated current source for R red
  • the modulated current source for G green
  • the modulated current source for B blue
  • each connection line (5R) provided at the corresponding end of the adjacent IC chips 101, 101 is used.
  • 5R connection line
  • FIG. 17 shows the layout of the inter-chip connection terminals.
  • FIG. Fig. 17 shows the case where the package is TCP (tape carrier's package) or COF (chip on film)
  • Fig. 18 shows the case where the package is plastic or ceramic.
  • 101 is the LSI chip
  • 102 is the package
  • Tp is the external terminal for deriving the positive channel common connection line to the outside
  • ⁇ is the negative channel common connection line to the outside 50 ⁇ is a terminal between adjacent packages ⁇ is connected to each other
  • Connection conductor 50 ⁇ is a connection conductor for conducting terminals Tn between adjacent packages.
  • the external terminals ⁇ and ⁇ appearing outside the knock 102 are connected to each other by an appropriate connection conductor, whereby the multi-channel drive circuit in the knock 102 (in this example, bipolar)
  • the multi-channel drive circuit is configured by connecting the common connection lines between the positive and negative channels in a series. Wiring between common connection lines between channels becomes easy.
  • FIG. 19 shows an application example of the first embodiment of the multi-channel drive circuit of the present invention to the organic EL panel.
  • FIG. 2C An application example of the third embodiment of the multi-channel drive circuit of the present invention to a TFT liquid crystal panel is shown in FIG.
  • the reference numeral 2C is a liquid crystal element constituting one pixel.
  • a precharge circuit such as a precharge analog switch is omitted because of space.
  • a series of horizontal liquid crystal pixel columns can be driven in bipolar.
  • FIG. 21 shows an application example of the modification of the fifth embodiment of the multi-channel drive circuit of the present invention to an organic EL panel.
  • reference numerals 40 and 40 denote 1 k k + 1
  • a modulation type current source is adopted as a current source of each channel, and unit current sources (211, 211) for each weight value constituting each modulation type current source , (2 k k + 1
  • the common connection lines 81, 82, and 83 are commonly connected.
  • the current sources of the individual weight values constituting the modulation type current source Therefore, it is possible to realize a uniform driving mode between channels by absorbing variations between channels.
  • each channel including the current source vary between channels due to a semiconductor manufacturing process or the like, all the loads of each channel constituting the load array are all reduced. It is possible to provide a multi-channel driving circuit that can be driven under uniform conditions across channels. Such a multi-channel driving circuit is applied to drive array loads such as horizontal pixel rows of various flat panel displays (for example, liquid crystal displays, organic EL displays, etc.) and print dot rows of printer heads.
  • a multi-channel driving circuit is applied to drive array loads such as horizontal pixel rows of various flat panel displays (for example, liquid crystal displays, organic EL displays, etc.) and print dot rows of printer heads.
  • FIG. 1 is a configuration diagram of a first embodiment (positive drive type) of a multi-channel drive circuit of the present invention.
  • FIG. 2 is a diagram showing output characteristics (same for all channels on period) of the multi-channel drive circuit of the present invention.
  • FIG. 3 is a diagram showing output characteristics (on period for all channels) of the multi-channel drive circuit of the present invention.
  • FIG. 4 is a circuit diagram for verifying the voltage averaging effect of the multichannel drive circuit of the present invention.
  • FIG. 5 is an explanatory diagram of the voltage averaging operation of the multichannel drive circuit of the present invention.
  • FIG. 6 is a configuration diagram of a second embodiment (negative polarity driving type) of a multi-channel driving circuit of the present invention.
  • FIG. 7 is a configuration diagram of a third embodiment (bipolar drive type) of a multi-channel drive circuit of the present invention.
  • FIG. 8 is a configuration diagram of a fourth embodiment of the multi-channel drive circuit according to the present invention (a bipolar drive type modification).
  • FIG. 9 is a configuration diagram of a fifth embodiment of the multi-channel drive circuit according to the present invention (a modification of the positive drive type).
  • FIG. 10 is a sixth embodiment of a multi-channel drive circuit according to the present invention (a modification of the bipolar drive type).
  • FIG. 11 is a diagram showing a peripheral circuit of a sixth embodiment of the multi-channel drive circuit of the present invention.
  • FIG. 12 is a diagram showing the relationship between applied voltage, gradation DATA, and current source output.
  • FIG. 13 is a diagram showing an example in which the entire circuit is composed of a plurality of IC chips.
  • FIG. 14 is a configuration diagram of a seventh embodiment (variation example of bipolar drive type) of a multi-channel drive circuit of the present invention.
  • FIG. 15 is a graph showing the relationship between gradation and applied voltage for each RGB.
  • FIG. 16 is an explanatory diagram of chip-to-chip connection in the case of having different gamma characteristics for each RGB.
  • FIG. 17 is a diagram showing the layout of inter-chip connection terminals (when the package is TCP or COP).
  • FIG. 18 This is a diagram showing the layout of inter-chip connection terminals (when the package is plastic or ceramic).
  • FIG. 19 is a diagram showing an application example of the first embodiment of the multi-channel drive circuit of the present invention to the organic EL panel.
  • FIG. 20 is a diagram showing an application example of the multi-channel drive circuit of the present invention to the TFT liquid crystal panel of the third embodiment.
  • FIG. 21 is a diagram showing an application example of the modification of the fifth embodiment of the multi-channel drive circuit of the present invention to an organic EL panel.
  • FIG. 22 is a configuration diagram (positive drive type) of a conventional multi-channel drive circuit.
  • FIG. 23 is a diagram showing the output characteristics of the conventional multi-channel drive circuit (all channels are on during the same period).

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Description

駆動回路
技術分野
[0001] この発明は、例えば、各種フラットパネルディスプレイの水平画素列、プリンタヘッド の印字ドット列等のアレイ状負荷の駆動に好適なマルチチャネル駆動回路に係り、 特に、製造プロセス等に起因して回路特性のチャネル間バラツキがあっても、各チヤ ネルの負荷を均一な条件で駆動できるようにしたマルチチャネル駆動回路に関する 背景技術
[0002] 各種フラットパネルディスプレイ (例えば、液晶ディスプレイ、有機 ELディスプレイ等 々；)の水平画素列、プリンタヘッドの印字ドット列等のアレイ状負荷（以下、「負荷ァレ ィ」と称する）の駆動のためには、マルチチャネル駆動回路が従来より知られている（ 例えば、特許文献 1参照)。
[0003] 従来のマルチチャネル駆動回路の一例を示す構成図（正極性駆動型）が図 22に 示されている。図において、 1は正側電源 VDDに通ずる正側電源ライン、 2は負側電 源 VSSに通ずる負側電源ライン、 3は正側バイアス電源 VBHに通ずる正側バイアス ライン、 10〜10 は各チャネル k〜k+ 3の要素回路、 11〜： L 1 は各チャネル k k k+3 k k+3
〜k+ 3の電流源トランジスタ、 13〜13 は負荷に対する通電をオンオフするため k k+3
の各チャネル k〜k+ 3のスィッチトランジスタ、 14〜14 は各チャネル k〜k+ 3の k k+3
スィッチ制御信号、 11は一連の電流源トランジスタ 11〜11 を含む電流源アレイ、 k k+3
13は一連のスィッチトランジスタ 13〜13 を含むスィッチアレイ、 30はバイアス電 k k+3
源回路、 40は一連の負荷 40〜40 を含む負荷アレイ、 OUT〜OUT は各チ k k+3 k k+3 ャネル k〜k + 3の出力端子、 100はマルチチャネル駆動回路である。
[0004] なお、図示例では、各チャネルの電流源トランジスタ 11〜11 としては、そのソー k k+3
ス端子を正側電源ライン 1に、ゲート端子を正側バイアスライン 3にそれぞれ接続され た pチャネル型 MOS 'FETが採用されている。また、各チャネルのスィッチトランジス タ 13〜13 としては、そのドレイン端子を出力端子 OUT〜OUT に、ソース端 k k+3 k k+3 子を電流源トランジスタ 11〜11 のドレイン端子にそれぞれ接続され、ゲート端子 k k+3
にスィッチ制御信号 14〜14 が入力されるようにした pチャネル型 MOS 'FETが k k+3
採用されている。
[0005] 以上の通り、このマルチチャネル駆動回路 100は、複数チャネル k〜k+ 3のそれぞ れに対応する複数の電流源トランジスタ 11〜11 を含む電流源アレイ 11と、複数 k k+3
チャネル k〜k+ 3のそれぞれに対応する複数のスィッチトランジスタ 13〜13 を含 k k+3 むスィッチアレイ 13とを含み、電流源アレイ 11を構成する各チャネルの電流源トラン ジスタ 11〜11 のそれぞれにより、スィッチアレイ 13を構成する各チャネル k〜k+ k k+3
3のスィッチトランジスタ 13〜13 のそれぞれを介して、負荷アレイ 40を構成する k k+3
各チャネル k〜k+ 3の負荷 40〜40 のそれぞれに対して通電を行うようになって k k+3
いる。
[0006] そして、スィッチ制御信号 14〜14 のオンオフ周期、デューティ比等々を適宜に k k+3
設定することにより、各チャネルの負荷 40〜40 に対して必要な電流を供給しつ k k+3
つ、各各チャネルの負荷 40〜40 を電流源トランジスタ 11〜11 の精度に準じ k k+3 k k+3
て正確に駆動することができる。ここで、スィッチ制御信号 14〜14 の論理状態が k k+3
〃L"のとき、スィッチトランジスタ 13〜13 は導通状態 (オン状態）となり、論理状態 k k+3
力 S"H"のとは、スィッチトランジスタ 13〜13 は非導通状態 (オフ状態）となる。
k k+3
[0007] なお、図では、説明の便宜のために、複数チャネルの内で相隣接する 4チャネル分 につ 、てのみが開示されて!、るが、チャネル数につ!、ては負荷アレイ 40の構成負荷 数に応じて任意に増減することができる。例えば、負荷アレイ 40としてフラットパネル ディスプレイの水平画素列を想定する場合には、チャネル数は LSIの 1チップ当たり 2 40〜768程度に設定される。
[0008] 上述のマルチチャネル駆動回路において、負荷アレイ 40を構成する各チャネルの 負荷 40〜40 を例えばガンマ補正等のために精細に制御するためには、スィッチ k k+3
制御信号 14〜14 のタイミング制御のために高速クロックを必要とする。したがつ k k+3
て、各チャネルの電流源 11〜11 の設定電流値を時間的に固定したまま、スイツ k k+3
チ制御信号 14〜14 のデューティ比や周期等の変更だけで各チャネルの負荷 4 k k+3
0〜40 を精細に制御することには限界がある。 [0009] そこで、電流源アレイ 11を構成する各チャネルの電流源 11〜11 として、設定 k k+3
電流値が時間的に変化するものを採用するようにしたマルチチャネル駆動回路も従 来より知られている（例えば、特許文献 2参照)。
[0010] このマルチチャネル駆動回路にあっては、各チャネルの電流源 11〜11 のそれ k k+3 ぞれは、例えば 1倍、 2倍、 4倍、 8倍等々と言ったように、重み付け値の異なる複数の 単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スィッチ とで構成され、それらの単位スィッチを介して選択された単位電流源の出力電流が 加算されて、目的とする設定電流値が生成される。そして、各単位スィッチがプロダラ ムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを 描いて時間と共に変化する変調型電流源が実現される。
[0011] そのため、このような変調型電流源を採用するマルチチャネル駆動回路によれば、 スィッチ制御信号 14〜14 のタイミング制御のためのクロックをさほど高速ィ匕せず k k+3
とも、各チャネルの負荷 40〜40 を精細に制御することが可能となる。
k k+3
特許文献 1：特開 2004— 29528号公報
特許文献 2：特開 2000 - 39868号公報
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上述した通常型電流源又は変調型電流源を採用する従来のマルチ チャネル駆動回路にあっては、チャネル毎に専用の電流源を設けたことにより、全チ ャネルの負荷を均一な条件で駆動できる利点を有する反面、半導体製造プロセス等 に起因して各電流源の設定電流値それ自体がチャネル間で不均一な場合には、な おも、全チャネルの負荷を均一な条件で駆動することは困難であると言う問題点があ る。
[0013] 図 22及び図 23を参照して、この問題点をより具体的に説明する。従来のマルチチ ャネル駆動回路の出力特性 (全チャネルオン期間同一）が図 23に示されている。
[0014] 今仮に、図 22において、負荷アレイ 40を構成する各チャネルの負荷 40〜40 k k+3 が容量性負荷であり、かつその値 (容量値）が同一であると想定する。また、このとき、 電流源アレイ 11を構成する各チャネルの電流源トランジスタ 11〜11 は時間と共 に設定値が変動しない通常型電流源であり、かつその設定電流値 111〜111 は k k+3 半導体製造プロセスに起因してチャネル間でバラツキがあるものと想定する。
[0015] このような状態において、スィッチアレイ 13を構成する各チャネルのスィッチトランジ スタ 13〜13 のゲートに、図 23 (a)に示される波形を有するスィッチ制御信号 14 k k+1 k
〜14 が供給されると、スィッチ制御信号 14〜14 の論理状態力 "H"から" L〃に k+3 k k+3
変化する時刻 tlの到来と共に、負荷アレイ 40を構成する各チャネルの負荷 (容量性 負荷) 40〜40 に対する充電が開始され、その後、この充電状態は、スィッチ制御 k k+3
信号 14〜14 の論理状態力 から "H〃に変化する時刻 t2の到来まで継続する k k+3
[0016] 充電の開始と共に、各チャネルの出力端子 OUT〜OUT の電位は、各チヤネ k k+3
ルに固有の傾きを有する直線を描きながら上昇し、時刻 t2の到来と共に各チャネル 毎に異なる値に達する。この例では、各チャネルの電位 Vの大小関係は、 V(OUT k +
) >V(OUT
1 k+3 ) >ν(ουτ k) >ν(ουτ )の関係となっている。
k+2
[0017] このとき、各チャネルの負荷 40〜40 が例えば電圧感応型の容量性画素とすれ k k+3
ば、各チャネルの画素は充電電圧に応じた異なる階調で表示動作を行うため、表示 パネルの画面上には表示ムラが現れる。つまり、画素の容量値が全チャネル間につ いて均一であったとしても、マルチチャネル駆動回路側の原因により、表示パネルの 画面上には表示ムラが現れるのである。
[0018] なお、各チャネルの負荷 40〜40 が抵抗特性の負荷乃至ダイオード特性の負 k k+3
荷であったとしても、負荷の内容に応じた駆動態様乃至動作態様において、チヤネ ル間でバラツキが生ずることは容易に理解されるであろう。
[0019] このようなチャネル間のバラツキを解消するための一般的な対策としては、例えば、 電流源トランジスタ 11〜11
k k+3のサイズを大きくしてバラツキを抑える方法や電流検 出回路を付加して出力電流を補正する方法 (例えば、特開 2003— 218689号公報 参照)等が採用される。しかし、このような方法を採用すると LSI化に際してチップサイ ズが大きくなると言う問題が新たに生ずる。また、このような方法ではバラツキの程度 を小さくすることはできても、バラツキそれ自体を完全になくすことはできない。
[0020] この発明は、上述の問題点に着目してなされたものであり、その目的とするところは 、半導体製造プロセス等に起因して、電流源を含む各チャネルの回路特性がチヤネ ル間でバラツキを生ずる場合にも、負荷アレイを構成する各チャネルの負荷を全チヤ ネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回路を提供することに ある。
[0021] この発明のさらに他の目的並びに作用効果については、明細書の以下の説明を参 照すること〖こより、当業者であれば容易に理解されるであろう。
課題を解決するための手段
[0022] この発明のマルチチャネル駆動回路は、上記の目的を達成するために、次のような 構成を有している。
[0023] すなわち、本発明のマルチチャネル駆動回路は、複数チャネルのそれぞれに対応 する複数の電流源を含む電流源アレイと、複数チャネルのそれぞれに対応する複数 の入力スィッチを含む入力スィッチアレイと、を含み、電流源アレイを構成する各チヤ ネルの電流源のそれぞれにより、入力スィッチアレイを構成する各チャネルの入カス イッチのそれぞれを介して、負荷アレイを構成する各チャネルの負荷のそれぞれに 対して通電を行うように構成されて 、る。
[0024] このマルチチャネル負荷駆動回路には、電流源アレイを構成する各チャネルの電 流源のそれぞれと、入力スィッチアレイを構成する各チャネルの入力スィッチのそれ ぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるためのチャネル間 共通接続線と、複数チャネルのうちで、入力スィッチがオフ状態にあるチャネルに関 しては、そのチャネルの電流源の出力電流がチャネル間共通接続線に流れることを 阻止する電流阻止手段と、が具備されている。
[0025] このような回路構成によれば、チャネル間共通接続線の抵抗値を充分に低く設定し ておけば、全チャネルの上記電流路の電位はほぼ同一電位に収束する結果、各チ ャネルの入力スィッチを経由して個々のチャネルの負荷に流れる電流の値は、電流 阻止手段の作用とも相まって、全チャネルの電流源のうちで、その時点で入カスイツ チがオン状態にあるチャネルの電流源を流れる電流値を平均化した値に均一化され る。そのため、仮に、電流源アレイを構成する電流源を流れる電流の値に、半導体製 造プロセス等に起因して、チャネル間でバラツキがあつたとしても、全てのチャネルの 負荷を各チャネルのスィッチ制御信号により均一な条件で駆動可能となる。
[0026] し力も、このような回路構成によれば、電流阻止手段についても比較的に少ない素 子数で実現できるため、回路を LSI化するに際しても、チップ上の専有面積をさほど 増大させることもなぐ低コストで製造することかできる。
[0027] 力！]えて、このような回路構成によれば、負荷の接続される各チャネルの出力端子同 士は、オン状態にある各チャネルのスィッチ並びにチャネル間共通接続線を介して 導通されるため、各電流源とチャネル間共通接続線との交点において、それらの交 点の電位が同電位となるように、電流の合流又は分流が自動的に行われる。その結 果、負荷アレイを構成する各負荷の容量値にチャネル間でバラツキが存在する場合 にも、各チャネルの充電電流値が自動的に調整されるため、各チャネルの出力端子 の電位ち均一ィ匕されることとなる。
[0028] 本発明のマルチチャネル駆動回路は様々な実施形態が存在する。 1つの実施形 態としては、次のような構成を採用することができる。
[0029] すなわち、電流源アレイが、複数チャネルのそれぞれに対応する複数の正側電流 源を含む正側電流源アレイと、複数チャネルのそれぞれに対応する複数の負側電流 源を含む負側電流源アレイと、を含む。入力スィッチアレイ力 複数チャネルのそれ ぞれに対応する複数の正側入力スィッチを含む正側入力スィッチアレイと、複数チヤ ネルのそれぞれに対応する複数の負側入力スィッチを含む負側入力スィッチアレイ と、を含む。
[0030] 正側電流源アレイを構成する各チャネルの正側電流源のそれぞれにより、正側入 カスイッチアレイを構成する各チャネルの正側入力スィッチのそれぞれを介して、負 荷アレイを構成する各チャネルの負荷のそれぞれに対して正側通電を行な 、、かつ 負側電流源アレイを構成する各チャネルの負側電流源のそれぞれにより、負側入力 スィッチアレイを構成する各チャネルの負側入力スィッチのそれぞれを介して、負荷 アレイを構成する各チャネルの負荷のそれぞれに対して負側通電を行なうように仕組 まれている。
[0031] チャネル間共通接続線が、正側電流源アレイを構成する各チャネルの正側電流源 のそれぞれと、正側入力スィッチアレイを構成する各チャネルの正側入力スィッチの それぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための正側チ ャネル間共通接続線と、負側電流源アレイを構成する各チャネルの負側電流源のそ れぞれと、負側入力スィッチアレイを構成する各チャネルの負側入力スィッチのそれ ぞれとを結ぶ各チャネルの電流路のそれぞれを互いに導通させるための負側チヤネ ル間共通接続線と、を含む。
[0032] 電流阻止手段が、複数チャネルのうちで、正側入力スィッチがオフ状態にあるチヤ ネルに関しては、そのチャネルの正側電流源の出力電流がチャネル間共通接続線 に流れることを阻止する正側電流阻止手段と、複数チャネルのうちで、負側入力スィ ツチがオフ状態にあるチャネルに関しては、そのチャネルの負側電流源の出力電流 がチャネル間共通接続線に流れることを阻止する負側電流阻止手段と、を含む。
[0033] このような回路構成によれば、正側入力スィッチアレイと負側入力スィッチアレイとを 交互にオンオフさせることにより、各チャネルの負荷に対して、交互に極性の異なる 電流を供給できるから、例えば液晶表示パネルの水平画素列等のように、交互に極 性の異なる電流で駆動される負荷アレイに好適なものとなる。
[0034] し力も、正負 、ずれの側にもチャネル間共通接続線が存在するため、負荷に供給 されるいずれの極性の電流についても、チャネル間で均一化されるから、仮に、正負 Vヽずれかの側の電流源アレイを構成する電流源を流れる電流の値に、半導体製造 プロセス等に起因して、チャネル間でバラツキがあつたとしても、全てのチャネルの負 荷を各チャネルのスィッチ制御信号により均一な条件で駆動可能となる。し力も、この ような回路構成によれば、正負いずれの側の電流阻止手段についても比較的に少な い素子数で実現できるため、回路を LSI化するに際しても、チップ上の専有面積をさ ほど増大させることもなぐ低コストで製造することができる。
[0035] 本発明に係るマルチチャネル駆動回路の他の 1つの実施形態としては、つぎのよう な構成を採用することもできる。
[0036] すなわち、負荷アレイを構成する各チャネルの負荷力 RGBのそれぞれに対応す る 3個の画素で構成されており、電流源アレイを構成する各チャネルの電流源力 R 画素ガンマ補正用の電流源と G画素ガンマ補正用の電流源と B画素ガンマ補正用の 電流源とにより構成されている。 [0037] 通常、それらのガンマ補正用の電流源は、例えば 1倍、 2倍、 4倍、 8倍等々と言つ たように、重み付け値の異なる複数の単位電流源と、それら単位電流源の出力経路 のそれぞれに介在された単位スィッチとで構成され、それらの単位スィッチを介して 選択された単位電流源の出力電流が加算されて、目的とする設定電流値が生成さ れる。そして、各単位スィッチがプログラムされた手順で時間と共にオンオフすること で、設定電流値が一定のプロファイルを描いて時間と共に変化する変調型電流源が 実現される。
[0038] チャネル間共通接続線力 R画素ガンマ補正用の電流源同士を結ぶ第 1のチヤネ ル間共通接続線と、 G画素ガンマ補正用の電流源同士を結ぶ第 2のチャネル間共通 接続線と、 B画素ガンマ補正用の電流源同士を結ぶ第 3のチャネル間共通接続線と を含んでいる。
[0039] このような回路構成によれば、負荷アレイを構成する各チャネルの負荷力 RGBの それぞれに対応する 3個の画素で構成され、しカゝも RGB画素別にガンマ補正用の電 流源を有する場合において、 RGB画素別にチャネル間共通接続線を設けたため、 R GB画素のそれぞれ毎に、チャネル間で均一な条件による画素のガンマ補正が可能 となる。
[0040] 本発明に係るマルチチャネル駆動回路のさらに他の 1つの実施形態としては、つぎ のような構成を採用することもできる。
[0041] すなわち、電流源アレイを構成する各チャネルの電流源力 重み付け値の異なる 複数の単位電流源と、それら単位電流源の出力経路のそれぞれに介在された単位 スィッチとで構成され、それらの単位スィッチを介して選択された単位電流源の出力 電流が加算されて、目的とする設定電流値が生成され、かつ各単位スィッチがプログ ラムされた手順で時間と共にオンオフすることで、設定電流値が一定のプロファイル を描いて時間と共に変化する変調型電流源が実現される。さらに、チャネル間共通 接続線が、重み付け値が同一な単位電流源同士を結ぶ複数本の重み付け値別の チャネル間共通接続線により構成される。
[0042] このような構成によれば、クロック速度の低速ィ匕を意図して、各チャネルの電流源と して変調型電流源を採用する場合にお!ヽて、各重み付け値別の単位電流源のチヤ ネル間におけるバラツキを吸収して、制御精度を向上させることができる。
[0043] なお、本発明並びに上述の各実施形態において、電流阻止手段としては様々な回 路構成を採用することができる。
[0044] 一例として挙げるならば、電流阻止手段が、入力スィッチがオフ状態にあるとき、電 流源とチャネル間共通接続線とを結ぶ電流路における通電を遮断するように仕組ま れていてもよい。このような構成であれば、例えば、電流源トランジスタとチャネル間 共通接続線とを結ぶ電流路に別のスィッチトランジスタを介在させ、このスィッチトラ ンジスタを入力スィッチとして機能するスィッチトランジスタと逆動作させるだけで、目 的とする構成を実現することができる。
[0045] 他の一例として挙げるならば、電流阻止手段が、入力スィッチがオフ状態にあるとき 、電流源を不能化するように仕組まれていてもよい。このような構成であれば、例えば 、電流源として機能するトランジスタのバイアス端子とバイアス電源との間、並びに、 ゼロバイアス電源との間のそれぞれに別のスィッチトランジスタを介在させ、これら 2つ のスィッチトランジスタを、入力スィッチとして機能するスィッチトランジスタのオンオフ 動作と連動させて、逆動作させるだけで、目的とする構成を実現することができる。
[0046] さらに他の一例として挙げるならば、電流阻止手段が、入力スィッチがオフ状態に あるとき、電流源を流れる電流を入力スィッチをバイパスさせて放流するように仕組ま れていてもよい。このような構成であれば、例えば、入力スィッチとして機能するスイツ チトランジスタをバイパスする電流路に、放流用のスィッチトランジスタと放流用の電 流源トランジスタとを直列接続すると共に、入力用のスィッチトランジスタと放流用のス イッチトランジスタとを逆動作させるだけで、目的とする構成を実現することができる。
[0047] 本発明のマルチチャネル駆動回路は、複数チャネルのそれぞれに対応する複数の 電流源を含む電流源アレイと、複数チャネルのそれぞれに対応する複数の負荷接続 用の外部端子を含む外部端子アレイと、電流源アレイと外部端子アレイとの間に介 在され、かつ複数チャネルのそれぞれに対応する複数の入力スィッチを含む入カス イッチアレイと、電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スィ ツチアレイを構成する各チャネルの入力スィッチのそれぞれとを結ぶ各チャネルの電 流路のそれぞれを互いに導通させるためのチャネル間共通接続線と、複数チャネル のうちで、入力スィッチがオフ状態にあるチャネルに関しては、そのチャネルの電流 源の出力電流がチャネル間共通接続線に流れることを阻止する電流阻止手段と、を 含む半導体集積装置 (LSIチップ)として具現ィ匕することができる。このとき、チャネル 間共通接続線は十分に幅広とされ、かつその材質としてはアルミ等の低抵抗金属材 料が使用される。
[0048] このような構成によれば、チャネル間均一性の良好なマルチチャネル駆動回路とし て機能すると共に、チップ面積が小型で、半導体製造プロセス上の工程管理の負担 も比較的に軽ぐその結果、低コストに製造が可能な半導体集積装置を実現すること ができる。
[0049] ところで、マルチチャネル負荷駆動回路を構成する半導体チップを所定のパッケ一 ジに収容する場合には、そのパッケージにはチャネル間共通接続線を外部に導出 するための外部端子を設けてもよい。
[0050] マルチチャネル駆動回路力 例えば、大型フラットディスプレイパネルのソースドラ ィバ等として採用される場合、パネルの水平方向の走査幅全体に対しては、それぞ れマルチチャネル駆動回路として機能する複数の半導体集積装置 (LSIチップ)が割 り当てられる。このとき、半導体集積装置 (LSIチップ)を収容するパッケージに、チヤ ネル間共通接続線を外部に導出するための外部端子が設けられていれば、隣接す る LSIパッケージの外部端子同士を適当な導体で接続するだけで、一連の LSIパッ ケージ内に収容された半導体チップ上のチャネル間共通接続線同士を導通させるこ とができる。そのため、隣接チャネル間のみならず、隣接 LSIパッケージ間においても 、均一な条件での負荷駆動が可能となる。
発明の効果
[0051] 本発明によれば、チャネル間共通接続線の抵抗値を充分に低く設定しておけば、 全チャネルの上記電流路の電位はほぼ同一電位に収束する結果、各チャネルの入 カスイッチを経由して個々のチャネルの負荷に流れる電流の値は、電流阻止手段の 作用とも相まって、全チャネルの電流源のうちで、その時点で入力スィッチがオン状 態にあるチャネルの電流源を流れる電流値を平均化した値に均一化される。そのた め、仮に、電流源アレイを構成する電流源を流れる電流の値に、半導体製造プロセ ス等に起因して、チャネル間でバラツキがあつたとしても、全てのチャネルの負荷を各 チャネルのスィッチ制御信号により均一な条件で駆動可能となる。
[0052] し力も、電流阻止手段についても比較的に少ない素子数で実現できるため、回路 を LSI化するに際しても、チップ上の専有面積をさほど増大させることもなぐ低コスト で製造することかできる。
[0053] カロえて、このような回路構成によれば、負荷の接続される各チャネルの出力端子同 士は、オン状態にある各チャネルのスィッチ並びにチャネル間共通接続線を介して 導通されるため、各電流源とチャネル間共通接続線との交点において、それらの交 点の電位が同電位となるように、電流の合流又は分流が自動的に行われる。その結 果、負荷アレイを構成する各負荷の容量値にチャネル間でバラツキが存在する場合 にも、各チャネルの充電電流値が自動的に調整されるため、各チャネルの出力端子 の電位ち均一ィ匕されることとなる。
発明を実施するための最良の形態
[0054] 以下に、この発明に係るマルチチャネル駆動回路の好適な実施の一形態を添付図 面を参照しながら詳細に説明する。
[0055] 本発明のマルチチャネル駆動回路の第 1実施形態 (正極性駆動型）が図 1に示さ れている。図において、 1は正側電源 VDDに通ずる正側電源ライン、 2は負側電源 V SSに通ずる負側電源ライン、 3は正側バイアス電源 VBHに通ずる正側バイアスライ ン、 5は本発明の要部であるチャネル間共通接続線、 10〜10 は各チヤネノレ k〜k k k+3
+ 3の要素回路、 11〜11 は各チャネル k〜k+ 3の電流源トランジスタ、 12〜12 k k+3 k は本発明の要部である各チャネル k〜k+ 3の電流阻止用のスィッチトランジスタ、 k+3
13〜13 は負荷に対する通電をオンオフするための各チャネル k〜k+ 3のスイツ k k+3
チトランジスタ、 14〜14 は各チャネル k〜k+ 3のスィッチ制御信号、 11は一連の k k+3
電流源トランジスタ 11〜11 を含む電流源アレイ、 13は一連のスィッチトランジス k k+3
タ 13〜13 を含むスィッチアレイ、 30はバイアス電源回路、 40は一連の負荷 40 k k+3 k
〜40 を含む負荷アレイ、 OUT〜OUT は各チャネル k〜k+ 3の出力端子、 1 k+3 k k+3
00はマルチチャネル駆動回路である。
[0056] なお、図示例では、各チャネルの電流源トランジスタ 11〜11 としては、そのソー ス端子を正側電源ライン 1に、ゲート端子を正側バイアスライン 3にそれぞれ接続され た pチャネル型 MOS · FETが採用されて!、る。
[0057] 各チャネルの入力用のスィッチトランジスタ 13〜13 としては、そのドレイン端子 k k+3
を出力端子 OUT〜OUT 〖こ、ソース端子を電流阻止用のスィッチトランジスタ 12 k k+3 k
〜12 のドレイン端子にそれぞれ接続され、ゲート端子にスィッチ制御信号 14〜1 k+3 k
4 が入力されるようにした pチャネル型 MOS 'FETが採用されている。
k+3
[0058] 各チャネルの電流阻止用のスィッチトランジスタ 12〜12 としては、そのソース端 k k+3
子を電流源トランジスタ 11〜11 のドレイン端子に、そのドレイン端子を入力用スィ k k+3
ツチトランジスタ 13〜13 のソース端子に、またそのゲート端子にスィッチ制御信 k k+3
号 14〜14 が入力されるようにした pチャネル型の MOSFETが採用されている。
k k+3
[0059] 図から明らかなように、このマルチチャネル駆動回路 100は、複数チャネル k〜k+ 3のそれぞれに対応する複数の電流源トランジスタ 11〜11 を含む電流源アレイ 1 k k+3
1と、複数チャネル k〜k+ 3のそれぞれに対応する複数の入力用のスィッチトランジ スタ 13〜13 を含む入力スィッチアレイ 13とを含んでいる。
k k+3
[0060] そして、基本的な動作としては、電流源アレイ 11を構成する各チャネルの電流源ト ランジスタ 11〜11 のそれぞれにより、入力スィッチアレイ 13を構成する各チヤネ k k+3
ルの入力用のスィッチトランジスタ 13〜13 のそれぞれを介して、負荷アレイ 40を k k+3
構成する各チャネルの負荷 40〜40 のそれぞれに対して通電を行うようになって k k+3
いる。このとき、スィッチトランジスタ 13〜13 のオンオフ動作は、各チャネルのスィ k k+3
ツチ制御信号 14〜14 により制御される。
k k+3
[0061] 電流源アレイを構成する各チャネルの電流源トランジスタ 11〜 11 のそれぞれと k k+3
、入力スィッチアレイ 13を構成する各チャネルの入力用のスィッチトランジスタ 13〜 k
13 のそれぞれとを結ぶ各チャネルの電流路のそれぞれは、本発明の要部である k+3
ところのチャネル間共通接続線 5を介して互いに導通するように構成されている。
[0062] なお、図において、符号 5〜5 が付されているの力 各チャネル k〜k+ 3の上記 k k+3
電流路とチャネル間共通接続線 5との接続点である。本回路 100を半導体集積回路 とする場合には、チャネル間共通接続線 5はアルミ等の低抵抗金属材料を用いて形 成され、また線幅を大きくとる等の導体パターン形状の工夫により、抵抗値の充分な る低減ィ匕が図られる。そのため、このチャネル間共通接続線 5により、各チャネルの接 続点 5〜5 同士は低抵抗で結ばれるため、それら接続点 5〜5 の電位はほぼ k k+3 k k+3 同一レベルとされる。
[0063] 加えて、本回路 100には、複数チャネル k〜k+ 3のうちで、入力用のスィッチトラン ジスタ 14〜14 がオフ状態にあるチャネルに関しては、そのチャネルの電流源トラ k k+3
ンジスタ 11〜11 の出力電流がチャネル間共通接続線 5に流れることを阻止する k k+3
電流阻止手段が設けられる。
[0064] この例では、電流阻止手段としては、各チャネルの電流源 11〜11 と各チヤネ k k+3
ルの入力用のスィッチトランジスタ 13〜13 との間に介在された電流阻止用のスィ k k+3
ツチトランジスタ 12〜 12 が採用されて 、る。
k k+3
[0065] 各チャネルの入力用のスィッチトランジスタ 13〜13 の各ゲート端子と電流阻止 k k+3
用のスィッチトランジスタ 12〜12 の各ゲート端子には、スィッチ制御信号 14〜1 k k+3 k
4 が並列に供給されている。そのため、各チャネルの入力用のスィッチトランジスタ k+3
13〜13 と各チャネルの電流阻止用のスィッチトランジスタ 12〜12 とは、互い k k+3 k k+3 に連動するようにして順動作する。
[0066] 従って、入力用のスィッチトランジスタ 13〜13 がオン (導通）状態のときには、電 k k+3
流阻止用のスィッチトランジスタ 12〜12 もオン状態となって、電流源トランジスタ k k+3
11〜11 とチャネル間共通接続線 5との導通が確保される。一方、入力用のスイツ k k+3
チトランジスタ 13〜13 がオフ（非導通）状態のときには、電流阻止用のスィッチト k k+3
ランジスタ 12〜12 もオフ状態となって、そのチャネルの電流源トランジスタ 11〜 k k+3 k
11 の出力電流がチャネル間共通接続線 5に流れ込むことが阻止される。
k+3
[0067] 上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込む チャネル数と、スィッチトランジスタを介して負荷へと流出するチャネル数とは常に同 一となるため、入力用のスィッチトランジスがオン状態にあるチャネル数の増減に拘 わらず、各チャネル力 負荷へと流出する電流値 (チャネル間平均電流値）は常にほ ぼ一定に維持される。
[0068] 次に、本回路 100の作用について、図 2〜図 5を参照しつつ詳細に説明する。今仮 に、電流源アレイ 11を構成する各チャネルの電流源トランジスタ 11〜11 の設定 k k+3 電流の値をそれぞれ 111〜111 、スィッチアレイ 13を構成する各チャネルのスイツ k k+3
チトランジスタ 13〜13 を流れる負荷電流の値を II 3〜113 と置くこととする。ま k k+3 k k+3
た、各チャネルの電流源トランジスタ 11〜11 の設定電流値 111〜： [11 は、半 k k+3 k k+3 導体製造プロセス等に起因する電流源トランジスタ 11〜11 の特性バラツキ（例え k k+3
ば、閾値、移動度等）のために、完全に同一とはならないものと想定する。
[0069] この状態において、今仮に、図 2に示されるように、 4個のチャネル k〜k+ 3の入力 用のスィッチトランジスタ 13〜13 に対して同一波形を有するスィッチ制御信号 14
k k+3
〜14 が供給されたものと想定する。なお、これらのスィッチ制御信号 14〜14 k k+3 k k+3 は、図 2に示されるように、オン期間 (スィッチ制御信号 14〜14 の〃! 期間）が同 k k+3
一である。
[0070] すると、時刻 tlの到来と共に、各チャネル k〜k+ 3において、電流阻止用のスイツ チトランジスタ 12〜12 と入力用のスィッチトランジスタ 13〜13 とが共にオンす k k+3 k k+3
ることにより、各チャネルの入力用スィッチトランジスタ 13〜13 には、ある値 113
k k+3 k
〜I13 を有する負荷電流が流れる。
k+3
[0071] このとき、図 22及び図 23を参照しつつ説明した従来例の場合には、本発明の要部 であるチャネル間共通接続線 5が存在しな 、ため、各チャネルの入力用スィッチトラ ンジスタ 13〜13 を流れる負荷電流値 II 3〜113 は、各チャネルの電流源トラ k k+3 k k+3
ンジスタ 11〜11 の設定電流値 111〜111 に依存する。そのため、設定電流 k k+3 k k+3
値 111〜I11 にチャネル間でバラツキがあれば、負荷電流値 113〜I13 にもチ k k+3 k k+3 ャネル間でバラツキが生ずる。
[0072] これに対して、本発明回路 100にあっては、抵抗値の十分に低減されたチャネル 間共通接続線 5が存在するため、 4個のチャネルの電流源トランジスタ 11〜11 は k k+3 それぞれその両端を短絡されることとなる。すなわち、電流源トランジスタ 11〜11
k k+3 はそのソース端子を正側電源ライン 1を介して短絡され、ドレイン端子をオン状態にあ る電流阻止用トランジスタ 12〜12 、並びに、チャネル間共通接続線 5を介して短 k k+3
絡される。
[0073] そのため、それら 4個の電流源トランジスタ 11〜11 は、それらの設定電流値 II
k k+3
1〜111 の総和に相当する設定電流値を有する 1個の大きな電流源トランジスタと k k+3 等価なものと考えることができる。
[0074] ここで、負荷アレイ 40を構成する各チャネルの負荷 40〜40 の特性値 (例えば、 k k+3
容量値）が均一なものであると仮定すれば、上記の仮想的な 1個の電流源からは、各 チャネルの負荷 40〜40 へと均等に電流が分流するから、次式（1) (2)に示され k k+3
るように、各チャネルの負荷電流値 113〜： [13 は 4個の電流源トランジスタ 11〜1 k k+3 k
1 の設定電流値 111〜111 の平均値 laとして均一化される。
k+3 k k+3
[0075] 113 =113 =113 =113 =Ia- - - (l)
k k+l k+2 k+3
Ia= { (ll l ) + (111 ) +
k k+l
(111 ) + (111 ) } ÷4· · · (2)
k+2 k+3
[0076] すなわち、 4個の電流源トランジスタ 11〜11 の設定電流値 111〜： [11 にチヤ k k+3 k k+3 ネル間でバラツキがあつたとしても、各チャネルの負荷電流値 13〜13 は、平均 k k+3 電流値 laに相当する均一な値に維持される。
[0077] 従って、図 2に示されるように、全チャネルの入力用のスィッチトランジスタ 13〜13 k k のオン期間 (スィッチ制御信号 14〜14 の〃! 期間）が同一であれば、仮に各
+3 k k+3
チャネルの電流源トランジスタ 11〜11 の設定電流値 111〜： [11 にバラツキが k k+3 k k+3
存在したとしても、各チャネルの出力端子 OUT〜ουτ の電圧（充電電圧）の値 k k+3
V〜V は、同一の傾きを描いて直線的に上昇し、時刻 t2において全て同一の値 k k+3
に達する。
[0078] また、図 3に示されるように、全チャネルの入力用のスィッチトランジスタ 13〜13 k k+3 のオン期間 (スィッチ制御信号 14〜14 の'! /期間）が区々であった場合にも、同 k k+3
様な理由から、各チャネルの出力端子 OUT〜OUT の電圧（充電電圧）の値 V k k+3 k
〜V は、同一の傾きを描いて直線的に上昇するから、時刻 t2においては出力端 k+3
子 OUT， OUT の電位 V， V 、 0寺刻 t3においては出力端子 OUT の電位 V k k+2 k k+2 k+3
、時刻 t4においては出力端子 OUT の電位 V がそれぞれ予定された値に達 k+3 k+l k+l
する。
[0079] このとき、時刻 tl〜t2の期間では、オン状態にある 4つのチャネルの負荷電流 113 k
〜113 の値は、
k+3
113 =113 =113 =113 =Ial
k k+ l k+2 k+3 Ial = { (ll l ) + (111 ) + (111 )
k k+1 k+2
+ (111 ) } ÷4
k+3
となる。また、時刻 t2〜t3の期間では、オン状態にある 2つのチャネルの負荷電流 II 3 , 113 の値は、
k+l k+3
113 =113 =Ia2
k+l k+3
Ia2= { (ll l ) + (111 ) } ÷ 2
k+l k+3
となる。また、時刻 t3〜t4の期間では、オン状態にある 1つのチャネルの負荷電流 II 3 の値は、
k+l
113 =111 となる。
k+l k+l
[0080] このように、本発明回路 100によれば、各チャネルの電流源トランジスタ 11〜11 k k+ の設定電流値 111〜111 にバラツキが存在しても、各チャネルの出力端子 OUT
3 k k+3 k
〜OUT の電位は一定の傾きを有する同一の直線を描いて上昇するから、各チヤ k+3
ネルの負荷 40〜40 を均一な条件で駆動することができる。つまり、入力用のスィ k k+3
ツチトランジスタ 13〜13 のオン期間（スィッチ制御信号 14〜14 の〃！ /期間）さ k k+3 k k+3
え一定の約束事に従って操作すれば、電流源トランジスタ 11〜11
k k+3のバラツキを 考慮せずとも、各チャネルの負荷 40〜40 を予定の動作態様に正確に制御する k k+3
ことが可能となる。
[0081] 次に、本発明回路 100の有する電圧平均化作用について説明する。各チャネルの 電流源トランジスタ 11〜11
k k+3の設定電流値 111〜111
k k+3にバラツキがあつたとし ても、負荷アレイ 40を構成する各チャネルの負荷 40〜40 が均一な値 (容量値） k k+3
を有する場合には、入力用のスィッチトランジスタ 13〜13 のオン期間 (スィッチ制 k k+3
御信号 14〜14 の〃! 期間）が同一である限り、各チャネルの出力端子 OUT〜 k k+3 k
OUT の電圧 V〜v も同一となることについては、先に説明した通りである。
k+3 k k+3
[0082] 加えて、本発明回路 100にあっては、各チャネルの電流源トランジスタ 11〜11 k k+3 の設定電流値 111〜： [11 のみならず、負荷アレイ 40を構成する各チャネルの負 k k+3
荷 40〜40 にもバラツキが存在する場合であっても、入力用のスィッチトランジス k k+3
タ 13〜13 のオン期間（スィッチ制御信号 14〜14 の"！ /期間）が同一である k k+3 k k+3
限り、各チャネルの出力端子 OUT〜OUT の電圧 V〜ν はほぼ同一の値を k k+3 k k+3 示すこととなる (電圧平均化作用）。
[0083] 本発明のマルチチャネル駆動回路の電圧平均化作用検証の回路図が図 4に、同 電圧平均化作用の説明図が図 5に示されている。今仮に、図 4に示されるように、相 隣接するチャネルのうち、チャネル kの負荷 40の容量値が 125pFであり、チャネル k
k
+ 1の負荷 40 の容量値が lOOpFであり、さらに、チャネル kの電流源トランジスタ I
k+ l
11の設定電流値 111とチャネル k+ 1の負荷 40 の設定電流値 111 との間に（I k k k+ l k+ l
11 ≤I11 )の関係が存在するものと想定する。
k k+ l
[0084] このとき、スィッチ SW1が OFF状態（従来方式に相当）であれば、チャネル kの出力 端子 OUTとチャネル k+ lの出力端子 OUT との間は完全に絶縁分離されている
k k+ l
ため、オン期間（時刻 tlから時刻 t2へ至る期間）が同一であっても、 (111≤111 )
k k+ l の関係が存在するため、図 5のグラフに示されるように、出力端子 OUTと出力端子
k
OUT との間には大なる電位差が生じてしまう。
k+ l
[0085] これに対して、スィッチ SW1が ON状態（本発明方式に相当）であれば、チャネル k の出力端子 OUTとチャネル k+ 1の出力端子 OUT とは、スィッチトランジスタ 13
k k+ l k
, 13 並びにチャネル間共通接続線 5を介して導通して ヽるため、オン期間（時刻 t k+ l
1から時刻 t2へ至る期間）が同一であれば、（111≤111 )の関係が存在したとして
k k+ l
も、チャネル間共通接続線 5を介して両チャネル間に調整電流が流れて電圧平均化 作用が発揮されるため、図 5のグラフに示されるように、出力端子 OUTと出力端子 O
k
UT との間の電位差は著しく縮小され、両出力端子 OUT , OUT はほぼ同電 k+ l k k+ l 位となる。
[0086] 次に、本発明のマルチチャネル駆動回路の第 2実施形態 (負極性駆動型）が図 6〖こ 示されている。図において、 1は正側電源 VDDに通ずる正側電源ライン、 2は負側電 源 VSSに通ずる負側電源ライン、 4は負側バイアス電源 VBLに通ずる負側バイアス ライン、 6は本発明の要部であるチャネル間共通接続線、 10 〜10 は各チャネル k
k k+3
〜k+ 3の要素回路、 21 〜21 は各チャネル k〜k+ 3の電流源トランジスタ、 22
k k+3 k
〜22 は本発明の要部である各チャネル k〜k+ 3の電流阻止用のスィッチトランジ k+3
スタ、 23 〜23 は負荷に対する通電をオンオフするための各チャネル k〜k+ 3の k k+ 3
スィッチトランジスタ、 24 〜24 は各チャネル k〜k+ 3のスィッチ制御信号、 21は
k k+3 一連の電流源トランジスタ 21〜21 を含む電流源アレイ、 23は一連のスィッチトラ k+3
ンジスタ 23〜23 を含むスィッチアレイ、 30はバイアス電源回路、 40は一連の負 k k+3
荷 40〜40 を含む負荷アレイ、 OUT〜OUT は各チャネル k〜k+ 3の出力端 k k+3 k k+3
子、 100はマルチチャネル駆動回路である。
[0087] なお、図示例では、各チャネルの電流源トランジスタ 21〜21 としては、そのソー k k+3
ス端子を負側電源ライン 2に、ゲート端子を負側バイアスライン 4にそれぞれ接続され た nチャネル型 MOS · FETが採用されて!、る。
[0088] 各チャネルの入力用のスィッチトランジスタ 23〜23 としては、そのドレイン端子 k k+3
を出力端子 OUT〜OUT 〖こ、ソース端子を電流阻止用のスィッチトランジスタ 22 k k+3 k
〜22 のドレイン端子にそれぞれ接続され、ゲート端子にスィッチ制御信号 24〜2 k+3 k
4 が入力されるようにした nチャネル型 MOS 'FETが採用されている。
k+3
[0089] 各チャネルの電流阻止用のスィッチトランジスタ 22〜22 としては、そのソース端 k k+3
子を電流源トランジスタ 21〜21 のドレイン端子に、そのドレイン端子を入力用スィ k k+3
ツチトランジスタ 23〜23 のソース端子に、またそのゲート端子にスィッチ制御信 k k+3
号 24〜24 が入力されるようにした nチャネル型の MOSFETが採用されている。
k k+3
[0090] 図から明らかなように、このマルチチャネル駆動回路 100は、複数チャネル k〜k+ 3のそれぞれに対応する複数の電流源トランジスタ 21〜21 を含む電流源アレイ 2 k k+3
1と、複数チャネル k〜k+ 3のそれぞれに対応する複数の入力用のスィッチトランジ スタ 23〜23 を含む入力スィッチアレイ 23とを含んでいる。
k k+3
[0091] そして、基本的な動作としては、電流源アレイ 21を構成する各チャネルの電流源ト ランジスタ 21〜21 のそれぞれにより、入力スィッチアレイ 23を構成する各チヤネ k k+3
ルの入力用のスィッチトランジスタ 23〜23 のそれぞれを介して、負荷アレイ 40を k k+3
構成する各チャネルの負荷 40〜40 のそれぞれに対して通電を行うようになって k k+3
いる。このとき、スィッチトランジスタ 23〜23 のオンオフ動作は、各チャネルのスィ k k+3
ツチ制御信号 24〜24 により制御される。
k+3
[0092] 電流源アレイを構成する各チャネルの電流源トランジスタ 21〜21 のそれぞれと k k+3
、入力スィッチアレイ 23を構成する各チャネルの入力用のスィッチトランジスタ 23 のそれぞれとを結ぶ各チャネルの電流路のそれぞれは、本発明の要部であると:
+ 3 ろのチャネル間共通接続線 6を介して互いに導通するように構成されて ヽる。
[0093] なお、図において、符号 6〜6 が付されているの力 各チャネル k〜k+ 3の上記 k k+3
電流路とチャネル間共通接続線 6との接続点である。本回路 100を半導体集積回路 とする場合には、チャネル間共通接続線 6はアルミ等の低抵抗金属材料を用いて形 成され、また線幅を大きくとる等の導体パターン形状の工夫により、抵抗値の充分な る低減ィ匕が図られる。そのため、このチャネル間共通接続線 6により、各チャネルの接 続点 6〜6 同士は低抵抗で結ばれるため、それら接続点 6〜6 の電位はほぼ k k+3 k k+3 同一レベルとされる。
[0094] 加えて、本回路 100には、複数チャネル k〜k+ 3のうちで、入力用のスィッチトラン ジスタ 23〜23 がオフ状態にあるチャネルに関しては、そのチャネルの電流源トラ k k+3
ンジスタ 21〜21 の出力電流がチャネル間共通接続線 6に流れることを阻止する k k+3
電流阻止手段が設けられる。
[0095] この例では、電流阻止手段としては、各チャネルの電流源トランジスタ 21〜21 k k+3 と各チャネルの入力用のスィッチトランジスタ 23〜23 との間に介在された電流阻 k k+3
止用のスィッチトランジスタ 22〜22 が採用されている。
k k+3
[0096] 各チャネルの入力用のスィッチトランジスタ 23〜23 の各ゲート端子と電流阻止 k k+3
用のスィッチトランジスタ 22〜22 の各ゲート端子には、スィッチ制御信号 24〜2 k k+3 k
4 が並列に供給されている。そのため、各チャネルの入力用のスィッチトランジスタ k+3
23〜23 と各チャネルの電流阻止用のスィッチトランジスタ 22〜22 とは、互い k k+3 k k+3 に連動するようにして順動作する。
[0097] 従って、入力用のスィッチトランジスタ 23〜23 がオン (導通）状態のときには、電 k k+3
流阻止用のスィッチトランジスタ 22〜22 もオン状態となって、電流源トランジスタ k k+3
21〜21 とチャネル間共通接続線 6との導通が確保される。一方、入力用のスイツ k k+3
チトランジスタ 23〜23 がオフ（非導通）状態のときには、電流阻止用のスィッチト k k+3
ランジスタ 22〜22 もオフ状態となって、そのチャネルの電流源トランジスタ 21〜 k k+3 k
21 の出力電流がチャネル間共通接続線 6に流れ込むことが阻止される。
k+3
[0098] 上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込む チャネル数と、スィッチトランジスタを介して負荷へと流出するチャネル数とは常に同 一となるため、入力用のスィッチトランジスがオン状態にあるチャネル数の増減に拘 わらず、各チャネル力 負荷へと流出する電流値 (チャネル間平均電流値）は常にほ ぼ一定に維持される。
[0099] なお、以上説明した本発明回路の第 2実施形態の作用効果については、トランジス タの導電型が異なることを除き、図 1〜図 5を参照ながら説明した本発明回路の第 1 実施形態のそれとほぼ同様であるから、重複説明は回避する。
[0100] 次に、本発明のマルチチャネル駆動回路の第 3実施形態 (双極性駆動型）が図 7〖こ 示されている。図において、 1は正側電源 VDDに通ずる正側電源ライン、 2は負側電 源 VSSに通ずる負側電源ライン、 3は正側バイアス電源 VBHに通ずる正側バイアス ライン、 4は負側バイアス電源 VBLに通ずる負側バイアスライン、 5aは本発明の要部 である正側チャネル間共通接続線、 6aは本発明の要部である負側チャネル間共通 接続線、 10〜10 は各チャネル k〜k+ 3の要素回路である。
k k+3
[0101] また、 11〜11 は各チャネル k〜k+ 3の正側電流源トランジスタ、 12〜12 は k k+3 k k+3 本発明の要部である各チャネル k〜k+ 3の正側電流阻止用のスィッチトランジスタ、 13〜13 は負荷に対する通電をオンオフするための各チャネル k〜k+ 3の正側 k k+3
スィッチトランジスタ、 14〜14 は各チャネル k〜k+ 3の正側スィッチ制御信号、 1 k k+3
laは一連の正側電流源トランジスタ 11〜11 を含む正側電流源アレイ、 13aは k k+3 一 連の正側スィッチトランジスタ 13〜13 を含む正側スィッチアレイである。
k k+3
[0102] また、 21〜21 は各チャネル k〜k+ 3の負側電流源トランジスタ、 22〜22 は k k+3 k k+3 本発明の要部である各チャネル k〜k+ 3の負側電流阻止用のスィッチトランジスタ、 23〜23 は負荷に対する通電をオンオフするための各チャネル k〜k+ 3の負側 k k+3
スィッチトランジスタ、 24〜24 は各チャネル k〜k+ 3の負側スィッチ制御信号、 2 k k+3
laは一連の負側電流源トランジスタ 21〜21 を含む負側電流源アレイ、 23aは k k+3 一 連の負側スィッチトランジスタ 23〜23 を含む負側スィッチアレイである。
k k+3
[0103] その他、 30はバイアス電源回路、 40は一連の負荷 40〜40 を含む負荷アレイ、 k k+3
OUT〜OUT は各チャネル k〜k+ 3の出力端子、 100はマルチチャネル駆動回 k k+3
路である。
[0104] なお、図示例では、各チャネルの正側電流源トランジスタ 11〜11 としては、そ k k+3 のソース端子を正側電源ライン 1に、ゲート端子を正側バイアスライン 3にそれぞれ接 続された pチャネル型 MOS · FETが採用されて 、る。
[0105] 各チャネルの正側入力用のスィッチトランジスタ 13〜13 としては、そのドレイン k k+3
端子を出力端子 OUT〜ουτ 、ソース端子を電流阻止用の正側スィッチトランジ k k+3
スタ 12〜12 のドレイン端子にそれぞれ接続され、ゲート端子にスィッチ制御信号 k k+3
14〜14 が入力されるようにした pチャネル型 MOS 'FETが採用されている。 k k+3
[0106] 各チャネルの電流阻止用の正側スィッチトランジスタ 12〜12 としては、そのソ k k+3
ース端子を電流源トランジスタ 11〜11 のドレイン端子に、そのドレイン端子を入 k k+3
力用スィッチトランジスタ 13〜13 のソース端子に、またそのゲート端子に正側スィ k k+3
ツチ制御信号 14〜14 が入力されるようにした pチャネル型の MOSFETが採用さ k k+3
れている。
[0107] 各チャネルの負側電流源トランジスタ 21〜21 としては、そのソース端子を負側 k k+3
電源ライン 2に、ゲート端子を負側バイアスライン 4にそれぞれ接続された nチャネル 型 MOS · FETが採用されて!、る。
[0108] 各チャネルの負側入力用のスィッチトランジスタ 23〜23 としては、そのドレイン k k+3
端子を出力端子 OUT〜ουτ 、ソース端子を電流阻止用の負側スィッチトランジ k k+3
スタ 22〜22 のドレイン端子にそれぞれ接続され、ゲート端子にスィッチ制御信号 k k+3
24〜24 が入力されるようにした nチャネル型 MOS 'FETが採用されている。 k k+3
[0109] 各チャネルの電流阻止用の負側スィッチトランジスタ 22〜22 としては、そのソ k k+3
ース端子を負側電流源トランジスタ 21〜21 のドレイン端子に、そのドレイン端子 k k+3
を入力用スィッチトランジスタ 23〜23 のソース端子に、またそのゲート端子に負 k k+3
側スィッチ制御信号 24〜24 が入力されるようにした nチャネル型の MOSFETが k k+3
採用されている。
[0110] 図から明らかなように、このマルチチャネル駆動回路 100は、電流源アレイとしては 、複数チャネルのそれぞれに対応する複数の正側電流源トランジスタ 11〜11 を k k+3 含む正側電流源アレイ 1 laと、複数チャネルのそれぞれに対応する複数の負側電流 源トランジスタ 21〜21 を含む負側電流源アレイ 21aと、を含んでいる。
k k+3
[0111] 入力スィッチアレイとしては、複数チャネルのそれぞれに対応する複数の正側入力 用のスィッチトランジスタ 14〜14 を含む正側入力スィッチアレイ 13aと、複数チヤ k k+3
ネルのそれぞれに対応する複数の負側入力用のスィッチトランジスタ 23〜23 を k k+3 含む負側入力スィッチアレイ 23aとを含んで 、る。
[0112] そして、正側電流源アレイ 11aを構成する各チャネルの正側電流源トランジスタ 11 k
〜11 のそれぞれにより、正側入力スィッチアレイ 13aを構成する各チャネルの正 k+3
側入力用のスィッチトランジスタ 13〜13 のそれぞれを介して、負荷アレイ 40を構 k k+3
成する各チャネルの負荷 40〜40 のそれぞれに対して正側通電を行ない、かつ k k+3
負側電流源アレイ 2 laを構成する各チャネルの負側電流源トランジスタ 21〜21 k k+3 のそれぞれにより、負側入力スィッチアレイ 23aを構成する各チャネルの負側入力用 のスィッチトランジスタ 23〜23 のそれぞれを介して、負荷アレイ 40を構成する各 k k+3
チャネルの負荷 40〜40 のそれぞれに対して負側通電を行なうように仕組まれて k k+3
いる。
[0113] チャネル間共通接続線としては、正側電流源アレイ 11aを構成する各チャネルの正 側電流源トランジスタ 11〜11 のそれぞれと、正側入力スィッチアレイ 13aを構成 k k+3
する各チャネルの正側入力用のスィッチトランジスタ 13〜13 のそれぞれとを結ぶ k k+3
各チャネルの電流路のそれぞれを互いに導通させるための正側チャネル間共通接 続線 5aと、負側電流源アレイ 2 laを構成する各チャネルの負側電流源トランジスタ 2 1〜21 のそれぞれと、負側入力スィッチアレイ 23aを構成する各チャネルの負側 k k+3
入力用のスィッチトランジスタ 23〜23 のそれぞれとを結ぶ各チャネルの電流路 k k+3
のそれぞれを互いに導通させるための負側チャネル間共通接続線 6aとを含んで 、る
[0114] なお、図において、 5a〜5a は、正側チャネル間共通接続線 5aと各チャネルの k k+3
電流路との接続点であり、 6a〜6a は、負側チャネル間共通接続線 6aと各チヤネ k k+3
ルの電流路との接続点である。
[0115] 電流阻止手段としては、複数チャネルのうちで、正側入力用のスィッチトランジスタ 13〜13 がオフ状態にあるチャネルに関しては、そのチャネルの正側電流源トラ k k+3
ンジスタ 11〜11 の出力電流が正側チャネル間共通接続線 5aに流れることを阻 k k+3
止する正側電流阻止手段と、複数チャネルのうちで、負側入力用のスィッチトランジ スタ 24〜24 がオフ状態にあるチャネルに関しては、そのチャネルの負側電流源 k k+3
トランジスタ 21〜21 の出力電流が負側チャネル間共通接続線に流れることを阻 k k+3
止する負側電流阻止手段と、を含んでいる。
[0116] この例では、正側電流阻止手段としては、各チャネルの正側電流源トランジスタ 11
1
〜11 と各チャネルの正側入力用のスィッチトランジスタ 13〜13 との間に介在 k+3 k k+3 された正側電流阻止用のスィッチトランジスタ 12〜12 が採用されており、負側電
Tit源阻止手段としては、各チャネルの負側電流源トランジスタ 21〜21 と各チヤネ k+3 ルの負側入力用のスィッチトランジスタ 23〜23 との間に介在された正側電流阻 k k+3
止用のスィッチトランジスタ 22〜22 が採用されている。
[0117] 各チャネルの正側入力用のスィッチトランジスタ 13〜13 の各ゲート端子と電 阻止用のスィッチトランジスタ 12〜12 の各ゲート端子には、正側スィッチ制御信 k k+3
号 14〜14 が並列に供給されている。そのため、各チャネルの正側入力用のスィ k k+3
ツチトランジスタ 13〜13 と各チャネルの正側電流阻止用のスィッチトランジスタ 1 k k+3
2〜12 とは、互いに連動するようにして順動作する。
k k+3
[0118] 従って、正側入力用のスィッチトランジスタ 13〜13 がオン (導通）状態のときに k k+3
は、正側電流阻止用のスィッチトランジスタ 12〜12 もオン状態となって、正側電 k k+3
流源トランジスタ 11〜11 とチャネル間共通接続線 5aとの導通が確保される。
k k+3 一 方、正側入力用のスィッチトランジスタ 13〜13 がオフ（非導通）状態のときには、 k k+3
正側電流阻止用のスィッチトランジスタ 12〜12 もオフ状態となって、そのチヤネ k k+3
ルの正側電流源トランジスタ 11〜11 の出力電流がチャネル間共通接続線 5aに k k+3
流れ込むことが阻止される。
[0119] 各チャネルの負側入力用のスィッチトランジスタ 23〜23 の各ゲート端子と負側 k k+3
電流阻止用のスィッチトランジスタ 22〜22 の各ゲート端子には、負側スィッチ制 k k+3
御信号 24〜24 が並列に供給されている。そのため、各チャネルの負側入力用 k k+3
のスィッチトランジスタ 23〜23 と各チャネルの負側電流阻止用のスィッチトランジ k k+3
スタ 22〜22 とは、互いに連動するようにして順動作する。
k k+3
[0120] 従って、負側入力用のスィッチトランジスタ 23〜23 がオン (導通）状態のときに k k+3
は、負側電流阻止用のスィッチトランジスタ 22〜22 もオン状態となって、負側電 k k+3 とチャネル間共通接続線 6aとの導通が確保される。一
k+3
方、負側入力用のスィッチトランジスタ 23〜23 がオフ (非導通)状態のときには、 k k+3
負側電流阻止用のスィッチトランジスタ 22〜22 もオフ状態となって、そのチヤネ k k+3
ルの負側電流源トランジスタ 21〜21 の出力電流がチャネル間共通接続線 6aに k k+3
流れ込むことが阻止される。
[0121] 上述の電流阻止手段の作用により、電流源からチャネル間共通接続線に流れ込む チャネル数と、スィッチトランジスタを介して負荷へと流出するチャネル数とは常に同 一となるため、入力用のスィッチトランジスがオン状態にあるチャネル数の増減に拘 わらず、各チャネル力 負荷へと流出する電流値 (チャネル間平均電流値）は常にほ ぼ一定に維持される。
[0122] なお、以上説明した本発明回路の第 3実施形態の作用効果については、双極性駆 動型であることを除き、図 1〜図 5を参照ながら説明した本発明回路の第 1実施形態 のそれとほぼ同様であるから、重複説明は回避する。
[0123] 次に、本発明のマルチチャネル駆動回路の第 4実施形態 (双極性駆動型の変形例 )が図 8に示されている。なお、同図において、図 7に示す第 3実施形態と同一構成 部分については同符号を付して説明は省略する。
[0124] この第 4実施形態の特徴は、正側並びに負側の電流阻止手段が、入力スィッチが オフ状態にあるとき、電流源を不能化するように仕組まれている点にある。すなわち、 この例にあっては、各チャンネルの正側電流源トランジスタ 11〜11 のゲート端子 k k+3
と正側ノィァス電源ライン 3との間には、正側スィッチトランジスタ 15〜15 が接続 k k+3 されている。同様にして、各チャネルの正側電流源トランジスタ 11〜11 と正側電 k k+3 源ライン 1との間には、正側スィッチトランジスタ 16〜16 が接続されている。
k k+3
[0125] 正側スィッチトランジスタ 15〜15 のゲート端子には、各チャネルの正側スィッチ k k+3
制御信号 14〜14 がそのまま接続されており、正側スィッチトランジスタ 16〜16 k k+3 k k のゲート端子には、各チャネルの正側スィッチ制御信号 14〜14 がインバータ
+3 k k+3
17〜 17 で反転されて接続されて！、る。
k k+3
[0126] そのため、正側スィッチ制御信号 14〜14 力 状態を示すオン期間にあって k k+3
は、正側入力用のスィッチトランジスタ 13〜 13 及び正側バイアス用のスィッチトラ k k+3 ンジスタ 15〜15 はいずれもオン状態、正側カットオフ用のスィッチトランジスタ 16 k+3
〜16 はオフ状態となり、負荷に対する正側通電が正常に行われる。
k k+3
[0127] これに対して、正側スィッチ制御信号 14〜 14 力 'H〃状態を示すオフ期間にあ k k+3
つては、正側入力用のスィッチトランジスタ 13〜13 及び正側バイアス用のスイツ k k+3
チトランジスタ 15〜15 はいずれもオフ状態となる一方、正側カットオフ用のスイツ k k+3
チトランジスタ 16〜16 はオン状態となり、正側電流源トランジスタ 11〜11 力 S k k+3 k k+3 カットオフ状態とされて不能化され、これにより正側電流源トランジスタ 11〜11 か k k+3 ら正側チャネル間共通接続線 5aに対する電流の流れ込みが阻止される。
[0128] 同様にして、各チャンネルの負側電流源トランジスタ 21〜21 のゲート端子と負 k k+3
側バイアス電源ライン 2との間には、負側スィッチトランジスタ 25〜25 が接続され k k+3
ている。同様にして、各チャネルの負側電流源トランジスタ 21〜21 と負側電源ラ k k+3
イン 2との間には、負側スィッチトランジスタ 26〜26 が接続されている。
k k+3
[0129] 負側スィッチトランジスタ 25〜25 のゲート端子には、各チャネルの負側スィッチ k k+3
制御信号 24〜24 がそのまま接続されており、負側スィッチトランジスタ 26〜26 k k+3 k k のゲート端子には、各チャネルの負側スィッチ制御信号 24〜24 がインバータ
+3 k k+3
27〜27 で反転されて接続されている。
k k+3
[0130] そのため、負側スィッチ制御信号 14〜14 力 "H"状態を示すオン期間にあって k k+3
は、負側入力用のスィッチトランジスタ 23〜23 及び負側バイアス用のスィッチトラ k k+3
ンジスタ 25〜25 はいずれもオン状態、負側カットオフ用のスィッチトランジスタ 26 k k+3
〜26 はオフ状態となり、負荷に対する負側通電が正常に行われる。
k k+3
[0131] これに対して、負側スィッチ制御信号 24〜24 力 状態を示すオフ期間にあつ k k+3
ては、負側入力用のスィッチトランジスタ 23〜23 及び負側バイアス用のスィッチト k k+3
ランジスタ 25〜25 はいずれもオフ状態となる一方、負側カットオフ用のスィッチト k k+3
ランジスタ 26〜26 はオン状態となり、負側電流源トランジスタ 21〜21 がカット k k+3 k k+3 オフ状態とされて不能化され、これにより負側電流源トランジスタ 21〜21 力も負 k k+3 側チャネル間共通接続線 6aに対する電流の流れ込みが阻止される。
[0132] 本発明のマルチチャネル駆動回路の第 5実施形態 (正極性駆動型の変形例）が図 9に示されている。なお、同図において、図 1を参照して説明した第 1実施形態と同一 構成部分には同符号を付して説明は省略する。
[0133] この第 5実施形態の特徴は、電流阻止手段が、入力スィッチがオフ状態にあるとき 、電流源を流れる電流を入力スィッチをバイパスさせて放流するように仕組まれて ヽ る；^、にある。
[0134] すなわち、同図に示されるように、各チャネル内におけるチャネル間共通接続線 5と 負側電源ライン 2との間には、電流放流用のスィッチトランジスタ 18〜18 とダミー k k+3 負荷用の電流源トランジスタ 19〜19 が直列に接続されている。これらのトランジ k k+3
スタ 18〜18 ， 19〜19 は、いずれも nチャネル型 MOSFETで構成されてい k k+3 k k+3
る。電流放流用のスィッチトランジスタ 18〜18 のゲート端子には、各チャネルの k k+3
スィッチ制御信号 14〜14 が供給されている。
k k+3
[0135] そのため、スィッチ制御信号力 状態を示すオン期間にあっては、各チャネルの 入力用のスィッチトランジスタ 13〜13 はオン状態となるのに対して、電流放流用 k k+3
のスィッチトランジスタ 18〜18 はオフ状態となり、負荷に対する通電が正常に行 k k+3
われる。
[0136] これに対して、スィッチ制御信号 14〜14 力 'H〃状態を示すオフ期間にあって k k+3
は、各チャネルの入力用のスィッチトランジスタ 13〜13 はオフ状態となるのに対 k k+3
して、電流放流用のスィッチトランジスタ 18〜18 はオン状態となり、各チャネルの k k+3
電流源トランジスタ 11〜11 力 の電流は、ダミー負荷として機能する電流源トラ k k+3
ンジスタ 19〜19 を経由して負側電源ライン 2へと放流される。
k k+3
[0137] 電流源トランジスタ 19〜19 の設定電流値は、本来の電流源トランジスタ 11〜1 k k+3 k の設定値とほぼ等価となるように設定されている。また、各チャネル内の電流放 k+3
流用のスィッチトランジスタ 18〜18 とダミー負荷として機能する電流源トランジス k+3
タ 19〜19 との接続点は、別のチャネル間共通接続線 7を介して接続されている そのため、スィッチ制御信号 14〜14 力 'H"状態を示すオフ期間にあっては、 k k+3
電流源トランジスタ 11〜11 の設定電流値に相当する値の電流力 入力用のスィ k k+3
ツチトランジスタ 13〜13 をバイパスして、負側電源ライン 2へと放流されるから、実 k k+3
質的に、電流源トランジスタ 11〜11 からチャネル間共通接続線への電流の流れ 込みが起きる力 チャネル自身で放流することによって、負荷に通電を行っているチ ャネルがあつたとしてもその電流値は一定値を保つこととなる。
[0139] 次に、本発明のマルチチャネル駆動回路の第 6実施形態 (双極性駆動型の変形例 )が図 10に示されている。なお、図において、図 7を参照して説明した第 3実施形態と 同一構成部分には同符号を付して説明は省略する。
[0140] この第 6実施形態の特徴は、正側電流源並びに負側電流源がいずれも時間と共に 設定電流値がステップ状に変化する変調型電流源を採用したことにある。
[0141] すなわち、同図に示されるように、正側電流源アレイ 17を構成する各チャネルの正 側変調型電流源（17 , 17 )は、重み付け値の異なる複数 (この例では 3個）の単
k k+1
位電流源（171， 171 )、 (172， 172 )、 (173， 173 )と、それら単位電流
k k+l k k+1 k k+1
源の出力経路のそれぞれに介在された単位スィッチ（174 , 174 )、（175， 175
k k+1 k k
)、（176 , 176 )とで構成され、それらの単位スィッチを介して選択された単位
+1 k k+1
電流源の出力電流が加算されて、目的とする設定電流値が生成される。
[0142] 正佃 Jにおける各チヤネノレの単位スィッチ（174 , 174 )、（175 , 175 )、（176
k k+1 k k+1
, 176 )のゲート端子に ίま、 NANDゲート（177 , 177 )、（178 , 178 ), (1 k k+1 k k+1 k k+1
79 , 179 )が接続されている。これらの NANDゲートの一方の入力端子には、正 k k+1
側スィッチ制御信号（14 , 14 )が供給され、他方の入力端子には正側の重み付
k k+1
け選択信号 BP1, BP2, BP3が供給されている。
[0143] 後述するように、正側のスィッチ制御信号（14 , 14 )と正側の重み付け選択信
k k+1
号 BP1, BP2, BP3とに基づいて、各単位スィッチがプログラムされた手順で時間と 共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化 する正側変調型電流源（17 , 17 )が構成されている。
k k+1
[0144] 同様にして、負側電流源アレイ 27を構成する各チャネルの電流源 27 , 27 1は、
k k+ 重み付け値の異なる複数 (この例では 3個）の単位電流源（271 , 271 ), (272 ,
k k+1 k
272 )、（273 , 273 )と、それら単位電流源の出力経路のそれぞれに介在され k+1 k k+1
た単位スィッチ（274， 274 )、 (275 , 275 )、 (276， 276 )とで構成され、
k k+1 k k+1 k k+1
それらの単位スィッチを介して選択された単位電流源の出力電流が加算されて、目 的とする設定電流値が生成される。 [0145] 負側における各チャネルの単位スィッチ（274 , 274 )、 (275 , 275 )、 (276 k k+ 1 k k+ 1
, 276 )のゲート端子に ίま、 NORゲート（277 , 277 )、 (278 , 278 ) , (27 k k+ 1 k k+ 1 k k+ 1
9 , 279 )が接続されている。これらの NORゲートの一方の入力端子には、正側ス k k+ 1
イッチ制御信号 (24 , 24 )が供給され、他方の入力端子には正側の重み付け選 k k+ 1
択信号 BNl , BN2, BN3が供給されている。
[0146] 後述するように、負側のスィッチ制御信号 (24 , 24 )と負側の重み付け選択信 k k+ 1
号 BNl , BN2, BN3とに基づいて、各単位スィッチがプログラムされた手順で時間と 共にオンオフすることで、設定電流値が一定のプロファイルを描いて時間と共に変化 する正側変調型電流源 (27 , 27 )が構成されて 、る。
k k+ 1
[0147] そして、この第 6実施形態にあっては、各チャネルの正側変調型電流源（17 , 17 k k
)同士は、本発明の要部である正側チャネル間共通接続線 5aを介して結ばれると
+ 1
共に、各チャネルの負側変調型電流源 (27 , 27 )同士は、本発明の要部である k k+ 1
負側チャネル間共通接続線 6aを介して結ばれ、これによりチャネル間における均一 な条件による負荷の双極性駆動が保証されて 、る。
[0148] なお、図 10において、符号 70 , 70 が付されているのは、プリチャージ用のアナ k k+ 1
ログスィッチである。このアナログスィッチ（70 , 70 )は一対のスィッチ制御信号（7 k k+ 1
1 , 71 ) , (72 , 72 )でオンオフ制御される。このアナログスィッチ（70， 70 k k+ 1 k k+ 1 k k+ 1
)は、プリチャージ電源 Vxに通ずるプリチャージ電源ライン 8と各チャネルの出力端 子（OUT , OUT )との間に接続されている。そのため、アナログスィッチ（70 , 70 k k+ 1 k
)がオンすることにより、各チャネルの出力端子 (OUT , OUT )は瞬時にプリチ k+ 1 k k+ 1
ヤージ電圧 Vxにプリチャージされる。
[0149] このアナログスィッチ（70 , 70 )は、正側の充電動作の開始直前、並びに、負側 k k+ 1
の充電動作の開始直前に微少時間だけオンする。そのため、各チャネルの出力端 子 (OUT , OUT )の電位は、正側並びに負側の充電開始直前になると所定のプ k k+ 1
リチャージ電圧 Vxにプリセットされ、正側並びに負側ともに同一の電圧から充電が開 始される。プリチャージ用のアナログスィッチ（70 , 70 )は、先に説明した第 3実施 k k+ 1
形態、第 4実施形態においても、採用することができる。
[0150] 加えて、図 10に示される回路 100は、液晶ディスプレイパネルの水平画素列を対 象として設計され、特に、正側並びに負側の変調型電流源（17 , 17 ) , (27 , 27 k k+ 1 k
)は、ガンマカーブ補正の役目を担っている。
k+ 1
[0151] 印加電圧と階調 DATAと電流源出力（変調型電流源出力）との関係が図 12に示さ れている。この例にあって、同図（a)に示されるように、ガンマカーブ曲線は傾きがほ ぼ同一であることに着目した複数の階調区間に分割される。各階調区間のそれぞれ のガンマカーブはそれとほぼ同一の傾き (傾き 1〜7)を有する直線に近似される。そ して、同図（d)に示されるように、変調型電流源の出力電流は、各チャネルの出力端 子 OUT , OUT において、各階調区間の近似直線に相当する充電電圧直線が k k+ 1
得られるように、時間と共にステップ状に変化する。このような電流源出力波形生成 のための制御が、先に説明した正側の重み付け選択信号 BP1, BP2, BP3と負側の 重み付け選択信号 BN1, BN2, BN3によって実現される。
[0152] 同図（c)に示されるように、各チャネルの正側並びに負側の入力用トランジスタスィ ツチ（13 , 13 ) , (23 , 23 )は、与えられた階調データ（DATA)の値に応じた k k+ 1 k k+ 1
期間に限りオン状態となる。これにより、液晶ディスプレイパネルの水平画素列の各 チャネルには、ガンマカーブ補正された駆動電圧が与えられる。
[0153] 本発明のマルチチャネル駆動回路の第 6実施形態の周辺回路が図 11のブロック 図に示されている。図において、 201は lObitデータラッチ、 202は lObitカウンタ、 2 03は lObit比較器、 204はレベル変換回路、 205はメモリ、 206は変化点比較器、 2 07は液晶パネルである。
[0154] この回路の動作を簡単に説明すると次の通りである。 lOBitデータラッチ 201に取 り込まれた階調データは、 lOBit比較器 203において lObitカウンタ 202でカウント される 1024の時間データと比較される。 lOBit比較器 203はデータが一致するまで レベル変換回路 204を介して駆動回路 17 27へ出力を継続する信号を出しつづ ける。レベル変換回路 204は lObit比較器 203と駆動回路 17 , 27のインターフエ ースとして機能し、電圧レベルの変換を担う（IN— Aと IN— Bは、駆動回路の極性選 択を制御する信号として記している）。一方メモリ 205には、液晶パネル 207のガンマ 特性に適合するように 1024の時間のどの期間にどの電流を流す力 (例えば図 10で はカウンタ 202のデータ 00〜04は、単位電流源 173kと単位電流源 172kの加算電 流、カウンタ 202のデータ 05〜10は単位電流源 171kのみの電流にする等）を記憶 させておく。変化点比較器 206では lOBitカウンタ 202のカウントデータに応じてメモ リ 205から電流値データを読み取り、駆動回路 17 , 27へその電流値データを送る（ BP1〜3、 BN1〜3)ことによって、変調型電流源出力を実現する。
[0155] 次に、回路全体を複数の ICチップで構成した場合の構成例が図 13に示されている 。この例では、あるディスプレイパネルのソースドライバ回路として機能するマルチチ ャネル駆動回路の全体を複数の ICチップで構成して!/、る。それら複数の ICチップの うちの 3個の ICチップ 101 , 101 , 101 のみが図示されている。
k- l k k+ 1
[0156] 各 ICチップ 101 , 101 , 101 のそれぞれの内部には、アルミ等の低抵抗金
k- l k k+ 1
属材料で形成してなるチャネル間共通接続線 5が敷設されて ヽる。各チャネル間共 通接続線 5の右側端部は右側端子パッド PDRに導出され、各チャネル間共通接続 線 5の左側端部は左側端子パッド PDLに導出されている。
[0157] ICチップ 101の左側端子パッド PDLと、左側に隣接する ICチップ 101 の右側
k k- l
端子パッド PDRとは適宜な接続導体 50を介して導通状態とされ、 ICチップ 101の
k 右側端子パッド PDRと、右側に隣接する ICチップ 101 の左側端子パッド PDLとは
k+ 1
適宜な接続導体 50を介して導通状態とされる。
[0158] これにより、相隣接する一連の ICチップ内のチャネル間共通接続線 5は一連に接 続されるので、チャネル間のバラツキのみならず、チップ間のバラツキについても、本 発明の作用効果が奏される。
[0159] 次に、本発明のマルチチャネル駆動回路の第 7実施形態 (双極性駆動型の変形例
)が図 14に示されている。なお、図において、図 10を参照して説明した第 6実施形態 と同一構成部分には同符号を付して説明は省略する。
[0160] この第 7実施形態の特徴は、正側並びに負側の変調型電流源を RGB別に異なる 特性で形成すると共に、それらの変調型電流源を RGB別に共通接続する 3本のチヤ ネル間共通接続線を正側、負側のそれぞれにつ 、て設けたことにある。
[0161] すなわち、正負変調型電流源の組（17 , 27 )〜（17 , 27 )のうちで、組（17
k k k+5 k+5 k
, 27 ) , (17 , 27 ) «R (赤色)用、組（17 , 27 ) , (17 , 27 ¾G (緑 k k+3 k+3 k+ 1 k+ 1 k+4 k+4
色)用、組（17 , 27 ) , (17 , 27 )は (緑色)用とされている。
k+ 2 k+2 k+5 k+5 [0162] そして、 R (赤色)用の正側変調型電流源（17 , 17 , · · ·)同士は正側の R用チヤ ネル間共通接続線 5Rを介して共通接続され、 G (緑)用の正側変調型電流源 ( 17 k+1
, 17 , · · ·)同士は正側の G用チャネル間共通接続線 5Gを介して共通接続され、 k+4
B (青)用の正側変調型電流源（17 , 17 , · · ·)同士は正側の B用チャネル間共 k+2 k+5
通接続線 5Bを介して共通接続される。
[0163] また、 R (赤色)用の負側変調型電流源 (27 , 27 , · · ·)同士は負側の R用チヤ k k+3
ネル間共通接続線 6Rを介して共通接続され、 G (緑)用の負側変調型電流源 (27 k+1
, 27 , · · ·)同士は負側の G用チャネル間共通接続線 6Gを介して共通接続され、 k+4
B (青)用の負側変調型電流源 (27 , 27 , · · ·)同士は負側の B用チャネル間共 k+2 k+5
通接続線 6Bを介して共通接続される。
[0164] ここで、図 15に示されるように、 R (赤色)用の変調型電流源、 G (緑)用の変調型電 流源、 B (青)用の変調型電流源は、特性の異なるガンマ補正カーブに対応して形成 されている。
[0165] そのため、この第 7実施形態によれば、 RGB別にガンマ補正を行うことができること に加えて、 R色に属するチャネル間、 G色に属するチャネル間、 B色に属するチヤネ ル間でのバラツキを吸収して、均一な駆動態様を実現することができる。
[0166] このとき、回路 100の全体を複数の ICチップで構成する場合には、図 16に示される ように、隣接する ICチップ 101 , 101 の対応端部に設けられた各接続線（5R, 5 k k+1
G, 5B) , (6R, 6G, 6B)に対応する端子パッド列（PDRl l, PDR12, PDR13, PD R21, PDR22, PDR23) , (PDLl l, PDL12, PDL13, PDL21, PDL22, PDL 23)同士を、適当な接続導体（511, 512, 513, 521, 522, 523)を介して導通させ ればよい。
[0167] 次に、チップ間接続端子のレイアウトが図 17及び図 18に示されている。なお、図 1 7はパッケージが TCP (テープ ·キャリア'パッケージ）又は COF (チップ ·オン ·フィル ム）の場合であり、図 18はパッケージがプラスチック又はセラミックの場合である。
[0168] 図において、 101は LSIチップ、 102はパッケージ、 Tpは正側のチャネル間共通接 続線を外部へ導出するための外部端子、 Τηは負側のチャネル間共通接続線を外部 へ導出するための外部端子、 50ρは相隣接するパッケージ間の端子 Τρ同士を導通 させるための接続導体、 50ηは相隣接するパッケージ間の端子 Tn同士を導通させる ための接続導体である。
[0169] このような構成によれば、ノ ッケージ 102の外部に現れた外部端子 Τρ, Τη同士を 適当な接続導体で結ぶことにより、ノ ッケージ 102内のマルチチャネル駆動回路 (こ の例では双極性駆動型）の正側並びに負側のチャネル間共通接続線同士を一連に 繋、で同一電位とすることができるから、複数の ICチップを一連に接続してマルチチ ャネル駆動回路を構成する場合におけるチャネル間共通接続線同士の配線作業が 容易となる。
[0170] 最後に、本発明に係るマルチチャネル駆動回路 100の幾つかの応用例について、 図 19〜図 21を参照して説明する。
[0171] 本発明のマルチチャネル駆動回路の第 1実施形態の有機 ELパネルへの応用例が 図 19に示されている。図において、一連の有機 EL画素列 {(40 1 ) , (40 1 ), k k+1
(40 1 ), (40 1 )}, {(40 2 ), (40 2 ), (40 2 ), (40 2 )}··· k+2 k+3 k k+1 k+2 k+3 のうちで、走査ドライノ 60内のスィッチ（SW1, SW2, ···)で選択された一連の有機
EL画素列力 本発明で言う負荷アレイに相当する。
[0172] 本発明のマルチチャネル駆動回路の第 3実施形態の TFT液晶パネルへの応用例 が図 20に示されている。図において、符号 2Cが付されているのが 1画素を構成する 液晶素子である。なお、図ではスペースの関係で、プリチャージ用アナログスィッチ 等のプリチャージ回路は省略されている。この例にあっては、一連の水平液晶画素 列を双極性駆動することができる。
[0173] 本発明のマルチチャネル駆動回路の第 5実施形態の変形例の有機 ELパネルへの 応用例が図 21に示されている。図において、符号 40 , 40 が付されているのが、 1 k k+1
画素分の有機 EL素子である。
[0174] この例にあっては、各チャネルの電流源として変調型電流源が採用されていると共 に、各変調型電流源を構成する各重み付け値別の単位電流源（211 , 211 ), (2 k k+1
12 , 212 ), (213， 213 )は、重み付け値が同一のもの同士で、それぞれチヤ k k+1 k k+1
ネル間共通接続線 81, 82, 83を介して共通接続されている。
[0175] そのため、この例によれば、変調型電流源を構成する個々の重み付け値の電流源 について、チャネル間でのバラツキを吸収して、チャネル間で均一な駆動態様を実 現することができる。
産業上の利用可能性
[0176] この発明によれば、半導体製造プロセス等に起因して、電流源を含む各チャネル の回路特性がチャネル間でバラツキを生ずる場合にも、負荷アレイを構成する各チヤ ネルの負荷を全チャネルに亘り均一な条件で駆動可能としたマルチチャネル駆動回 路を提供することができる。このようなマルチチャネル駆動回路は、各種フラットパネ ルディスプレイ（例えば、液晶ディスプレイ、有機 ELディスプレイ等々）の水平画素列 、プリンタヘッドの印字ドット列等のアレイ状負荷の駆動のために応用される。
図面の簡単な説明
[0177] [図 1]本発明のマルチチャネル駆動回路の第 1実施形態 (正極性駆動型)の構成図 である。
[図 2]本発明のマルチチャネル駆動回路の出力特性 (全チャネルオン期間同一）を示 す図である。
[図 3]本発明のマルチチャネル駆動回路の出力特性 (全チャネル別オン期間）を示す 図である。
[図 4]本発明のマルチチャネル駆動回路の電圧平均化作用検証のための回路図で ある。
[図 5]本発明のマルチチャネル駆動回路の電圧平均化作用の説明図である。
[図 6]本発明のマルチチャネル駆動回路の第 2実施形態 (負極性駆動型)の構成図 である。
[図 7]本発明のマルチチャネル駆動回路の第 3実施形態 (双極性駆動型)の構成図 である。
[図 8]本発明のマルチチャネル駆動回路の第 4実施形態 (双極性駆動型の変形例） の構成図である。
[図 9]本発明のマルチチャネル駆動回路の第 5実施形態 (正極性駆動型の変形例） の構成図である。
[図 10]本発明のマルチチャネル駆動回路の第 6実施形態 (双極性駆動型の変形例） の構成図である。
[図 11]本発明のマルチチャネル駆動回路の第 6実施形態の周辺回路を示す図であ る。
[図 12]印加電圧と階調 DATAと電流源出力との関係を示す図である。
[図 13]回路全体を複数の ICチップで構成した場合の例を示す図である。
[図 14]本発明のマルチチャネル駆動回路の第 7実施形態 (双極性駆動型の変形例） の構成図である。
[図 15]階調と印加電圧との関係を RGB毎に示すグラフである。
[図 16]RGB毎に異なるガンマ特性を有する場合におけるチップ間接続の説明図で ある。
[図 17]チップ間接続端子のレイアウトを示す図（パッケージが TCP, COPの場合)で ある。
[図 18]チップ間接続端子のレイアウトを示す図 (パッケージがプラスチック，セラミック の場合)である。
[図 19]本発明のマルチチャネル駆動回路の第 1実施形態の有機 ELパネルへの応用 例を示す図である。
[図 20]本発明のマルチチャネル駆動回路の第 3実施形態の TFT液晶パネルへの応 用例を示す図である。
[図 21]本発明のマルチチャネル駆動回路の第 5実施形態の変形例の有機 ELパネル への応用例を示す図である。
[図 22]従来のマルチチャネル駆動回路の構成図（正極性駆動型)である。
[図 23]従来のマルチチャネル駆動回路の出力特性 (全チャネルオン期間同一）を示 す図である。
符号の説明
1 正側電源ライン
2 負側電源ライン
3 正側バイアス電源ライン
4 負側バイアス電源ライン (正側）チャネル間共通接続線
正側チャネル間共通接続線
〜5 , 5a ~5a
k k+3 k k+3 (正側)チャネル間共通接続線の接続点R, 5G, 5B 正側の RGB別チャネル間共通接続線
(負側）チャネル間共通接続線
a 負側チャネル間共通接続線
〜6 , 6a〜6a (負側）チャネル間共通接続線の接続点 k k+3 k k+3
R， 6G, 6B 負側の RGB別チャネル間共通接続線
放流ライン用のチャネル間共通接続線
プリチャージ電源ライン
0〜10
k+3 要素回路
1 (正側)電流源アレイ
1〜11
k ] (正側）電流源トランジスタ
2〜12 (正側）
k ] 電流阻止用のスィッチトランジスタ
3， 13a (正側)入力用のスィッチアレイ
3〜13 (正側)入力用のスィッチトランジスタ
k+3
4〜14 (正側)スィッチ
k+3 制御信号
5〜15 (正側)バイアス用のスィッチトランジスタ
k+3
6〜16 のスィッチトランジスタ
k+3 (正側）カットオフ用
7 正側変調型電流源アレイ
7 -17 正側
k+3 変調型電流源
8〜18 電流放流用のスィッチトランジスタ
k k+3
9〜19 ダミー負荷用の電流源トランジスタ
k ]
1, 21a (負側）電流源アレイ
21
k+3 (負側)電流源トランジスタ
22 (負側）
k + 3 電流阻止用のスィッチトランジスタ
3 (負側）入力用のスィッチアレイ
3〜23 (負側)入力用のスィッチトランジスタ
k k+3 24 - -24 (負側)スィッチ
k k+3 制御信号
25 - -25 (負側)バイアス用のスィッチトランジスタ
k k+3
26 - -26 (負側）カットオフ用のスィッチトランジスタ
k k+3
27 負側変調型電流源アレイ
27 - -27 側
k k+3 負 変調型電流源
30 バイアス電源回路
37 -37 インバータ
k k+3
40 負荷アレイ
40〜40
k k+3 負荷
47〜47 インバータ
k k+3
50 接続用導体
50η 負側の接続導体
50ρ 正側の接続導体
60 走査ドライバ
61, 62, 63 重み付け値別のチャネル間共通接続線
70 , 70 プリチャージ用アナログスィッチ
k+l
100 マルチチャネル駆動回路
101, 101 , 101， 101 ICチップ
k-1 k k+l
102 パッケージ
171〜171 , 172〜172 , 173〜173
k k+l k k+l k+l 重み付け値別電流源トラン ジスタ
174〜174 , 175〜175 176〜： 176
k+l k+l k+l 重み付け値別電流阻止用の スィッチトランジスタ
177〜177 , 178〜178 179〜179
k+l 重み付け値別の NANDゲ
k+l k+l
ート
271〜271 , 272〜272 , 273〜273
k k+l k k+l k+l 重み付け値別電流源トラン ジスタ
274〜274 , 275〜275 276〜276
k+l k+l k+l 重み付け値別電流阻止用の スィッチトランジスタ
277〜177 , 278〜278 , 279〜279 重み付け値另 Uの NANDゲ k k+ 1 k k+ 1 k k+ 1
ート
511, 512, 513 正側の RGB別接続用導体
521, 522, 523 負側の RGB別接続用導体
BP1〜BP3 正側重み付け値選択信号
BN1〜BN3 負側重み付け値選択信号
111〜111 (正側）電流源トランジスタの設定電流
k k+3
113〜113 負荷電流
k k+3
OUT〜OUT 出力端子
k k+ 3
PDL 左側用接続パッド
PDL21, PDL22, PDL23 負側の左側用接続パッド
PDR 右側用接続パッド
PDR11, PDR12, PDR13 正側の右側用接続パッド
Tp 正側の外部接続端子
Τη 負側の外部接続端子
V〜V 出力端子の電位
k k+3
VBH 正側バイアス電源
VBL 負側バイアス電源
VDD 正側電源
VSS 負側電源
Vx プリチャージ用電源

Claims

請求の範囲
[1] 複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、
複数チャネルのそれぞれに対応する複数の入力スィッチを含む入力スィッチアレイ と、を含み、
電流源アレイを構成する各チャネルの電流源のそれぞれにより、入力スィッチァレ ィを構成する各チャネルの入力スィッチのそれぞれを介して、負荷アレイを構成する 各チャネルの負荷のそれぞれに対して通電を行うマルチチャネル負荷駆動回路であ つて、
電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スィッチアレイを 構成する各チャネルの入力スィッチのそれぞれとを結ぶ各チャネルの電流路のそれ ぞれを互いに導通させるためのチャネル間共通接続線と、
複数チャネルのうちで、入力スィッチがオフ状態にあるチャネルに関しては、そのチ ャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流 阻止手段と、
を具備する、ことを特徴とするマルチチャネル駆動回路。
[2] 電流源アレイが、複数チャネルのそれぞれに対応する複数の正側電流源を含む正 側電流源アレイと、複数チャネルのそれぞれに対応する複数の負側電流源を含む負 側電流源アレイと、を含み、
入力スィッチアレイ力 複数チャネルのそれぞれに対応する複数の正側入カスイツ チを含む正側入力スィッチアレイと、複数チャネルのそれぞれに対応する複数の負 側入力スィッチを含む負側入力スィッチアレイと、を含み、
正側電流源アレイを構成する各チャネルの正側電流源のそれぞれにより、正側入 カスイッチアレイを構成する各チャネルの正側入力スィッチのそれぞれを介して、負 荷アレイを構成する各チャネルの負荷のそれぞれに対して正側通電を行な 、、かつ 負側電流源アレイを構成する各チャネルの負側電流源のそれぞれにより、負側入 カスイッチアレイを構成する各チャネルの負側入力スィッチのそれぞれを介して、負 荷アレイを構成する各チャネルの負荷のそれぞれに対して負側通電を行なうように仕 組まれており、さらに チャネル間共通接続線が、
正側電流源アレイを構成する各チャネルの正側電流源のそれぞれと、正側入カス イッチアレイを構成する各チャネルの正側入力スィッチのそれぞれとを結ぶ各チヤネ ルの電流路のそれぞれを互いに導通させるための正側チャネル間共通接続線と、負 側電流源アレイを構成する各チャネルの負側電流源のそれぞれと、負側入カスイツ チアレイを構成する各チャネルの負側入力スィッチのそれぞれとを結ぶ各チャネル の電流路のそれぞれを互いに導通させるための負側チャネル間共通接続線と、を含 み、
電流阻止手段が、
複数チャネルのうちで、正側入力スィッチがオフ状態にあるチャネルに関しては、そ のチャネルの正側電流源の出力電流がチャネル間共通接続線に流れることを阻止 する正側電流阻止手段と、複数チャネルのうちで、負側入力スィッチがオフ状態にあ るチャネルに関しては、そのチャネルの負側電流源の出力電流がチャネル間共通接 続線に流れることを阻止する負側電流阻止手段と、を含む、
ことを特徴とする請求項 1に記載のマルチチャネル駆動回路。
[3] 負荷アレイを構成する各チャネルの負荷力 RGBのそれぞれに対応する 3個の容 量性画素で構成されており、
電流源アレイを構成する各チャネルの電流源力 R画素ガンマ補正用の電流源と G 画素ガンマ補正用の電流源と B画素ガンマ補正用の電流源とにより構成されており、 さらに
チャネル間共通接続線が、 R画素ガンマ補正用の電流源同士を結ぶ第 1のチヤネ ル間共通接続線と、 G画素ガンマ補正用の電流源同士を結ぶ第 2のチャネル間共通 接続線と、 B画素ガンマ補正用の電流源同士を結ぶ第 3のチャネル間共通接続線と を含んでいる、
ことを特徴とする請求項 1に記載のマルチチャネル駆動回路。
[4] 電流源アレイを構成する各チャネルの電流源力 重み付け値の異なる複数の単位 電流源と、それら単位電流源の出力経路のそれぞれに介在された単位スィッチとで 構成され、それらの単位スィッチを介して選択された単位電流源の出力電流が加算 されて、目的とする設定電流値が生成され、かつ各単位スィッチがプログラムされた 手順で時間と共にオンオフすることで、設定電流値が一定のプロファイルを描 、て時 間と共に変化する変調型電流源が実現され、さらに
チャネル間共通接続線力 重み付け値が同一な単位電流源同士を結ぶ複数本の 重み付け値別のチャネル間共通接続線により構成される、
ことを特徴とする請求項 1に記載のマルチチャネル駆動回路。
[5] 電流阻止手段が、入力スィッチがオフ状態にあるとき、電流源とチャネル間共通接 続線とを結ぶ電流路における通電を遮断するように仕組まれている、ことを特徴とす る請求項 1〜4のいずれかに記載のマルチチャネル駆動回路。
[6] 電流阻止手段が、入力スィッチがオフ状態にあるとき、電流源を不能化するように 仕組まれて 、る、ことを特徴とする請求項 1〜4の 、ずれかに記載のマルチチャネル 駆動回路。
[7] 電流阻止手段が、入力スィッチがオフ状態にあるとき、電流源を流れる電流を入力 スィッチをバイパスさせて放流するように仕組まれて ヽる、ことを特徴とする請求項 1 〜4の 、ずれかに記載のマルチチャネル駆動回路。
[8] 複数チャネルのそれぞれに対応する複数の電流源を含む電流源アレイと、
複数チャネルのそれぞれに対応する複数の負荷接続用の外部端子を含む外部端 子アレイと、
電流源アレイと外部端子アレイとの間に介在され、かつ複数チャネルのそれぞれに 対応する複数の入力スィッチを含む入力スィッチアレイと、
電流源アレイを構成する各チャネルの電流源のそれぞれと、入力スィッチアレイを 構成する各チャネルの入力スィッチのそれぞれとを結ぶ各チャネルの電流路のそれ ぞれを互いに導通させるためのチャネル間共通接続線と、
複数チャネルのうちで、入力スィッチがオフ状態にあるチャネルに関しては、そのチ ャネルの電流源の出力電流がチャネル間共通接続線に流れることを阻止する電流 阻止手段と、を含み、かつ
チャネル間共通接続線は十分に幅広とされ、かつその材質としてはアルミ等の低抵 抗金属材料が使用されている、ことを特徴とするマルチチャネル駆動回路として機能 する半導体集積装置。
マルチチャネル負荷駆動回路を構成する半導体チップは所定のノ ッケージに収容 されており、かつそのパッケージにはチャネル間共通接続線を外部に導出するため の外部端子が設けられて 、る、ことを特徴とする請求項 8に記載の半導体集積装置。
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