JPWO2020065816A1 - 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 - Google Patents
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Abstract
基準信号と比較信号の高低の比較結果を出力する比較回路であって、2つのヒステリシスコンパレータ2A、2Bと、基準信号と比較信号を2つのヒステリシスコンパレータ2A、2Bのそれぞれに入力する入力回路1A、1Bと、2つのヒステリシスコンパレータ2A、2Bに入力される基準信号に、異なるバイアスを加えるバイアス回路3A、3Bと、2つのヒステリシスコンパレータ2A、2Bの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路5と、を備えることにより、比較結果に遅延が生じないようにした比較回路。
Description
本発明は、比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法に関する。
各種の電気、電子回路においては、その処理動作において各種の信号の大きさを比較することが行われており、そのための比較回路を備えている。
このような比較回路の一例として、交流電源のゼロクロス点を検知するためのゼロ点検知回路がある。ゼロ点検知回路は、例えば、位相制御方式によって商用の交流電源の電圧を調整して負荷に供給する交流電力調整器において使用されている。
このような位相制御方式の交流電力調整器における、ゼロクロス点をより正確に検知するための技術が特許文献1によって開示されている。
このような比較回路の一例として、交流電源のゼロクロス点を検知するためのゼロ点検知回路がある。ゼロ点検知回路は、例えば、位相制御方式によって商用の交流電源の電圧を調整して負荷に供給する交流電力調整器において使用されている。
このような位相制御方式の交流電力調整器における、ゼロクロス点をより正確に検知するための技術が特許文献1によって開示されている。
比較回路における信号の比較では、ノイズの影響等によって信号が理想の波形から歪んだ場合においても誤作動をしないようにすることが望ましい。
このようなノイズ対策として、例えばノイズを除去するフィルター回路を設けることが行われる。また、比較回路としてコンパレータを使用する場合には、ヒステリシス付きコンパレータを用いることが行われる。
しかしながら、フィルター回路を設ける場合、フィルター回路によって信号の位相に遅れが生じ、ゼロ点検知回路などにおいてはゼロクロス点の検知が遅れる等の問題がある。位相に遅れが出ないような回路構成とすることも可能であるが、回路が複雑となりコスト増となる問題がある。また、ヒステリシス付きコンパレータを用いる場合においても、ゼロ点検知回路などにおいてゼロクロス点の検知がヒステリシス幅に応じて遅れるという問題がある。
このようなノイズ対策として、例えばノイズを除去するフィルター回路を設けることが行われる。また、比較回路としてコンパレータを使用する場合には、ヒステリシス付きコンパレータを用いることが行われる。
しかしながら、フィルター回路を設ける場合、フィルター回路によって信号の位相に遅れが生じ、ゼロ点検知回路などにおいてはゼロクロス点の検知が遅れる等の問題がある。位相に遅れが出ないような回路構成とすることも可能であるが、回路が複雑となりコスト増となる問題がある。また、ヒステリシス付きコンパレータを用いる場合においても、ゼロ点検知回路などにおいてゼロクロス点の検知がヒステリシス幅に応じて遅れるという問題がある。
本発明は、上記の点に鑑み、信号の大きさを比較する比較回路であって、その比較結果に遅延が生じないようすることが可能であり、且つ、比較的簡易な回路構成の比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法を提供することを目的とする。
(構成1)
基準信号と比較信号の高低の比較結果を出力する比較回路であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路と、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、を備えることを特徴とする比較回路。
基準信号と比較信号の高低の比較結果を出力する比較回路であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路と、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、を備えることを特徴とする比較回路。
(構成2)
一方の前記ヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えることを特徴とする構成1に記載の比較回路。
一方の前記ヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えることを特徴とする構成1に記載の比較回路。
(構成3)
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成2に記載の比較回路。
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成2に記載の比較回路。
(構成4)
基準信号と比較信号の高低の比較結果を出力する比較回路であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるバイアス回路と、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、を備えることを特徴とする比較回路。
基準信号と比較信号の高低の比較結果を出力する比較回路であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるバイアス回路と、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、を備えることを特徴とする比較回路。
(構成5)
一方の前記ヒステリシスコンパレータに入力される比較信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される比較信号にマイナスのバイアスを加えることを特徴とする構成4に記載の比較回路。
一方の前記ヒステリシスコンパレータに入力される比較信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される比較信号にマイナスのバイアスを加えることを特徴とする構成4に記載の比較回路。
(構成6)
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成5に記載の比較回路。
前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする構成5に記載の比較回路。
(構成7)
前記バイアスの絶対値が、前記ヒステリシスコンパレータのヒステリシス幅の略1/2であることを特徴とする構成1から6の何れかに記載の比較回路。
前記バイアスの絶対値が、前記ヒステリシスコンパレータのヒステリシス幅の略1/2であることを特徴とする構成1から6の何れかに記載の比較回路。
(構成8)
構成1から7の何れかに記載の比較回路を用い、前記基準信号をゼロ点とし、前記比較信号を交流電源波形信号とすることで、交流電源波形のゼロ点検知を行うゼロ点検知回路。
構成1から7の何れかに記載の比較回路を用い、前記基準信号をゼロ点とし、前記比較信号を交流電源波形信号とすることで、交流電源波形のゼロ点検知を行うゼロ点検知回路。
(構成9)
構成8に記載のゼロ点検知回路と、出力目標値をトリガ角に変換する出力目標値トリガ角変換部と、前記ゼロ点検知回路によって検知される交流電源波形のゼロクロス点に基づいて、前記トリガ角を出力するトリガ角出力部と、前記トリガ角に基づいてサイリスタを制御するサイリスタ制御部と、を備えることを特徴とする交流電力調整器。
構成8に記載のゼロ点検知回路と、出力目標値をトリガ角に変換する出力目標値トリガ角変換部と、前記ゼロ点検知回路によって検知される交流電源波形のゼロクロス点に基づいて、前記トリガ角を出力するトリガ角出力部と、前記トリガ角に基づいてサイリスタを制御するサイリスタ制御部と、を備えることを特徴とする交流電力調整器。
(構成10)
基準信号と比較信号の高低の比較結果を出力する比較方法であって、2つのヒステリシスコンパレータを用い、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるステップと、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、を備えることを特徴とする信号比較方法。
基準信号と比較信号の高低の比較結果を出力する比較方法であって、2つのヒステリシスコンパレータを用い、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるステップと、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、を備えることを特徴とする信号比較方法。
(構成11)
基準信号と比較信号の高低の比較結果を出力する比較方法であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるステップと、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、を備えることを特徴とする信号比較方法。
基準信号と比較信号の高低の比較結果を出力する比較方法であって、2つのヒステリシスコンパレータと、前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるステップと、前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、を備えることを特徴とする信号比較方法。
本発明の比較回路によれば、比較結果に遅延が生じないようすることが可能な比較回路を、比較的簡易な回路構成にて提供することが出来る。
以下、本発明の実施形態について、図面を参照しながら具体的に説明する。なお、以下の実施形態は、本発明を具体化する際の一形態であって、本発明をその範囲内に限定するものではない。
図1は、本発明に係る実施形態1の交流電力調整器の構成の概略を示すブロック図である。本実施形態の交流電力調整器100は、負荷に対する電力供給の制御を位相制御によって行う交流電力調整器である。より具体的には、交流電力調整器100は、外部装置である調節計(温度調節器)200から入力される目標値に基づいて、開閉器600(例えば、リレーやブレーカーなど)及びヒューズ60を介して交流電源500と接続されるサイリスタ50を制御することで、トランス400の1次側に供給する電力を位相制御によって調整し、被制御対象300のヒータに対する交流電源500からの電力供給の制御を行うものである。
本実施形態では、スイッチング素子としてサイリスタ50が実装されている例を示しているが、これに限るものではなく、例えば、スイッチング素子としてトライアックなどが実装されていてもよい。
本実施形態では、スイッチング素子としてサイリスタ50が実装されている例を示しているが、これに限るものではなく、例えば、スイッチング素子としてトライアックなどが実装されていてもよい。
交流電力調整器100は、交流電源波形のゼロ点検知を行う零点検出部10と、出力目標値をトリガ角に変換する出力目標値トリガ角変換部20と、零点検出部10によって検知される交流電源波形のゼロクロス点に基づいて、トリガ角を出力するトリガ角出力部30と、トリガ角に基づいてサイリスタを制御するサイリスタ制御部40と、点弧角及びゼロクロス点のタイミングで交流電源500から被制御対象300のヒータへの電力供給をスイッチングするサイリスタ50と、ヒューズ60と、を備える。
交流電力調整器100における位相制御方法や、そのための構成については、零点検出部10部分を除き、従来の交流電力調整器と同様であるため、ここでのこれ以上の詳しい説明を省略し、以下主に零点検出部10部分について説明する。
なお、図1では機能ごとに構成を分けて記載しているが、必ずしもハード的にこれらの構成に分かれていることを示すものではなく、例えば、PLC、MCU、マイコン等の周知の汎用デバイスを用いて各構成がソフトウェア的に実装されるものであってもよい。もちろん各構成がハード的に構成されるものであってよく、例えばFPGA等を利用して構成されるものや、ASICなどによって専用のハードとして構成されるもの等であってもよい。
交流電力調整器100における位相制御方法や、そのための構成については、零点検出部10部分を除き、従来の交流電力調整器と同様であるため、ここでのこれ以上の詳しい説明を省略し、以下主に零点検出部10部分について説明する。
なお、図1では機能ごとに構成を分けて記載しているが、必ずしもハード的にこれらの構成に分かれていることを示すものではなく、例えば、PLC、MCU、マイコン等の周知の汎用デバイスを用いて各構成がソフトウェア的に実装されるものであってもよい。もちろん各構成がハード的に構成されるものであってよく、例えばFPGA等を利用して構成されるものや、ASICなどによって専用のハードとして構成されるもの等であってもよい。
図2は、零点検出部10の回路構成(ゼロ点検知回路)を示す図である。
零点検出部(ゼロ点検知回路)10は、2つのヒステリシスコンパレータ2A、2Bと、基準信号(ゼロ点)と比較信号(交流電源波形信号)を、2つのヒステリシスコンパレータ2A、2Bのそれぞれに入力する入力回路1A、1Bと、2つのヒステリシスコンパレータ2A、2Bに入力される基準信号(ゼロ点)に、異なるバイアスを加えるバイアス回路3A、3Bと、2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路であるマイコンユニット5と、マイコンユニット5への入力信号(ヒステリシスコンパレータ2A、2Bからの出力信号)のレベル調節回路4A、4Bと、を備える。
零点検出部(ゼロ点検知回路)10は、2つのヒステリシスコンパレータ2A、2Bと、基準信号(ゼロ点)と比較信号(交流電源波形信号)を、2つのヒステリシスコンパレータ2A、2Bのそれぞれに入力する入力回路1A、1Bと、2つのヒステリシスコンパレータ2A、2Bに入力される基準信号(ゼロ点)に、異なるバイアスを加えるバイアス回路3A、3Bと、2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路であるマイコンユニット5と、マイコンユニット5への入力信号(ヒステリシスコンパレータ2A、2Bからの出力信号)のレベル調節回路4A、4Bと、を備える。
入力回路1A(1B)に備えられる、抵抗R1A、R2A(R1B、R2B)は、交流電源500の振幅を、ヒステリシスコンパレータ2A(2B)への入力として適当なレベルに調節するための分圧回路である(本実施形態では振幅を±4Vに調節)。
ヒステリシスコンパレータ2A(2B)に備えられる抵抗R3A、R4A(R3B、R4B)は、ヒステリシス幅を調整するための分圧回路である。本実施形態では、ヒステリシスコンパレータ2A、2Bのヒステリシス幅は、何れも2Vである。
ヒステリシスコンパレータ2A(2B)に備えられる抵抗R3A、R4A(R3B、R4B)は、ヒステリシス幅を調整するための分圧回路である。本実施形態では、ヒステリシスコンパレータ2A、2Bのヒステリシス幅は、何れも2Vである。
バイアス回路3A(3B)に備えられる抵抗R4A、R5A(R4B、R5B)は、バイアス量を調整するための分圧回路である。
本実施形態においては、バイアス回路3Aは+5Vの電源ラインが接続され、抵抗R4A、R5Aの分圧回路によって、コンパレータAに入力される基準信号(ゼロ点=0V)を+1V分バイアスする。これにより、図4に示されるように、ヒステリシスコンパレータ2Aのヒステリシスの下端がゼロ点=0Vとなり、上端が+2Vとなる。
一方、バイアス回路3Bは−5Vの電源ラインが接続され、抵抗R4B、R5Bの分圧回路によって、コンパレータBに入力される基準信号(ゼロ点=0V)を−1V分バイアスする。これにより、図4に示されるように、ヒステリシスコンパレータ2Bのヒステリシスの下端が−2Vとなり、上端がゼロ点=0Vとなる。
即ち、一方のヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えるものである。また、プラスのバイアスの絶対値と、マイナスのバイアスの絶対値が略同一であり、バイアスの絶対値が、ヒステリシスコンパレータのヒステリシス幅の略1/2である。
本実施形態においては、バイアス回路3Aは+5Vの電源ラインが接続され、抵抗R4A、R5Aの分圧回路によって、コンパレータAに入力される基準信号(ゼロ点=0V)を+1V分バイアスする。これにより、図4に示されるように、ヒステリシスコンパレータ2Aのヒステリシスの下端がゼロ点=0Vとなり、上端が+2Vとなる。
一方、バイアス回路3Bは−5Vの電源ラインが接続され、抵抗R4B、R5Bの分圧回路によって、コンパレータBに入力される基準信号(ゼロ点=0V)を−1V分バイアスする。これにより、図4に示されるように、ヒステリシスコンパレータ2Bのヒステリシスの下端が−2Vとなり、上端がゼロ点=0Vとなる。
即ち、一方のヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えるものである。また、プラスのバイアスの絶対値と、マイナスのバイアスの絶対値が略同一であり、バイアスの絶対値が、ヒステリシスコンパレータのヒステリシス幅の略1/2である。
レベル調節回路4A(4B)は、+5Vの電源ラインが接続され、抵抗R6A、R7A(R6B、R7B)の分圧回路によって、マイコンユニット5への入力信号(ヒステリシスコンパレータ2A、2Bからの出力信号)のレベルを適当な値に調節する(本実施形態ではHigh=5V、Low=0Vに調節する)。
次に、上述した構成の回路によってヒステリシスコンパレータ2A、2Bからの入力を受けるマイコンユニット5の処理動作について、図3のフローチャートを参照しつつ説明する。
ステップ301〜304の処理は、交流電源500のゼロクロス点検知を行う間において繰り返し動作するループ処理である。
ステップ301では、ヒステリシスコンパレータ2Aからの信号がLowからHighに変化したか否かを監視し、LowからHighに変化した場合には、ステップ303へと移行する。ステップ303では、出力端子6からの出力をLowからHighに反転させる。
ステップ302では、ヒステリシスコンパレータ2Bからの信号がHighからLowに変化したか否かを監視し、HighからLowに変化した場合には、ステップ304へと移行する。ステップ304では、出力端子6からの出力をHighからLowに反転させる。
上記の処理を繰り返すことにより、交流電源500のゼロクロス点において遅延無くHighとLowが反転する信号が出力端子6から出力される。
ステップ301〜304の処理は、交流電源500のゼロクロス点検知を行う間において繰り返し動作するループ処理である。
ステップ301では、ヒステリシスコンパレータ2Aからの信号がLowからHighに変化したか否かを監視し、LowからHighに変化した場合には、ステップ303へと移行する。ステップ303では、出力端子6からの出力をLowからHighに反転させる。
ステップ302では、ヒステリシスコンパレータ2Bからの信号がHighからLowに変化したか否かを監視し、HighからLowに変化した場合には、ステップ304へと移行する。ステップ304では、出力端子6からの出力をHighからLowに反転させる。
上記の処理を繰り返すことにより、交流電源500のゼロクロス点において遅延無くHighとLowが反転する信号が出力端子6から出力される。
図4は、零点検出部(ゼロ点検知回路)10の動作を説明するための説明図である。
図4の上側には交流電源500の波形と、ヒステリシスコンパレータ2A、2Bのそれぞれのヒステリシスを図示し、下側にはヒステリシスコンパレータ2A、2Bのそれぞれの出力波形と、マイコンユニット5(出力端子6)からの出力波形を示している。
図4の上側には交流電源500の波形と、ヒステリシスコンパレータ2A、2Bのそれぞれのヒステリシスを図示し、下側にはヒステリシスコンパレータ2A、2Bのそれぞれの出力波形と、マイコンユニット5(出力端子6)からの出力波形を示している。
図4に示されるように、ヒステリシスコンパレータ2Aではヒステリシスの上端が+2Vである一方、ヒステリシスの下端がゼロ点=0Vである。従って、ヒステリシスコンパレータ2Aの出力波形としては、交流電源500の波形がヒステリシスの上端側である+2Vを越える際にHigh/Lowが切り替わり、交流電源500の波形がヒステリシスの下端側である0Vを下回る際にLow/Highが切り替わる。よって、ヒステリシスの下端側である0Vを下回る際においては、ゼロクロス点を遅延無く表す。
一方、ヒステリシスコンパレータ2Bではヒステリシスの上端がゼロ点=0Vである一方、ヒステリシスの下端が−2Vである。従って、ヒステリシスコンパレータ2Bの出力波形としては、交流電源500の波形がヒステリシスの上端側である0Vを越える際にHigh/Lowが切り替わり、交流電源500の波形がヒステリシスの下端側である−2Vを下回る際にLow/Highが切り替わる。よって、ヒステリシスの上端側である0Vを越える際においては、ゼロクロス点を遅延無く表す。
マイコンユニット5では、前述した図3の処理により、ヒステリシスコンパレータ2Aにおける交流電源500の波形がヒステリシスの下端側である0Vを下回る際のLow/Highの切り替わりと、ヒステリシスコンパレータ2Bにおける、交流電源500の波形がヒステリシスの上端側である0Vを越える際のHigh/Lowの切り替わりに基づいて、HighとLowを切り替える信号を出力端子6から出力する。
従って、出力端子6から出力は、交流電源500のゼロクロス点を遅延無く表す波形となる。
一方、ヒステリシスコンパレータ2Bではヒステリシスの上端がゼロ点=0Vである一方、ヒステリシスの下端が−2Vである。従って、ヒステリシスコンパレータ2Bの出力波形としては、交流電源500の波形がヒステリシスの上端側である0Vを越える際にHigh/Lowが切り替わり、交流電源500の波形がヒステリシスの下端側である−2Vを下回る際にLow/Highが切り替わる。よって、ヒステリシスの上端側である0Vを越える際においては、ゼロクロス点を遅延無く表す。
マイコンユニット5では、前述した図3の処理により、ヒステリシスコンパレータ2Aにおける交流電源500の波形がヒステリシスの下端側である0Vを下回る際のLow/Highの切り替わりと、ヒステリシスコンパレータ2Bにおける、交流電源500の波形がヒステリシスの上端側である0Vを越える際のHigh/Lowの切り替わりに基づいて、HighとLowを切り替える信号を出力端子6から出力する。
従って、出力端子6から出力は、交流電源500のゼロクロス点を遅延無く表す波形となる。
以上のごとく、本実施形態の交流電力調整器100における零点検出部(ゼロ点検知回路)10によれば、交流電源500のゼロクロス点を遅延無く検知することができる。また、ゼロクロス点を遅延無く検知することができ、且つ、ノイズの影響を低減することができる回路を、比較的簡易な回路構成にて実現することができる。
図5は、従来の交流電力調整器100において、交流電源のゼロクロス点の測定に一定の遅延があることが原因となって生じる問題を説明するための図である。
図5(a)に示されるように、交流電源の電源波形が通常の波形である場合には、ゼロクロス点の測定に一定の遅延が生じる回路構成であっても、その遅延時間分を差し引いて処理を行えば問題はない。即ち、トリガ点の発呼タイミングを、ゼロ点検知の遅延時間を加味した上で、n−1回目のゼロ点を検知した時点から算出すれば問題ない。
しかしながら、例えば三相の交流電源の一相において、他の相の電力供給の影響によって電源波形の位相が一時的に進んでしまう現象が起きる場合がある。
このように電源波形の位相が進んだ状況を示しているのが図5(b)である。
図5(b)では、トリガ点を図5(a)と同じタイミングとしているが、電源波形の位相が進んだ結果、図5(b)ではトリガ点よりゼロクロス点が先に到来している。装置としては、位相が進んでいるか否かの判別ができず、図5(a)と同様に、n−1回目のゼロ点を検知した時点からゼロ点検知の遅延時間を加味した上でトリガ点を定めているからである。
その結果、本来小さな電力供給とすべきところで、大きな電力供給となってしまうことが起こり得る。このような過大な出力となってしまうと、トランスの磁気飽和によって過大な突入電流が流れ、ヒューズが切れたり、トランスの破損を起こしてしまう問題が発生する場合がある。
交流電源のゼロクロス点の測定に一定の遅延が生じてしまう場合、図5(b)のような瞬間的な位相のズレを、トリガ点の到来前に検知することが難しい状況が生じるため、上記のような問題に対処することが難しいものである。
これに対し、本実施形態の交流電力調整器100における零点検出部(ゼロ点検知回路)10によれば、前述のごとく、交流電源500のゼロクロス点を遅延無く検知することができるため、上記のような問題に対処することも可能となるものである。
図5(a)に示されるように、交流電源の電源波形が通常の波形である場合には、ゼロクロス点の測定に一定の遅延が生じる回路構成であっても、その遅延時間分を差し引いて処理を行えば問題はない。即ち、トリガ点の発呼タイミングを、ゼロ点検知の遅延時間を加味した上で、n−1回目のゼロ点を検知した時点から算出すれば問題ない。
しかしながら、例えば三相の交流電源の一相において、他の相の電力供給の影響によって電源波形の位相が一時的に進んでしまう現象が起きる場合がある。
このように電源波形の位相が進んだ状況を示しているのが図5(b)である。
図5(b)では、トリガ点を図5(a)と同じタイミングとしているが、電源波形の位相が進んだ結果、図5(b)ではトリガ点よりゼロクロス点が先に到来している。装置としては、位相が進んでいるか否かの判別ができず、図5(a)と同様に、n−1回目のゼロ点を検知した時点からゼロ点検知の遅延時間を加味した上でトリガ点を定めているからである。
その結果、本来小さな電力供給とすべきところで、大きな電力供給となってしまうことが起こり得る。このような過大な出力となってしまうと、トランスの磁気飽和によって過大な突入電流が流れ、ヒューズが切れたり、トランスの破損を起こしてしまう問題が発生する場合がある。
交流電源のゼロクロス点の測定に一定の遅延が生じてしまう場合、図5(b)のような瞬間的な位相のズレを、トリガ点の到来前に検知することが難しい状況が生じるため、上記のような問題に対処することが難しいものである。
これに対し、本実施形態の交流電力調整器100における零点検出部(ゼロ点検知回路)10によれば、前述のごとく、交流電源500のゼロクロス点を遅延無く検知することができるため、上記のような問題に対処することも可能となるものである。
なお、本実施形態では、図4に示されるように、ヒステリシスコンパレータ2A(2B)の出力信号が、交流電源500の波形がヒステリシスの上端側を越える際にHighからLowに切り替わり、交流電源500の波形がヒステリシスの下端側を下回る際にLowからHighに切り替わるものであり、マイコンユニット5では、ヒステリシスコンパレータ2AにおけるLowからHighの切り替わりに応じて出力信号をLowからHighとし、ヒステリシスコンパレータ2BにおけるHighからLowの切り替わりに応じて出力信号をHighからLowに切り替えるものを例としているが、各信号におけるHighかLowかの違いは、適宜変更できるものである。即ち、例えば図4の下側における各出力波形のHighとLowを反転するものであってよい(全て反転するものや、何れかの出力波形のみ反転するもの等、任意の組み合わせが可能である)。
本実施形態では、交流電力調整器におけるゼロ点検知回路を例として説明したが、本発明をこれに限るものではなく、基準信号と比較信号の高低の比較結果を出力する比較回路、信号比較方法として広く利用することができる。
即ち、図6に示したように、2つのヒステリシスコンパレータを有するコンパレータ回路12と、基準信号と比較信号が入力される入力端子111、112を備え(何れの端子に基準信号を入力するかは任意)、2つのヒステリシスコンパレータのそれぞれに基準信号と比較信号を入力する入力回路11と、2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路13と、2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路15と、を備える比較回路により、任意の信号を比較することができる。
なお、本実施形態では、出力回路がマイコンユニット5上でソフト的に構成されるものを例としたが、出力回路を専用回路等によってハード的に構成するものとしてもよい。
即ち、図6に示したように、2つのヒステリシスコンパレータを有するコンパレータ回路12と、基準信号と比較信号が入力される入力端子111、112を備え(何れの端子に基準信号を入力するかは任意)、2つのヒステリシスコンパレータのそれぞれに基準信号と比較信号を入力する入力回路11と、2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路13と、2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路15と、を備える比較回路により、任意の信号を比較することができる。
なお、本実施形態では、出力回路がマイコンユニット5上でソフト的に構成されるものを例としたが、出力回路を専用回路等によってハード的に構成するものとしてもよい。
本実施形態では、基準信号にバイアスを加えるものを例としているが、比較信号に対してバイアスを加えるものであってもよい。
また、本実施形態では、一方のヒステリシスコンパレータに入力される信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される信号にマイナスのバイアスを加え、プラスとマイナスのバイアスの絶対値が略同一、且つバイアスがヒステリシス幅の略1/2であるものを例としたが、本発明をこれに限るものではなく、プラスとマイナスのバイアスの絶対値が異なるものや、双方のヒステリシスコンパレータに入力される信号にプラス(若しくはマイナス)のバイアスを加えるもの等としてもよい。
加えて、本実施形態では、上記構成により、一方のヒステリシスコンパレータのヒステリシスの上端と、他方のヒステリシスコンパレータのヒステリシスの下端が同一になるようにしているが、双方のヒステリシスの一部の領域が重なるものや、双方のヒステリシスの間に間隔ができるようなものであってもよい。
上記した点は、比較したい信号やその目的に応じて適宜選択すればよいものである。
例えば、図7には、実施形態と同様のゼロ点検知回路において、双方のヒステリシスの間に間隔ができるようにした場合を示した。同図から理解されるように、ゼロ点の上下に間隔をあけて双方のヒステリシスが位置するようにすることで、実際のゼロクロス点よりも早い時点が検知される(High/Lowの出力が反転される)ものとなる。用途によっては、実際のゼロクロス点よりも少し早い時点を検知したいということもあり得、そのような要請に応えることができるものである。
また、本実施形態では、一方のヒステリシスコンパレータに入力される信号にプラスのバイアスを加え、他方のヒステリシスコンパレータに入力される信号にマイナスのバイアスを加え、プラスとマイナスのバイアスの絶対値が略同一、且つバイアスがヒステリシス幅の略1/2であるものを例としたが、本発明をこれに限るものではなく、プラスとマイナスのバイアスの絶対値が異なるものや、双方のヒステリシスコンパレータに入力される信号にプラス(若しくはマイナス)のバイアスを加えるもの等としてもよい。
加えて、本実施形態では、上記構成により、一方のヒステリシスコンパレータのヒステリシスの上端と、他方のヒステリシスコンパレータのヒステリシスの下端が同一になるようにしているが、双方のヒステリシスの一部の領域が重なるものや、双方のヒステリシスの間に間隔ができるようなものであってもよい。
上記した点は、比較したい信号やその目的に応じて適宜選択すればよいものである。
例えば、図7には、実施形態と同様のゼロ点検知回路において、双方のヒステリシスの間に間隔ができるようにした場合を示した。同図から理解されるように、ゼロ点の上下に間隔をあけて双方のヒステリシスが位置するようにすることで、実際のゼロクロス点よりも早い時点が検知される(High/Lowの出力が反転される)ものとなる。用途によっては、実際のゼロクロス点よりも少し早い時点を検知したいということもあり得、そのような要請に応えることができるものである。
100...交流電力調整器
10...零点検出部(ゼロ点検知回路、比較回路)
1A、1B...入力回路
2A、2B...ヒステリシスコンパレータ
3A、3B...バイアス回路
5...マイコンユニット(出力回路)
20...出力目標値トリガ角変換部
30...トリガ角出力部
40...サイリスタ制御部
50...サイリスタ
10...零点検出部(ゼロ点検知回路、比較回路)
1A、1B...入力回路
2A、2B...ヒステリシスコンパレータ
3A、3B...バイアス回路
5...マイコンユニット(出力回路)
20...出力目標値トリガ角変換部
30...トリガ角出力部
40...サイリスタ制御部
50...サイリスタ
Claims (11)
- 基準信号と比較信号の高低の比較結果を出力する比較回路であって、
2つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、
前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるバイアス回路と、
前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、
を備えることを特徴とする比較回路。 - 一方の前記ヒステリシスコンパレータに入力される基準信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される基準信号にマイナスのバイアスを加えることを特徴とする請求項1に記載の比較回路。
- 前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする請求項2に記載の比較回路。
- 基準信号と比較信号の高低の比較結果を出力する比較回路であって、
2つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力する入力回路と、
前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるバイアス回路と、
前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させる出力回路と、
を備えることを特徴とする比較回路。 - 一方の前記ヒステリシスコンパレータに入力される比較信号にプラスのバイアスを加え、他方の前記ヒステリシスコンパレータに入力される比較信号にマイナスのバイアスを加えることを特徴とする請求項4に記載の比較回路。
- 前記プラスのバイアスの絶対値と、前記マイナスのバイアスの絶対値が略同一であることを特徴とする請求項5に記載の比較回路。
- 前記バイアスの絶対値が、前記ヒステリシスコンパレータのヒステリシス幅の略1/2であることを特徴とする請求項1から6の何れかに記載の比較回路。
- 請求項1から7の何れかに記載の比較回路を用い、前記基準信号をゼロ点とし、前記比較信号を交流電源波形信号とすることで、交流電源波形のゼロ点検知を行うゼロ点検知回路。
- 請求項8に記載のゼロ点検知回路と、
出力目標値をトリガ角に変換する出力目標値トリガ角変換部と、
前記ゼロ点検知回路によって検知される交流電源波形のゼロ点に基づいて、前記トリガ角を出力するトリガ角出力部と、
前記トリガ角に基づいてサイリスタを制御するサイリスタ制御部と、
を備えることを特徴とする交流電力調整器。 - 基準信号と比較信号の高低の比較結果を出力する比較方法であって、
2つのヒステリシスコンパレータを用い、
前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、
前記2つのヒステリシスコンパレータに入力される基準信号に、異なるバイアスを加えるステップと、
前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、
を備えることを特徴とする信号比較方法。 - 基準信号と比較信号の高低の比較結果を出力する比較方法であって、
2つのヒステリシスコンパレータと、
前記基準信号と比較信号を、前記2つのヒステリシスコンパレータのそれぞれに入力するステップと、
前記2つのヒステリシスコンパレータに入力される比較信号に、異なるバイアスを加えるステップと、
前記2つのヒステリシスコンパレータの一方のヒステリシスコンパレータのHighからLowへの出力反転に基づき、出力信号をHighからLow若しくはLowからHighに反転させ、他方のヒステリシスコンパレータのLowからHighへの出力反転に基づき、出力信号をLowからHigh若しくはHighからLowに反転させるステップと、
を備えることを特徴とする信号比較方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/035897 WO2020065816A1 (ja) | 2018-09-27 | 2018-09-27 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2020065816A1 true JPWO2020065816A1 (ja) | 2021-08-30 |
Family
ID=69951277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020547709A Pending JPWO2020065816A1 (ja) | 2018-09-27 | 2018-09-27 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2020065816A1 (ja) |
WO (1) | WO2020065816A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117081555B (zh) * | 2023-09-06 | 2024-05-07 | 南京微盟电子有限公司 | 高可靠性上电复位电路 |
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Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
2018
- 2018-09-27 JP JP2020547709A patent/JPWO2020065816A1/ja active Pending
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JP2011061337A (ja) * | 2009-09-08 | 2011-03-24 | Ricoh Co Ltd | ヒステリシスコンパレータ |
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Publication number | Publication date |
---|---|
WO2020065816A1 (ja) | 2020-04-02 |
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