JP5522465B2

JP5522465B2 - 包絡線増幅器

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Inventors: 悠里本多; 裕之高橋
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Description

本発明は、包絡線増幅器に係り、特に、無線用の変調信号におけるエンベロープ（包絡線）信号を増幅する増幅器に係る。

近年、無線通信のデータ量の増加に伴い、高いデータレートの通信規格が採用されている。例えば、通信規格として、ＷＣＤＭＡ（Wideband Code Division Multiple Access）、ＨＳＵＰＡ（High Speed Uplink Packet Access）、ＷＬＡＮ（Wireless LAN）、ＬＴＥ(Long Term Evolution)などが挙げられ、これらの通信規格に用いられる変調方式における変調信号は、そのエンベロープ（包絡線）が一定ではない。一定でないエンベロープを持つ変調信号は、平均電力と最大電力の差、ＰＡＲあるいはＰＡＰＲ（ＰｅａｋｔｏＡｖｅｒａｇｅ（Ｐｏｗｅｒ）Ｒａｔｉｏ）が大きい。この変調信号を増幅する増幅器（ＲＦＰＡ：ＲａｄｉｏＦｒｅｑｕｅｎｃｙＰｏｗｅｒＡｍｐｌｉｆｉｅｒ）には、最大電力時でもその出力歪が所望の規格を満たすように高い線形性が求められる。この結果、増幅器は、高い線形性をもつ一方で、最大電力でない場合、例えば平均電力においてその電力効率が下がってしまう。このような線形性と効率とは、トレードオフの関係にあった。

このトレードオフ関係を打破するための手法として、増幅器の電源電圧を変調信号のエンベロープ信号に応じて変動させる方法が知られている（例えば特許文献１、２参照）。

図１８は、特許文献２の図４に記載された包絡線増幅器の回路図である。エンベロープアンプ（包絡線増幅器）１０２は、リニアアンプ１０６と、リニアアンプ１０６の出力端子に一端が接続された抵抗１１４（Ｒｓｅｎｓｅ）と、抵抗１１４の両端の電位を入力電圧とする比較器１０８と、比較器１０８の出力を入力とするスイッチングアンプ１１０とから構成され、スイッチングアンプ１１０の出力と抵抗１１４の他端とが接続される。

エンベロープアンプ１０２は、エンベロープ入力信号Ｖｅｎｖに比例した電流Ｉｏｕｔを増幅器１０４（ＲＦＰＡ）に供給する。増幅器１０４は、入力変調信号ＲＦｉｎのエンベロープ電圧に応じてその電源電圧Ｖｏｕｔが制御されることで、電力効率が改善される。

エンベロープアンプ１０２は、エンベロープ信号Ｖｅｎｖに対して以下のように動作する。ボルテージフォロア構成のリニアアンプ１０６は、Ｖｅｎｖに応じた出力電圧ＯＰｏｕｔを生成し、抵抗１１４を介して出力電圧Ｖｏｕｔを出力する。比較器１０８は、抵抗１１４の両端の電位を入力して比較する。スイッチングアンプ１１０は、比較器１０８が出力する比較結果に応じた出力であるＶｏｕｔを出力する。

このような構成において、リニアアンプ１０６の出力電流Ｉｓｅｎｓｅがある一定値を超えると、抵抗１１４の両端の電位差が大きくなる。比較器１０８のヒステリシス電圧をＶｈｙｓとすれば、ＯＰｏｕｔ−Ｖｏｕｔ＞Ｖｈｙｓになると、比較器１０８の出力はＬｏｗレベルとなり、スイッチング素子１１２の出力はＨｉｇｈレベルとなる。スイッチング素子１１２の出力電圧は、インダクタ１２８を介して出力電圧Ｖｏｕｔに接続されることで、スイッチング電流Ｉｓｗは、以下の式のように徐々に増加していく。
Ｌ・ｄＩｓｗ／ｄｔ＝Ｖｓｗ−Ｖｏｕｔ

スイッチング電流Ｉｓｗが増加すると、ＯＰｏｕｔ＜Ｖｏｕｔとなり、リニアアンプ１０６には、今度はスイッチングアンプ１１０からの電流Ｉｓｗの一部が流れ込む。Ｖｏｕｔ−Ｏｐｏｕｔ＞Ｖｈｙｓとなると、比較器１０８の出力はＨｉｇｈレベルとなる。スイッチング素子１１２の出力は、Ｌｏｗレベルとなり、スイッチング電流Ｉｓｗは徐々に減少していく。

抵抗１１４、比較器１０８、スイッチングアンプ１１０から構成される上記のような回路は、理想的には効率１００％の動作である。そして、スイッチング電流Ｉｓｗに対してリニアアンプ１０６の出力電流Ｉｓｅｎｓｅを充分小さくすることで、エンベロープアンプ１０２は、高効率で動作する。

ここで、例えば、ＰＷＭ型ＤＣＤＣコンバータ回路でこのエンベロープアンプを実現した場合、その出力は増幅器１０４の電源電圧として接続されるため、スイッチングノイズが問題となり、内部スイッチング周波数を低く設定しなければならない。このため出力に接続されるローパスフィルタのカットオフ周波数も低くなり、これによりエンベロープ信号Ｖｅｎｖの周波数が制限されてしまう。

一方、図１８で示すリニアアンプ１０６とスイッチングアンプ１１０とを接続する構成であれば、スイッチング素子１１２から発生される内部スイッチング周波数によるスイッチングノイズは、リニアアンプ１０６により吸収される。この場合、スイッチング素子１１２と出力端子Ｖｏｕｔの間には、インダクタ１２８のみが接続され、エンベロープ信号Ｖｅｎｖの周波数が制限されることはない。

上記のように、リニアアンプ１０６は、入力電圧を比例倍した出力を発生させるだけでなく、スイッチングアンプ１１０からのスイッチングノイズを吸収する役割も担っている。この場合、リニアアンプ１０６と出力電圧Ｖｏｕｔとの間に接続される抵抗値は、充分低くしなければならない。しかしながら、図１８の回路をＣＭＯＳ回路などで実現しようとする場合、抵抗１１４の抵抗値を、精度を保ったまま充分低くすることは困難であって、プロセスばらつきによる影響を強く受けてしまう。

そこで、特許文献２の図５に記載された包絡線増幅器では、図１９に示すように、リニアアンプ２０６の出力段２１４を２つに分けている。電圧源２２４、２２６によりＡＢ級動作をする出力段を構成するＰｃｈＭＯＳトランジスタ（以下、単にＰＭＯＳと略す）２１６、２１８は、それぞれのゲートが接続されており、同じく出力段を構成するＮｃｈＭＯＳトランジスタ（以下、単にＮＭＯＳと略す）２２０、２２２もそれぞれのゲートが接続されている。ここで、ＰＭＯＳ２１６とＮＭＯＳ２２０からなる第１の出力段（出力部）の出力電圧ＶｏｕｔＡと、ＰＭＯＳ２１８とＮＭＯＳ２２２からなる第２の出力段（出力部）の出力電圧Ｖｏｕｔとは、ほとんど同じ値である。したがって、ＰＭＯＳ２１８とＮＭＯＳ２２２からなる出力段の出力電流ＩｍａｉｎとＰＭＯＳ２１６とＮＭＯＳ２２０からなる出力段の出力電流Ｉｓｅｎｓｅとの関係は、出力段ＭＯＳトランジスタのサイズ比ｎによって決まり、Ｉｍａｉｎ＝ｎ・Ｉｓｅｎｓｅとなる。

このような構成の包絡線増幅器２０２において、図１８において抵抗１１４の抵抗値を、例えば０．０１ｏｈｍとしたい場合、図１９では、Ｉｓｅｎｓｅの電流をＩｍａｉｎの１０００分の１とすることで、抵抗２２７の抵抗値は、１０ｏｈｍで良いことになる。したがって、ＣＭＯＳ回路で実現しやすく、且つスイッチングアンプ２１０のスイッチングノイズを取り除くリニアアンプ２０６との間には抵抗が入らないことで、図１８に示す回路構成に比べて高性能化することが可能となる。

特表２００３−５３３１１６号公報米国特許出願公開第２００９／０２８９７２０号明細書

以下の分析は本発明において与えられる。

図１９のような回路構成によれば、抵抗２２７が微小な抵抗値で無ければならないという制約を回避することができる。

ところで、図１９の比較器２０８の動作を考えると、比較器２０８に入力される抵抗２２７の両端の電圧は、エンベロープアンプ２０２の入力信号に応じて、ＧＮＤからＶｓｕｐｐｌｙの範囲で変化する。

次に、エンベロープアンプ２０２の入力信号であるＶｏｕｔＡ、Ｖｏｕｔ等の波形をシミュレーションによって求めた例を説明する。図２０（ａ）は、入力信号としてＤＣ０．５Ｖを入力した時のリニアアンプ２０６のメイン出力電流Ｉｍａｉｎとセンス電流Ｉｓｅｎｓｅを示す。Ｉｓｅｎｓｅは、Ｉｍａｉｎに対して、Ｉｍａｉｎ＝ｎ・Ｉｓｅｎｓｅとなっていることが分かる。図２０（ｂ）は、この時のリニアアンプ２０６のセンス電流パス側の出力電圧ＶｏｕｔＡとメイン電流パス側の出力電圧Ｖｏｕｔ、及び比較器２０８の出力電圧Ｖｃｏｕｔを示す。比較器２０８は、ヒステリシス電圧２００ｍＶ程度であるので、Ｖｃｏｕｔは、ＶｏｕｔＡ＞Ｖｏｕｔ＋０．２ＶでＨｉｇｈレベルとなり、ＶｏｕｔＡ＜Ｖｏｕｔ−０．２ＶでＬｏｗレベルとなり、ＶｏｕｔＡ、Ｖｏｕｔの平均電圧は、入力電圧とほぼ等しいことが分かる。

図２１（ａ）は、入力信号としてＤＣ２．５Ｖを入れた時のリニアアンプ２０６のメイン出力電流Ｉｍａｉｎとセンス電流Ｉｓｅｎｓｅを示す。図２０（ａ）の時と同じく、Ｉｓｅｎｓｅは、Ｉｍａｉｎに対して、Ｉｍａｉｎ＝ｎ・Ｉｓｅｎｓｅとなっていることが分かる。また、図２１（ｂ）は、この時のリニアアンプ２０６のセンス電流パス側の出力電圧ＶｏｕｔＡとメイン電流パス側の出力電圧Ｖｏｕｔ、及び比較器２０８の出力電圧Ｖｃｏｕｔを示す。ＶｏｕｔＡとＶｏｕｔの平均電圧は、図２０（ｂ）と同じく入力電圧とほぼ等しいことが分かる。

このようなＶｏｕｔＡ、Ｖｏｕｔを入力信号とする比較器２０８は、ＧＮＤからＶｓｕｐｐｌｙまでの範囲において安定したヒステリシス電圧を保証し、比較器２０８、スイッチングアンプ２１０および抵抗２２７からなる内部ループにおける内部発振周波数で動作しなければならない。これを満足させるには、比較器２０８は、広い入力動作範囲を保証するようにＰＭＯＳ入力回路とＮＭＯＳ入力回路の並列構成による入力段、すなわちレイルトゥーレイル構成のような入力段を有することで実現可能となる。

しかしながら、レイルトゥーレイル構成のような入力段を有する比較器は、ＮＭＯＳ入力回路とＰＭＯＳ入力回路とが必要であり、回路が複雑となる。また、ＮＭＯＳ入力回路とＰＭＯＳ入力回路のそれぞれに電流源が必要となり、単一の導電型トランジスタによる構成の入力段で構成した比較器と同じ応答速度にするためには、２つの定電流源によって消費電流が約２倍になってしまう。

本発明の１つのアスペクト（側面）に係る包絡線増幅器は、入力される包絡線信号の振幅に応じて第１の電流を出力する第１の出力部と、第１の電流の電流値に比例し、第１の電流の電流値よりも絶対値が大きな電流値である第２の電流を出力する第２の出力部と、を有する増幅器と、第１の電流の電流値を判断する比較部と、比較部の判断結果に応じて断続される電流をインダクタを介し第２の電流と加算して出力端から出力する出力部と、を備え、第１の電流を出力部に供給することなく終端するように構成する。

本発明の他のアスペクト（側面）に係る包絡線増幅器は、入力される包絡線信号の振幅に応じて出力電流を出力する増幅器と、出力電流の電流値を判断する比較部と、比較部の判断結果に応じて断続される電流をインダクタを介し出力電流と加算して出力端から出力する出力部と、包絡線信号における低周波帯域部分と比較部の判断結果に応じて２値化される信号の低周波帯域部分との差分を求める演算部と、を備え、演算部は、差分に応じて増幅器、比較部、出力部の少なくとも一つにおける入出力特性を制御する。

本発明によれば、回路構成が簡素化され、消費電流が削減される。

本発明の第１の実施例に係る包絡線増幅器の回路図である。本発明の第１の実施例に係る比較器の回路図の一例である。本発明の第１の実施例に係る包絡線増幅器における各部のタイミングチャート（１）である。本発明の第１の実施例に係る包絡線増幅器における各部のタイミングチャート（２）である。本発明の第２の実施例に係る包絡線増幅器の回路図である。本発明の第３の実施例に係る包絡線増幅器の回路図である。本発明の第４の実施例に係る包絡線増幅器の回路図である。本発明の第４の実施例に係る包絡線増幅器における各部のタイミングチャート（１）である。本発明の第４の実施例に係る包絡線増幅器における各部のタイミングチャート（２）である。本発明の第５の実施例に係る包絡線増幅器の回路図である。本発明の第５の実施例に係るリニアアンプの回路図の一例である。本発明の第５の実施例に係る比較器の回路図の一例である。本発明の第５の実施例に係る比較器の回路図の他の例である。本発明の第５の実施例に係るスイッチングアンプの回路図の一例である。本発明の第５の実施例に係る包絡線増幅器における各部のタイミングチャート（１）である。本発明の第５の実施例に係る包絡線増幅器における各部のタイミングチャート（２）である。本発明のスイッチングアンプにおける変形例を示す回路図である。従来の第１の包絡線増幅器の回路図である。従来の第２の包絡線増幅器の回路図である。従来の第２の包絡線増幅器における各部のタイミングチャート（１）である。従来の第２の包絡線増幅器における各部のタイミングチャート（２）である。

本発明の実施形態に係る包絡線増幅器は、入力される包絡線信号の振幅に応じて第１の電流（図１のＩｓｅｎｓｅ）を出力する第１の出力部（図１の２１６、２２０が相当）と、第１の電流の電流値に比例し、第１の電流の電流値よりも絶対値が大きな電流値である第２の電流（図１のＩｍａｉｎ）を出力する第２の出力部（図１の２１８、２２２が相当）と、を有する増幅器（図１の２０６が相当）と、第１の電流の電流値を判断する比較部（図１の２０８ａが相当）と、比較部の判断結果に応じて断続される電流をインダクタ（図１の２２８が相当）を介し第２の電流と加算して出力端から出力する出力部（図１の２１０と電流加算機能が相当）と、を備え、第１の電流を出力部に供給することなく終端するように構成する。

包絡線増幅器において、比較部において第１の電流を終端するようにしてもよい。

包絡線増幅器において、比較部は、第１の電流の電流値が一の方向に所定の閾値を上回ったか、他の方向に所定の閾値を下回ったかを判断結果として出力するようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１および第２の入力端子間に接続される抵抗素子（図６の２２７）と、を備え、第１の入力端子に第１の電流が供給され、第２の入力端子に所定のバイアス電圧（図６のＶｂ）が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１および第２の入力端子間に接続される第１の抵抗素子（図５の２２７）と、第１の電源と第２の入力端子間に接続される第２の抵抗素子（図５の２３１）と、第２の電源と第２の入力端子間に接続される第３の抵抗素子（図５の２３２）と、を備え、第１の入力端子に第１の電流が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１の電源と第１の入力端子間に接続される第１の抵抗素子（図１の２４１）と、第２の電源と第１の入力端子間に接続される第２の抵抗素子（図１の２４２）と、第１の電源と第２の入力端子間に接続される第３の抵抗素子（図１の２４３）と、第２の電源と第２の入力端子間に接続される第４の抵抗素子（図１の２４４）と、を備え、第１の入力端子に第１の電流が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１の入力端子に一端が接続される第１の終端回路（図７の２５２、２５４）と、第２の入力端子に一端が接続される第２の終端回路（図７の２５３、２５５）と、を備え、第１の入力端子に一の方向の第１の電流が供給され、第２の入力端子に他の方向の第１の電流が供給されるようにしてもよい。

包絡線増幅器において、第１および第２の終端回路は、抵抗素子およびダイオードの直列回路でそれぞれ構成されるようにしてもよい。

以上のような包絡線増幅器によれば、第１の電流は、出力部に供給されることなく終端されるので、第１の電流の電流値を判断する比較部の入力電圧の変動幅が狭い。したがって、比較部の入力段をレイルトゥーレイル構成のような回路構成とする必要が無く、単一の導電型トランジスタによる構成の入力段とすることができ、比較部における回路構成が簡素化され、消費電流が削減される。

また、本発明の他の実施形態に係る包絡線増幅器は、入力される包絡線信号の振幅に応じて出力電流を出力する増幅器（図１０の２０６ｂ）と、出力電流の電流値を判断する比較部（図１０の２０８ｂ）と、比較部の判断結果に応じて断続される電流をインダクタ（図１０の２２８a）を介し出力電流と加算して出力端から出力する出力部（図１０の２１０ａと電流加算機能が相当）と、包絡線信号における低周波帯域部分と比較部の判断結果に応じて２値化される信号の低周波帯域部分との差分を求める演算部（図１０の２６２）と、を備え、演算部は、差分に応じて増幅器、比較部、出力部の少なくとも一つにおける入出力特性を制御する。

包絡線増幅器において、増幅器は、差分に応じて増幅器における電源電流の電流値を制御するようにしてもよい。

包絡線増幅器において、比較部は、差分に応じて比較部における電源電流の電流値を制御するようにしてもよい。

包絡線増幅器において、出力部は、差分に応じてインダクタのインダクタンスを制御するようにしてもよい。

包絡線増幅器において、増幅器は、出力電流として、第１の電流と、第１の電流の電流値に比例して第１の電流の電流値よりも絶対値が大きな電流値である第２の電流と、を出力し、比較部は、第１の電流の電流値を判断し、出力部は、比較部の判断結果に応じて断続される電流をインダクタを介し第２の電流と加算して出力端から出力し、第１の電流を出力部に供給することなく終端するように構成するようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１および第２の入力端子間に接続される抵抗素子と、を備え、第１の入力端子に第１の電流が供給され、第２の入力端子に所定のバイアス電圧が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１および第２の入力端子間に接続される第１の抵抗素子と、第１の電源と第２の入力端子間に接続される第２の抵抗素子と、第２の電源と第２の入力端子間に接続される第３の抵抗素子と、を備え、第１の入力端子に第１の電流が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１の電源と第１の入力端子間に接続される第１の抵抗素子と、第２の電源と第１の入力端子間に接続される第２の抵抗素子と、第１の電源と第２の入力端子間に接続される第３の抵抗素子と、第２の電源と第２の入力端子間に接続される第４の抵抗素子と、を備え、第１の入力端子に第１の電流が供給されるようにしてもよい。

包絡線増幅器において、比較部は、比較対象とされる２つの電圧を入力する第１および第２の入力端子と、第１の入力端子に一端が接続される第１の終端回路と、第２の入力端子に一端が接続される第２の終端回路と、を備え、第１の入力端子に一の方向の第１の電流が供給され、第２の入力端子に他の方向の第１の電流が供給されるようにしてもよい。

以上のような他の形態の包絡線増幅器によれば、出力部の負荷側インピーダンスが高くなった場合の効率を改善すると共に、負荷側インピーダンスの変動による内部発振周波数の変動を抑えることが出来る。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る包絡線増幅器の回路図である。図１において、図１９と同一の符号は同一物を表し、その説明を省略する。図１の包絡線増幅器２０２ａは、図１９の包絡線増幅器２０２に対し、レイルトゥーレイル構成の入力段を有する比較器２０８の代わりに単一の導電型トランジスタ構成の入力段を有する比較器２０８ａを備える。また、抵抗２２７を廃し、比較器２０８ａの第１の入力端子である接続点Ｐ１を抵抗２４１、２４２のそれぞれの一端に接続する点が異なる。さらに、比較器２０８ａの第２の入力端子である接続点Ｐ２を抵抗２４３、２４４のそれぞれの一端に接続する点が異なる。抵抗２４１、２４３のそれぞれの他端は、Ｖｓｕｐｐｌｙに接続され、抵抗２４２、２４４のそれぞれの他端は、ＧＮＤに接続される。

包絡線増幅器２０２ａは、図１９と同様に、ボルテージフォロア接続されたリニアアンプ２０６が入力信号Ｖｅｎｖに応じた出力電圧Ｖｏｕｔを生成すると共に、リニアアンプ２０６の出力段を２つに分離し、差動回路２１２の出力端子と接続される電圧源２２４、２２６よってＡＢ級動作するＰＭＯＳ２１８、ＮＭＯＳ２２２のドレインを出力端子Ｖｏｕｔと接続し、出力段ＰＭＯＳ２１８、ＮＭＯＳ２２２とそれぞれミラー構成をなすＰＭＯＳ２１６、ＮＭＯＳ２２０のドレインを出力端子ＶｏｕｔＡと接続する。

出力端子ＶｏｕｔＡは、電源ＶｓｕｐｐｌｙとＧＮＤ間に接続された抵抗２４１および抵抗２４２の接点に接続され、比較器２０８ａは、この接点と、抵抗２４１および抵抗２４２と同じ抵抗比に設定した抵抗２４３および抵抗２４４の接点とを比較入力とする。

ＰＭＯＳ２１６とＮＭＯＳ２２０のドレイン電圧は、図１９の回路の場合とは異なり、ＰＭＯＳ２１８とＮＭＯＳ２２２のドレイン電圧と異なる。しかし、ドレイン電圧が異なることによる電流変化は微小であり、回路動作に大きく影響を与えることはない。比較器２０８ａの出力は、Ｈｉｇｈレベル、Ｌｏｗレベルの２値となりスイッチングアンプ２１０に入力され、スイッチングアンプ２１０の出力は、出力端子Ｖｏｕｔと接続される。

図２は、比較器２０８ａの回路図の一例である。比較器２０８ａは、ＰＭＯＳ９００、９０２、９０４、９０６、９０８、９１０、ＮＭＯＳ９１２、９１４、９１６、９２０、定電流源９１８を備える。ＮＭＯＳ９１４、９１６は、それぞれのゲートを比較入力となる入力端子ＶｉｎＭ、ＶｉｎＰに接続し、ソースを共通に定電流源９１８を介して接地する差動対を構成する。

ソースを電源Ｖｓｕｐｐｌｙに接続し、ダイオード接続されたＰＭＯＳ９０２は、ドレインを、ＰＭＯＳ９００のゲート、ＰＭＯＳ９０４のドレイン、ＰＭＯＳ９０６のゲート、ＮＭＯＳ９１４のドレインに接続する。ソースを電源Ｖｓｕｐｐｌｙに接続し、ダイオード接続されたＰＭＯＳ９０８は、ドレインを、ＰＭＯＳ９１０のゲート、ＰＭＯＳ９０６のドレイン、ＰＭＯＳ９０４のゲート、ＮＭＯＳ９１６のドレインに接続する。ＰＭＯＳ９００は、ソースを電源Ｖｓｕｐｐｌｙに接続し、ドレインをＮＭＯＳ９１２のドレインおよびゲート、ＮＭＯＳ９２０のゲートに接続する。ＮＭＯＳ９１２のソース、ＮＭＯＳ９２０のソースは、接地される。ＰＭＯＳ９１０は、ソースを電源Ｖｓｕｐｐｌｙに接続し、ドレインをＮＭＯＳ９２０のドレインおよび出力端子Ｖｃｏｕｔに接続する。

以上のような構成の比較器２０８ａは、比較動作に関してヒステリシス電圧を有する比較器であって、入力端子ＶｉｎＭ、ＶｉｎＰの電圧を比較し、比較結果を出力端子Ｖｃｏｕｔから出力する。比較器２０８ａは、スイッチングＭＯＳ２２５を駆動するに際して駆動能力が不足する場合、ＰＭＯＳ９１０、ＮＭＯＳ９２０のサイズを大きくしたり、不図示のバッファを設けてバッファを介してスイッチングＭＯＳ２２５のゲートを駆動するようにしてもよい。

包絡線増幅器２０２ａの基本的な動作は、図１９の場合と同様である。ボルテージフォロア接続されたリニアアンプ２０６は、入力信号Ｖｅｎｖと同じ信号を出力端子ＶｏｕｔＡ、Ｖｏｕｔに出力する。電源立ち上がり時、比較器２０８ａの出力電圧はＨｉｇｈレベルとなっており、スイッチングＭＯＳ２２５の出力端子Ｖｓｗは０Ｖとなっている。したがって、出力端子Ｖｏｕｔへの電流供給は、専らリニアアンプ２０６から行われる。リニアアンプ２０６から出力端子への電流Ｉｍａｉｎが大きくなると、それに比例した電流がリニアアンプ２０６の出力端子ＶｏｕｔＡから流れ、抵抗２４２の電位差が持ち上がる。このため、電圧ＶｏｕｔＡは、抵抗２４１と２４２の分圧比で決められる初期電圧よりも高くなる。

さらに、電圧ＶｏｕｔＡが、ＶｏｕｔＡが抵抗２４３と抵抗２４４の分圧比で決められる電位に比較器２０８ａのヒステリシス電圧を加えたものよりも高くなると、比較器２０８ａの出力電圧Ｖｃｏｕｔは、Ｌｏｗレベルとなる。この結果、スイッチングＭＯＳ２２５がオンして出力端子Ｖｓｗの電圧がＨｉｇｈレベルとなる。これによりインダクタ２２８を介して流れる電流Ｉｓｗが徐々に大きくなる。負荷電流Ｉｏｕｔが一定であるとして、Ｉｏｕｔ＝Ｉｓｗ＋Ｉｍａｉｎの関係から、リニアアンプ２０６からの電流Ｉｍａｉｎは、徐々に小さくなる。電流Ｉｍａｉｎが負になると、リニアアンプ２０６のセンス電流Ｉｓｅｎｓｅも同様に負になり、ＶｏｕｔＡの電圧は、抵抗２４１と２４２の分圧比で決められる初期電圧よりも低くなる。

ＶｏｕｔＡが抵抗２４３と抵抗２４４の分圧比で決められる電位に比較器２０８ａのヒステリシス電圧を引いたものよりも小さくなると、今度は比較器２０８ａの出力がＨｉｇｈレベルとなり、スイッチングＭＯＳ２２５がオフする。これにより、インダクタ２２８を流れる電流Ｉｓｗは徐々に減っていく。電流Ｉｓｗが徐々に小さくなることで、リニアアンプ２０６からの電流Ｉｍａｉｎは徐々に増加し、ＶｏｕｔＡから流れるセンス電流Ｉｓｅｎｓｅも大きくなる。そして、ＶｏｕｔＡの電圧は、抵抗２４１と２４２の分圧比で決められる初期電圧よりも大きくなり、比較器２０８ａの出力はＬｏｗレベルとなる。

上記の動作をシミュレーションによって示した各部のタイミングチャートを図３、図４に示す。図３（ａ）は、入力信号としてＤＣ０．５Ｖを入れた時のリニアアンプ２０６のＰＭＯＳ２１８、ＮＭＯＳ２２２からなる出力段から供給されるメイン電流Ｉｍａｉｎと、メイン電流Ｉｍａｉｎのカレントミラー電流であるＩｓｅｎｓｅに対応するＩＲ１、ＩＲ２とを示す。ＩＲ１、ＩＲ２の振幅は、Ｉｍａｉｎに対して、Ｉｍａｉｎ＝ｎ・Ｉｓｅｎｓｅとなっていることが分かる。

図３（ｂ）は、入力信号としてＤＣ０．５Ｖを入れた時の比較器２０８ａの出力電圧Ｖｃｏｕｔと抵抗２４１、２４２の分圧電圧ＶｏｕｔＡ、及び抵抗２４３、２４４の分圧電圧ＶｏｕｔＢを示す。ＶｏｕｔＢは、一定であるのに対して、ＶｏｕｔＡは、Ｉｍａｉｎ電流の増減に応じて電圧が変わっている。比較器２０８ａのヒステリシス電圧をＶｈｙｓとすれば、ＶｏｕｔＡ＝ＶｏｕｔＢ＋ＶｈｙｓでＶｃｏｕｔはＬｏｗレベルとなり、ＶｏｕｔＡ＝ＶｏｕｔＢ−ＶｈｙｓでＶｃｏｕｔは、Ｈｉｇｈレベルとなっていることが分かる。

図４（ａ）は、入力信号としてＤＣ２．５Ｖを入れた時のリニアアンプ２０６のＰＭＯＳ２１８、ＮＭＯＳ２２２からなる出力段から供給されるメイン電流Ｉｍａｉｎと、メイン電流Ｉｍａｉｎのカレントミラー電流であるＩｓｅｎｓｅに対応するＩＲ１、ＩＲ２とを示す。図３（ａ）と同様に、電流ＩＲ１、ＩＲ２の振幅は、Ｉｍａｉｎに対してＩｍａｉｎ＝ｎ・Ｉｓｅｎｓｅとなっていることが分かる。

図４（ｂ）は、入力信号としてＤＣ２．５Ｖを入れた時の比較器２０８の出力電圧Ｖｃｏｕｔと抵抗２４１、２４２の分圧電圧ＶｏｕｔＡ、及び抵抗２４３、２４４の分圧電圧ＶｏｕｔＢを示す。図３（ｂ）と同様、ＶｏｕｔＡ＝ＶｏｕｔＢ＋Ｖｈｙｓになると比較器２０８ａの出力電圧ＶｃｏｕｔがＬｏｗレベルに、ＶｏｕＡ＝ＶｏｕｔＢ−Ｖｈｙｓになると比較器２０８ａの出力電圧Ｖｃｏｕｔは、Ｈｉｇｈレベルになることが分かる。よって、比較器２０８ａの動作自体は、図１９の場合とほとんど変わることなく、比較器２０８ａの入力信号のＤＣレベルをほとんど一定とすることができる。

リニアアンプ２０６、抵抗２４１〜２４４、比較器２０８ａ、スイッチングアンプ２１０からなるループは、上記のように動作を繰り返す。このような動作によって、エンベロープアンプ２０２ａの駆動電流、すなわち増幅器２０４の電源電流となるＩｏｕｔの大部分をスイッチングアンプ２１０から供給し、残りをリニアアンプ２０６から供給することで、高効率なアンプを実現することが出来る。また、スイッチングアンプ２１０から出るスイッチングノイズは、リニアアンプ２０６に流れることで、スイッチングノイズも低減される。

以上のような包絡線増幅器によれば、比較器２０８ａの入力電圧の平均値は、エンベロープアンプ２０２ａの入力信号Ｖｅｎｖによらずほとんど一定となる。したがって、比較器２０８ａを図２に示すような単一の導電型トランジスタによる入力段による構成として簡単化することが出来、また、比較器２０８ａの消費電流を低減することができる。

図５は、本発明の第２の実施例に係る包絡線増幅器の回路図である。図５において、図１と同一の符号は同一物を表し、その説明を省略する。図５の包絡線増幅器２０２ｂは、図１の包絡線増幅器２０２ａに対し、抵抗２４１、２４２を廃し、比較器２０８ａの第１、第２の入力端子である接続点Ｐ１、Ｐ２間に抵抗２２７を備える点が異なる。なお、抵抗２３１、２３２は、それぞれ図１の抵抗２４３、２４４と同一に接続される。

このような構成の包絡線増幅器２０２ｂは、第１の実施例の包絡線増幅器２０２ａと同様に動作し、比較器２０８ａの回路構成を簡単化することができ、比較器２０８ａにおける消費電流を低減することができる。また、ＶｓｕｐｐｌｙからＧＮＤに電流を流す図１の抵抗２４１、２４２が存在しないので、さらに消費電流を低減することができる。

図６は、本発明の第３の実施例に係る包絡線増幅器の回路図である。図６において、図５と同一の符号は同一物を表し、その説明を省略する。図６の包絡線増幅器２０２ｃは、図５の包絡線増幅器２０２ｂに対し、抵抗２４３、２４４を廃し、比較器２０８ａの第２の入力端子である接続点Ｐ２をバイアス電圧Ｖｂに接続する点が異なる。なお、バイアス電圧Ｖｂは、図１の接点Ｐ２の電圧に相当する。

このような構成の包絡線増幅器２０２ｃは、第１の実施例の包絡線増幅器２０２ａと同様に動作し、比較器２０８ａの回路構成を簡単化することができ、比較器２０８ａにおける消費電流を低減することができる。また、ＶｓｕｐｐｌｙからＧＮＤに電流を流す図１の抵抗２４１〜２４４が存在しないので、さらに消費電流を低減することができる。

図７は、本発明の第４の実施例に係る包絡線増幅器の回路図である。図７において、図１と同一の符号は同一物を表し、その説明を省略する。図７の包絡線増幅器２０２ｄは、図１の包絡線増幅器２０２ａに対し、抵抗２４１〜２４４を廃し、リニアアンプ２０６に代えてリニアアンプ２０６ａを備え、比較器２０８ａの第１、第２の入力端子をリニアアンプ２０６ａに接続する点が異なる。

リニアアンプ２０６ａは、図１のリニアアンプ２０６と出力段２１４の構成が異なり、出力段２１４ａには、ＰＭＯＳ２５０、２５１、抵抗２５２、２５３、ダイオード２５４、２５５を備える。

ＰＭＯＳ２１６は、ＰＭＯＳ２１８とゲート、ソースをそれぞれ共通接続し、ドレインに抵抗２５２、ダイオード２５４の直列接続回路を接続する。ＮＭＯＳ２２０は、ＮＭＯＳ２２２とゲート、ソースをそれぞれ共通接続し、ドレインにＰＭＯＳ２５０のゲートおよびドレイン、ＰＭＯＳ２５１のゲートを接続する。ＰＭＯＳ２５１は、ＰＭＯＳ２５０とゲート、ソースをそれぞれ共通接続し、ドレインに抵抗２５３、ダイオード２５５の直列接続回路を接続する。比較器２０８ａは、ＰＭＯＳ２１６のドレインとＰＭＯＳ２５１のドレインの２つをそれぞれの入力端子に接続する。ここで、ダイオード２５４、２５５は、順方向電圧による電位調整として機能する。また、ＰＭＯＳ２５０、２５１は、同一サイズとする。

図１の場合と同様に、出力端子Ｖｏｕｔに接続されたリニアアンプ２０６ａの出力段から供給するメイン電流Ｉｍａｉｎに対して、例えば、メイン電流Ｉｍａｉｎがリニアアンプ２０６ａの出力段から流れ出す場合（Ｉｍａｉｎ≧０）、その電流はＰＭＯＳ２１８を介して流れる。ＰＭＯＳ２１６は、ＰＭＯＳ２１８とカレントミラーを構成するので、ＰＭＯＳ２１６に流れる電流ＩｓｅｎｓｅＰは、Ｉｍａｉｎに比例した電流となる。この電流ＩｓｅｎｓｅＰが終端回路となる抵抗２５２、ダイオード２５４の直列接続回路に流れることでＰＭＯＳ２１６のドレイン電圧ＶｏｕｔＡが定まり、Ｉｍａｉｎに比例してＶｏｕｔＡは増加する。

メイン電流Ｉｍａｉｎがリニアアンプ２０６ａの出力段に流れ込む場合（Ｉｍａｉｎ≦０）、その電流はＮＭＯＳ２２２を介して流れる。ＮＭＯＳ２２０は、ＮＭＯＳ２２２とカレントミラーを構成するので、ＮＭＯＳ２２０に流れる電流ＩｓｅｎｓｅＭは、Ｉｍａｉｎに比例した電流となる。ＮＭＯＳ２２０に流れる電流ＩｓｅｎｓｅＭは、ＮＭＯＳ２２０のドレインに接続されたＰＭＯＳ２５０、２５１のカレントミラー構成により、ＰＭＯＳ２５１に折り返される。この電流ＩｓｅｎｓｅＭが終端回路となる抵抗２５３、ダイオード２５５の直列接続回路に流れることでＰＭＯＳ２５１のドレイン電圧ＶｏｕｔＢが定まり、Ｉｍａｉｎに比例してＶｏｕｔＢは増加する。

また、ＶｏｕｔＡ、ＶｏｕｔＢの初期値は、リニアアンプ２０６ａの出力段であるＰＭＯＳ２１８、ＮＭＯＳ２２２に流れる定常電流のカレントミラー電流がＰＭＯＳ２１６、ＮＭＯＳ２２０に流れることで、ＰＭＯＳ２１６に流れる電流ＩｓｅｎｓｅＰとＰＭＯＳ２５１に流れる電流ＩｓｅｎｓｅＭとは等しくなり、これらの電流が抵抗２５２、ダイオード２５４の直列接続回路、及び抵抗２５３、ダイオード２５５の直列接続回路に流れることで決まる。

上記のような回路構成によれば、リニアアンプ２０６ａの出力段のＰＭＯＳ２１８、ＮＭＯＳ２２２の出力電流Ｉｍａｉｎに応じて、比較器２０８ａの入力電圧ＶｏｕｔＡ、ＶｏｕｔＢが変化することで図１と同じ動作となる。

また、この時、ＰＭＯＳ２１６、ＮＭＯＳ２２０、ＰＭＯＳ２５０、２５１、抵抗２５２、２５３、ダイオード２５４、２５５で構成される回路に流れる定常電流は、ＰＭＯＳ２１８、ＮＭＯＳ２２２の定常電流のカレントミラー電流であり、図１と比較して、消費電流を低減することが可能となる。

上記の動作をシミュレーションによって示した各部のタイミングチャートを図８、図９に示す。図８（ａ）は、入力信号としてＤＣ０．５Ｖを入れた時のリニアアンプ２０６のメイン電流Ｉｍａｉｎと、ＰＭＯＳ２１６に流れるセンス電流ＩｓｅｎｓｅＰ、ＰＭＯＳ２５１に流れるセンス電流ＩｓｅｎｓｅＭを示す。電流Ｉｍａｉｎが増加すると、電流ＩｓｅｎｓｅＰが増加し、電流ＩｓｅｎｓｅＭは減少していることが分かる。

図８（ｂ）は、入力信号としてＤＣ０．５Ｖを入れた時の比較器２０８ａの出力電圧Ｖｃｏｕｔと、比較器２０８ａの入力電圧ＶｏｕｔＡ、ＶｏｕｔＢを示す。比較器２０８ａのヒステリシス電圧をＶｈｙｓとし、ＶｏｕｔＡ＝ＶｏｕｔＢ＋Ｖｈｙｓになると、比較器２０８ａの出力Ｖｃｏｕｔは、Ｈｉｇｈレベルになり、スイッチングアンプ２１０の出力もＨｉｇｈレベルとなる。したがって、リニアアンプ２０６ａの出力電流Ｉｍａｉｎは徐々に減り、電流ＩｓｅｎｓｅＰが減り、電流ＩｓｅｎｓｅＭが増え、ＶｏｕｔＡが減少し、ＶｏｕｔＢが増加する。

ＶｏｕｔＡ＝ＶｏｕｔＢ−Ｖｈｙｓとなると、ＶｃｏｕｔはＬｏｗレベルになり、スイッチングアンプ２１０の出力もＬｏｗレベルとなる。したがって、リニアアンプ２０６ａの出力電流Ｉｍａｉｎは徐々に増え、電流ＩｓｅｎｓｅＰが増え、電流ＩｓｅｎｓｅＭが減ることになり、ＶｏｕｔＡが増加し、ＶｏｕｔＢは減少する。ＶｏｕｔＡ＝ＶｏｕｔＢ＋Ｖｈｙｓとなると、ＶｃｏｕｔはＨｉｇｈレベルとなる。以上の動作を繰り返すことになる。

図９（ａ）は、入力信号としてＤＣ２．５Ｖを入れた時のリニアアンプ２０６ａのメイン電流Ｉｍａｉｎと、ＰＭＯＳ２１６に流れるセンス電流ＩｓｅｎｓｅＰ、ＰＭＯＳ２５１に流れるセンス電流ＩｓｅｎｓｅＭを示す。図８（ａ）は、と同様に、リニアアンプ２０６ａの出力電流Ｉｍａｉｎが増加すると電流ＩｓｅｎｓｅＰが増加し、電流ＩｓｅｎｓｅＭは減少していることが分かる。図８（ｂ）は、入力信号としてＤＣ２．５Ｖを入れた時の比較器２０８ａの出力電圧Ｖｃｏｕｔと、比較器２０８ａの入力電圧ＶｏｕｔＡ、ＶｏｕｔＢを示す。

以上のように包絡線増幅器２０２ｄによれば、実施例１と比較して、消費電流を低減することが可能となる。

図１８に示すエンベロープアンプ１０２における回路の消費電流に係るものとしては、リニアアンプ１０６の内部消費電流、比較器１０８の消費電流、スイッチング動作によるスイッチングアンプ１１０のスイッチングロスが挙げられる。

ここで、エンベロープアンプ１０２の出力電圧Ｖｏｕｔのリップル電圧Ｖｏｕｔ＿ｒｉｐｐｌｅについて考える。リニアアンプ１０６の出力インピーダンスをＺｏｕｔとし、出力端子Ｖｏｕｔから見た増幅器１０４のインピーダンスをＲＬｏａｄとし、スイッチングアンプ１１０内のインダクタ１２８を通るスイッチング電流Ｉｓｗのリップル電流をＩｓｗ＿ｒｉｐｐｌｅとすれば、リップル電圧Ｖｏｕｔ＿ｒｉｐｐｌｅは、以下の式で表すことができる。
Ｖｏｕｔ＿ｒｉｐｐｌｅ＝Ｉｓｗ＿ｒｉｐｐｌｅ・（Ｚｏｕｔ‖ＲＬｏａｄ）
Ｚｏｕｔ＝Ｒｏｕｔ／（１＋βＡ）
ただし、Ｒｏｕｔ：リニアアンプ１０６の出力段の出力インピーダンス、β：フィードバック定数、Ａ：ゲイン

上記の式から、出力電圧Ｖｏｕｔのリップルを低減するためには、Ｉｓｗ＿ｒｉｐｐｌｅを低減するか、リニアアンプ１０６の出力インピーダンスを低減すれば良いことが分かる。

Ｉｓｗ＿ｒｉｐｐｌｅを低減させるには、リニアアンプ１０６、比較器１０８、スイッチングアンプ１１０からなる内部ループでの内部発振周波数を増加させる必要がある。また、リニアアンプ１０６の出力インピーダンスを低減するには、リニアアンプ１０６の出力段の素子サイズを増大するかゲインを増加する必要がある。

まず、内部発振周波数を増加させた場合、スイッチングアンプ１１０におけるスイッチングロスが増加することは自明である。他方、リニアアンプ１０６の出力段素子のサイズを増大すると、リニアアンプ１０６の帯域が狭まってしまうため、出力段素子のサイズの増大には限界がある。また、リニアアンプ１０６のゲインを増加するにはリニアアンプ１０６の内部消費電流を増加させる必要がある。いずれの場合であっても消費電流が増加するため、消費電流と出力電圧のリップルは、トレードオフの関係にある。

ここで、エンベロープアンプ１０２の出力端子Ｖｏｕｔから見た増幅器１０４のインピーダンスＲｌｏａｄが変化することを考えると、出力電圧のリップルを満たすにはこのインピーダンスＲｌｏａｄが最も小さい時に合わせてエンベロープアンプ１０２を設計しなければならない。この場合、出力端子Ｖｏｕｔから見た増幅器１０４のインピーダンスＲｌｏａｄが高くなると、エンベロープアンプ１０２の効率が落ちる。また、出力端子Ｖｏｕｔから見た増幅器１０４のインピーダンスＲｌｏａｄが高くなった場合、リニアアンプ１０６、比較器１０８、スイッチングアンプ１１０からなる内部ループでの内部発振周波数が変動する。

本発明の第５の実施例は、このような課題を解決する為の包絡線増幅器（エンベロープアンプ）である。ここでは、図１をベースとしてその変形部分について説明するが、図５〜図７、図１７、図１９をベースとし、これらに対しても適用可能である。

図１０は、本発明の第５の実施例に係る包絡線増幅器の回路図である。図１０において、図１と同一の符号は同一物を表し、その説明を省略する。図１０の包絡線増幅器２０２ｅは、図１の包絡線増幅器２０２ａに対し、制御回路２６０を備え、リニアアンプ２０６、比較器２０８ａ、スイッチングアンプ２１０のそれぞれに代えてリニアアンプ２０６ｂ、比較器２０８ｂ、スイッチングアンプ２１０ａを備える。制御回路２６０は、演算回路２６２、ローパスフィルタ２６４、２６６を備える。

ローパスフィルタ２６４は、エンベロープアンプ２０２ｅの入力信号Ｖｅｎｖを入力して高周波分を除去してＤＣ電圧を得て演算回路２６２に出力する。ローパスフィルタ２６６は、比較器２０８ａの出力Ｖｃｏｕｔを入力して高周波分を除去してＤＣ電圧を得て演算回路２６２に出力する。演算回路２６２は、これら２つのＤＣ電圧を入力して差分を求め、出力電圧Ｖａｄｊを、リニアアンプ２０６ｂ、比較器２０８ｂ、スイッチングアンプ２１０ａの制御端子に出力する。

図１１は、リニアアンプ２０６ｂの回路図の一例である。リニアアンプ２０６ｂは、図１のリニアアンプ２０６に対して、差動回路２１２に代えて差動回路２１２ａを備える。差動回路２１２ａは、電源端子をＶｓｕｐｐｌｙに接続し、ＧＮＤ端子を、演算回路２６２の出力電圧Ｖａｄｊによる電流調整機能を有する定電流源２７２を介して接地する。

図１２は、比較器２０８ｂの回路図の一例である。図１２において、図２と同一の符号は、同一物を表し、その説明を省略する。比較器２０８ｂは、図２の比較器２０８ａにおける定電流源９１８に代えて演算回路２６２の出力電圧Ｖａｄｊによる電流調整機能を有する定電流源９１８ａを備える。

図１３は、比較器２０８ｃの回路図の他の例である。図１３において、図１２と同一の符号は、同一物を表し、その説明を省略する。比較器２０８ｃは、図１２の比較器２０８ｂに、さらにＰＭＯＳ９２６、９３０、ＮＭＯＳ９２２、９２８、出力電圧Ｖａｄｊによる電流調整機能を有する定電流源９２４を備える。

ＰＭＯＳ９２６は、ソースを電源Ｖｓｕｐｐｌｙに接続し、ゲートをＮＭＯＳ９１６のドレインに接続し、ドレインをＮＭＯＳ９２８のドレイン、ＮＭＯＳ９２２のゲートに接続する。ＮＭＯＳ９２８は、ダイオード接続され、ソースを接地する。ＰＭＯＳ９３０は、ソースを電源Ｖｓｕｐｐｌｙに接続し、ゲートをＮＭＯＳ９１４のドレインに接続し、ドレインをＮＭＯＳ９２２のドレインに接続する。ＮＭＯＳ９２２は、ソースを接地する。ＰＭＯＳ９０４は、図１２のＰＭＯＳ９０４と異なり、ゲートをＰＭＯＳ９３０のドレインに接続し、ソースをＰＭＯＳ９０６のソースと共に定電流源９２４を介して電源Ｖｓｕｐｐｌｙに接続する。ＰＭＯＳ９０６は、図１２のＰＭＯＳ９０６と異なり、ゲートをＰＭＯＳ９１０のドレインに接続する。

以上のような構成の比較器２０８ｃは、出力電圧Ｖａｄｊにより、定電流源９１８ａ、９２４の電流値が制御され、ヒステリシス幅、遅延を調整する。

また、図１２では、回路にヒステリシスを与えるため、ＶｉｎＭ、ＶｉｎＰの電位により電流値がオン／オフするＰＭＯＳ９０２、９０８の電流値に対してカレントミラーとなるようにＰＭＯＳ９０４、９０６を接続している。例えば、ＶｉｎＭがＨｉｇｈレベル、ＶｉｎＰがＬｏｗレベルの時、ＰＭＯＳ９０２はオンする。これによりＰＭＯＳ９０６のゲート電位は、ＰＭＯＳ９０６がオンとなるような電位となる。この状態から、ＶｉｎＰがオンになる時、ＮＭＯＳ９１６のドレイン電位は、ＰＭＯＳ９０６のオン抵抗（ＶｉｎＭがＨｉｇｈの時にＰＭＯＳ９０２に流れていた電流値に応じた抵抗）、ＰＭＯＳ９０８のオン抵抗、ＮＭＯＳ９１６のオン抵抗により決定される。

次にＶｉｎＰがオフになる際を考えると、今度はＮＭＯＳ９１６のドレイン電位は、ＰＭＯＳ９０８のオン抵抗と、ＮＭＯＳ９１６のオン抵抗により決まることになる。この違いによりヒステリシス幅が生じる。

よって、ＰＭＯＳ９０４、９０６の電流値（オン抵抗値）は、そのサイズをＰＭＯＳ９０２、９０８と比較して大きいものにしていくことで、ヒステリシス幅の調整が出来る。しかし、このサイズを大きくしすぎると回路全体の応答速度がＰＭＯＳ９０４、９０６のゲート、ドレイン、ソース間の容量により遅くなってしまう。したがって、ヒステリシス幅を調整可能、且つ応答速度を落とさないようにするには、ＰＭＯＳ９０４、９０６のゲート電位の変化をより大きくして（例えばＶＤＤ／ＧＮＤように）オン抵抗値を低減することが必要となる。

図１３では上記の考えに基づき、図１２に加えて、ＰＭＯＳ９３０、ＮＭＯＳ９２２、ＰＭＯＳ９２６、ＮＭＯＳ９２８を、ＰＭＯＳ９１０、ＮＭＯＳ９２０、ＰＭＯＳ９００、ＮＭＯＳ９１２と対称的に配置し、Ｖｃｏｕｔの反転出力をＰＭＯＳ９３０、ＮＭＯＳ９２２のドレイン端子間の接続点に作成する。このＶｃｏｕｔとその反転出力は、ＶｉｎＰ、ＶｉｎＭの電位に応じてＨｉｇｈ／Ｌｏｗ（ＶＤＤ／ＧＮＤ）の変化をするため、この電位を用いてＰＭＯＳ９０４、９０６のゲート電位を制御する。

例えば、ＰＭＯＳ９０６のゲート電位が０Ｖであり、ＰＭＯＳ９０６のオン抵抗が充分低い場合、ＮＭＯＳ９１６のドレイン電位を決めるのは、ＰＭＯＳ９０８、ＮＭＯＳ９１６のオン抵抗及び、定電流源９２４の電流値ということになる。そこで、定電流源９２４の電流値を変えることで、回路全体のヒステリシス幅の調整が可能となる。

図１４は、スイッチングアンプ２１０ａの回路図の一例である。図１４において、図１と同一の符号は、同一物を表し、その説明を省略する。スイッチングアンプ２１０ａは、図１のスイッチングアンプ２１０におけるインダクタ２２８に代えて演算回路２６２の出力電圧Ｖａｄｊによってインダクタンスを選択可能とするインダクタ回路２２８ａを備える。インダクタ回路２２８ａは、電圧Ｖａｄｊに対応するデジタル信号によって複数のインダクタを選択的に接続可能とするように構成しても良い。

次に、図１０の包絡線増幅器２０２ｅの動作について説明する。比較器２０８ｂの出力電圧Ｖｃｏｕｔは、Ｈ／Ｌのデジタル信号である。また、比較器２０８ｂ、スイッチングアンプ２１０ａ、リニアアンプ２０６ｂからなる内部回路は、ネガティブフィードバックがかかっているため、スイッチングＭＯＳ２２５のオン抵抗による電圧低下分を補正するように比較器２０８ｂの出力電圧Ｖｃｏｕｔのデューティが制御される。よって、比較器２０８ｂの出力電圧のデューティは、スイッチングＭＯＳ２２５のオン抵抗とエンベロープアンプ２０２ｅから見た増幅器２０４のインピダーダンスＲｌｏａｄとの比により決まる。つまり、比較器２０８ｂの出力電圧Ｖｃｏｕｔを平均した電圧から、入力信号Ｖｅｎｖを平均した電圧Ｖｃｏｕｔａを引くことで、スイッチングＭＯＳ２２５のオン抵抗による電圧降下分Ｖｄｒｏｐを知ることができる。スイッチングＭＯＳ２２５のオン抵抗をＲｏｎとすると、Ｖｄｒｏｐは、以下の式で表される。
Ｖｄｒｏｐ＝Ｖｃｏｕｔａ＊Ｒｏｎ／（ＲＬｏａｄ＋Ｒｏｎ）

上記の式において、Ｖｄｒｏｐは、ＲＬｏａｄの値が増加すると減少し、Ｒｌｏａｄの値が減少すると増加することが示される。比較器２０８ｂの出力電圧Ｖｃｏｕｔは、ローパスフィルタ２６６によって平均化され、入力信号Ｖｅｎｖは、ローパスフィルタ２６４によって平均化される。演算回路２６２は、平均化された２つの信号の差分値を求めて増幅し、出力電圧Ｖａｄｊとして、リニアアンプ２０６ｂの消費電流とゲイン、比較器２０８ｂの消費電流、ヒステリシス電圧幅、遅延、スイッチングアンプ２１０ａ内のインダクタ回路２２８ａのインダクタンスを制御する。

上記のシミュレーション結果の例として、図１５は、入力信号２．５ＶＤＣを入力し、Ｒｌｏａｄ＝５ｏｈｍとした際のＶｃｏｕｔの波形、ローパスフィルタ２６６の出力であるＶｃｏｕｔ＿ａｖｅの波形、ローパスフィルタ２６４の出力であるＶｅｎｖ＿ａｖｅの波形を示す。また、図１６は、入力信号２．５ＶＤＣを入力し、Ｒｌｏａｄ＝５０ｏｈｍとした際のＶｃｏｕｔの波形、ローパスフィルタ２６６の出力であるＶｃｏｕｔ＿ａｖｅの波形、ローパスフィルタ２６４の出力であるＶｅｎｖ＿ａｖｅの波形を示す。

Ｒｌｏａｄが小さい場合、Ｉｏｕｔ電流が大きくなるためスイッチングＭＯＳ２２５での電圧降下が大きくなり、それを補償するために比較器２０８ｂの出力電圧ＶｃｏｕｔのＨｉｇｈレベルのデューティが大きくなり、ローパスフィルタ２６６の出力電圧Ｖｃｏｕｔ＿ａｖｅが高くなっていることが分かる。

例えば、エンベロープアンプ２０２ｅの出力端子Ｖｏｕｔから見た増幅器２０４のインピーダンスＲｌｏａｄが高くなった場合、スイッチングＭＯＳ２２５のオン抵抗による電圧降下分Ｖｄｒｏｐは減少し、これにより演算回路２６２の出力電圧が変化し、リニアアンプ２０６ｂ、比較器２０８ｂ、インダクタ回路２２８ａを制御するように動作する。

先の、Ｖｏｕｔ＿ｒｉｐｐｌｅ＝Ｉｓｗ＿ｒｉｐｐｌｅ・（Ｚｏｕｔ‖ＲＬｏａｄ）の式から、リニアアンプ２０６ｂに関し、ＲＬｏａｄが増える時、出力インピーダンスＺｏｕｔは増加しても構わないので、ゲインを下げて動作電流を低減することができる。そこで、ＲＬｏａｄの増加前の状態の（Ｚｏｕｔ‖Ｒｌｏａｄ）に対して、Ｒｌｏａｄの増加後の（Ｚｏｕｔ‖Ｒｌｏａｄ）が小さくなる程度にＺｏｕｔの増加分を抑えれば、Ｉｓｗ＿ｒｉｐｐｌｅに関して増加しても構わないことになる。これによって、リニアアンプ２０６ｂ、比較器２０８ｂ、スイッチングアンプ２１０ａからなる内部ループでの内部発振周波数を下げることが出来る。内部発振周波数を下げるには、比較器２０８ｂのヒステリシス電圧を大きくするか、インダクタ回路２２８ａのインダクタンスを大きくすればよく、エンベロープアンプ２０２ｅの入力信号Ｖｅｎｖの振幅、周波数により、比較器２０８ｂのヒステリシス電圧、及びインダクタ回路２２８ａのインダクタンスを適正化する。

このようにして内部発振周波数が下がれば、比較器２０８ｂの遅延を大きくすることが出来る。したがって、比較器２０８ｂの動作電流を低減することができ、またスイッチングＭＯＳ２２５のスイッチングロスを低減することも出来る。

包絡線増幅器２０２ｅは、以上のように動作し、比較器２０８ｂの出力電圧Ｖｃｏｕｔ、及び入力信号Ｖｅｎｖを入力とする制御回路２６０を用いることで、エンベロープアンプ２０２ｅの出力端子Ｖｏｕｔから見た増幅器２０４のインピーダンスＲｌｏａｄが高くなった場合の効率を改善する。さらに、Ｒｌｏａｄの変動による内部発振周波数の変動を抑えることが出来る。

なお、図１、図５、図６、図７、図１０、図１４におけるスイッチングアンプ２１０（２１０ａ）は、スイッチングＭＯＳ２２５、ダイオード２３０、インダクタ２２８（インダクタ回路２２８ａ）から構成されているが、スイッチングＭＯＳ２２５およびダイオード２３０は、同等の動作をする他の構成に置き換えても良い。例えば、図１７（Ａ）に示すようなスイッチングアンプ２１０ｂにおいて、ダイオード２３０をｎ型のスイッチングＭＯＳ２３５に置き換え、スイッチングＭＯＳ２３５のゲートをスイッチングＭＯＳ２２５のゲートと共通に接続したＤ級アンプとして機能させるようにしてもよい。また、図１７（Ｂ）に示すようなスイッチングアンプ２１０ｃにおいて、ｐ型のスイッチングＭＯＳ２２５を、ドレインをＶｓｕｐｐｌｙに接続し、ソースをインダクタ２２８に接続したｎ型のスイッチングＭＯＳ２３６に置き換えると共に、比較器２０８ａの入力端を入れ換えるように構成してもよい。すなわち、比較器２０８ａがスイッチングＭＯＳ２２５を駆動する場合とは逆相の出力信号（／Ｖｃｏｕｔ）でスイッチングＭＯＳ２３６を駆動するようにしてもよい。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ、２０２ｅ包絡線増幅器（エンベロープアンプ）
２０４増幅器
２０６、２０６ａ、２０６ｂリニアアンプ
２０８ａ、２０８ｂ、２０８ｃ比較器
２１０、２１０ａ、２１０ｂ、２１０ｃスイッチングアンプ
２１２、２１２ａ差動回路
２１４、２１４ａ出力段
２１６、２１８，２５０、２５１、９００、９０２、９０４、９０６、９０８、９１０、９２６、９３０ＰＭＯＳ
２２０、２２２、９１２、９１４、９１６、９２０、９２２、９２８ＮＭＯＳ
２２４、２２６電圧源
２２５、２３５、２３６スイッチングＭＯＳ
２２７、２３１、２３２、２４１、２４２、２４３、２４４、２５２、２５３抵抗
２２８インダクタ
２２８ａインダクタ回路
２３０、２５４、２５５ダイオード
２６０制御回路
２６２演算回路
２６４、２６６ローパスフィルタ
２７２、９１８、９１８ａ、９２４定電流源

Claims

入力される包絡線信号の振幅に応じて第１の電流を出力する第１の出力部と、前記第１の電流の電流値に比例し、前記第１の電流の電流値よりも絶対値が大きな電流値である第２の電流を出力する第２の出力部と、を有する増幅器と、
前記第１の電流の電流値を判断する比較部と、
前記比較部の判断結果に応じて断続される電流をインダクタを介し前記第２の電流と加算して出力端から出力する出力部と、
を備え、
前記第１の電流を前記出力部に供給することなく終端するように構成することを特徴とする包絡線増幅器。
前記比較部において前記第１の電流を終端することを特徴とする請求項１記載の包絡線増幅器。
前記比較部は、前記第１の電流の電流値が閾値以下の値から所定の閾値を上回る方向に変化したか、閾値以上の値から所定の閾値を下回る方向に変化したかを判断結果として出力することを特徴とする請求項１または２記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１および第２の入力端子間に接続される抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記第２の入力端子に所定のバイアス電圧が供給され、前記比較部で該第１および第２の入力端子の電圧を比較することを特徴とする請求項２または３記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１および第２の入力端子間に接続される第１の抵抗素子と、
第１の電源と前記第２の入力端子間に接続される第２の抵抗素子と、
第２の電源と前記第２の入力端子間に接続される第３の抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較することを特徴とする請求項２または３記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
第１の電源と前記第１の入力端子間に接続される第１の抵抗素子と、
第２の電源と前記第１の入力端子間に接続される第２の抵抗素子と、
前記第１の電源と前記第２の入力端子間に接続される第３の抵抗素子と、
前記第２の電源と前記第２の入力端子間に接続される第４の抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較することを特徴とする請求項２または３記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１の入力端子に一端が接続される第１の終端回路と、
前記第２の入力端子に一端が接続される第２の終端回路と、
を備え、
前記第１の入力端子に一の方向の前記第１の電流が供給され、前記第２の入力端子に他の方向の前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較し、
前記一の方向が、閾値以下の値から所定の閾値を上回るように変化する方向である場合、前記他の方向は、閾値以上の値から所定の閾値を下回るように変化する方向であり、
前記一の方向が、閾値以上の値から所定の閾値を下回るように変化する方向である場合、前記他の方向は、閾値以下の値から所定の閾値を上回るように変化する方向であることを特徴とする請求項３記載の包絡線増幅器。
前記第１および第２の終端回路は、抵抗素子およびダイオードの直列回路でそれぞれ構成されることを特徴とする請求項７記載の包絡線増幅器。
入力される包絡線信号の振幅に応じて出力電流を出力する増幅器と、
前記出力電流の電流値を判断する比較部と、
前記比較部の判断結果に応じて断続される電流をインダクタを介し前記出力電流と加算して出力端から出力する出力部と、
前記包絡線信号における低周波帯域部分と前記比較部の判断結果に応じて２値化される信号の低周波帯域部分との差分を求める演算部と、
を備え、
前記演算部は、前記差分に応じて前記増幅器、前記比較部、前記出力部の少なくとも一つにおける入出力特性を制御することを特徴とする包絡線増幅器。
前記増幅器は、前記差分に応じて前記増幅器における電源電流の電流値を制御することを特徴とする請求項９記載の包絡線増幅器。
前記比較部は、前記差分に応じて前記比較部における電源電流の電流値を制御することを特徴とする請求項９記載の包絡線増幅器。
前記出力部は、前記差分に応じて前記インダクタのインダクタンスを制御することを特徴とする請求項９記載の包絡線増幅器。
前記増幅器は、前記出力電流として、第１の電流と、前記第１の電流の電流値に比例して前記第１の電流の電流値よりも絶対値が大きな電流値である第２の電流と、を出力し、
前記比較部は、前記第１の電流の電流値を判断し、
前記出力部は、前記比較部の判断結果に応じて断続される電流を前記インダクタを介し前記第２の電流と加算して出力端から出力し、
前記第１の電流を前記出力部に供給することなく終端するように構成することを特徴とする請求項９乃至１２のいずれか一に記載の包絡線増幅器。
前記比較部において前記第１の電流を終端することを特徴とする請求項９、１１、１３のいずれか一に記載の包絡線増幅器。
前記比較部は、前記第１の電流の電流値が閾値以下の値から所定の閾値を上回る方向に変化したか、閾値以上の値から所定の閾値を下回る方向に変化したかを判断結果として出力することを特徴とする請求項９、１１、１３、１４のいずれか一に記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１および第２の入力端子間に接続される抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記第２の入力端子に所定のバイアス電圧が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較することを特徴とする請求項９、１１、１３、１４、１５のいずれか一に記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１および第２の入力端子間に接続される第１の抵抗素子と、
第１の電源と前記第２の入力端子間に接続される第２の抵抗素子と、
第２の電源と前記第２の入力端子間に接続される第３の抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較することを特徴とする請求項９、１１、１３、１４、１５のいずれか一に記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
第１の電源と前記第１の入力端子間に接続される第１の抵抗素子と、
第２の電源と前記第１の入力端子間に接続される第２の抵抗素子と、
前記第１の電源と前記第２の入力端子間に接続される第３の抵抗素子と、
前記第２の電源と前記第２の入力端子間に接続される第４の抵抗素子と、
を備え、
前記第１の入力端子に前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較することを特徴とする請求項９、１１、１３、１４、１５のいずれか一に記載の包絡線増幅器。
前記比較部は、
第１および第２の入力端子と、
前記第１の入力端子に一端が接続される第１の終端回路と、
前記第２の入力端子に一端が接続される第２の終端回路と、
を備え、
前記第１の入力端子に一の方向の前記第１の電流が供給され、前記第２の入力端子に他の方向の前記第１の電流が供給され、前記比較部で該第１および該第２の入力端子の電圧を比較し、
前記一の方向が、閾値以下の値から所定の閾値を上回るように変化する方向である場合、前記他の方向は、閾値以上の値から所定の閾値を下回るように変化する方向であり、
前記一の方向が、閾値以上の値から所定の閾値を下回るように変化する方向である場合、前記他の方向は、閾値以下の値から所定の閾値を上回るように変化する方向であることを特徴とする請求項９、１１、１３、１４、１５のいずれか一に記載の包絡線増幅器。
前記第１および第２の終端回路は、抵抗素子およびダイオードの直列回路でそれぞれ構成されることを特徴とする請求項１９記載の包絡線増幅器。