JP2007282182A - ２値化回路 - Google Patents
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Abstract
【課題】 アナログ信号を２値化する際に、高周波成分が重畳していてもチャッタリングせず、アナログ信号が閾値Ｖrefを超えるタイミングで反転する２値化信号を出力する回路を提供する。
【解決手段】 アナログ信号Ｖiが閾値Ｖrefを下回った時とそれよりも高く設定されている高側オフセット閾値Ｖref1を上回った時に反転する第１比較回路１０と、アナログ信号Ｖiが閾値Ｖrefを上回った時と閾値Ｖrefよりも低く設定されている低側オフセット閾値Ｖref2を下回った時に反転する第２比較回路２０と、第１比較回路１０と第２比較回路２０の出力信号を入力し、アナログ信号値Ｖiが閾値Ｖrefを下回った時に生じた第１比較回路１０の反転現象と、アナログ信号値Ｖiが閾値Ｖrefを上回った時に生じた第２比較回路２０の反転現象を選択して出力を反転させる選択回路３０を備えている。
【選択図】 図３
【解決手段】 アナログ信号Ｖiが閾値Ｖrefを下回った時とそれよりも高く設定されている高側オフセット閾値Ｖref1を上回った時に反転する第１比較回路１０と、アナログ信号Ｖiが閾値Ｖrefを上回った時と閾値Ｖrefよりも低く設定されている低側オフセット閾値Ｖref2を下回った時に反転する第２比較回路２０と、第１比較回路１０と第２比較回路２０の出力信号を入力し、アナログ信号値Ｖiが閾値Ｖrefを下回った時に生じた第１比較回路１０の反転現象と、アナログ信号値Ｖiが閾値Ｖrefを上回った時に生じた第２比較回路２０の反転現象を選択して出力を反転させる選択回路３０を備えている。
【選択図】 図３
Description
本発明は、脈動するアナログ信号のアナログ信号値が閾値を上回った時に反転し、そのアナログ信号値が閾値を下回った時に再度反転する２値化信号を出力する２値化回路に関する。
例えば、図１（Ａ）に例示する脈動するアナログ信号Ｖiを閾値Ｖrefと比較し、（Ｂ）に示すように、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ3に反転し、閾値Ｖrefを下回った時ｔ2、ｔ4に再度反転する２値化信号Ｖoを出力する２値化回路が開発されている。
そのためには、アナログ信号Ｖiをオペアンプの一方の端子に入力し、閾値Ｖrefをオペアンプの他方の端子に入力すればよい。オペアンプの出力は、アナログ信号値Ｖiが閾値Ｖrefを上回った時に反転し、閾値Ｖrefを下回った時に再度反転することから、オペアンプは、（Ｂ）に示す２値化信号Ｖoを出力する。２値化信号Ｖoが得られれば、例えば反転数をカウントすることが可能となり、脈動するアナログ信号Ｖiの周波数等を計測することが可能となる。
そのためには、アナログ信号Ｖiをオペアンプの一方の端子に入力し、閾値Ｖrefをオペアンプの他方の端子に入力すればよい。オペアンプの出力は、アナログ信号値Ｖiが閾値Ｖrefを上回った時に反転し、閾値Ｖrefを下回った時に再度反転することから、オペアンプは、（Ｂ）に示す２値化信号Ｖoを出力する。２値化信号Ｖoが得られれば、例えば反転数をカウントすることが可能となり、脈動するアナログ信号Ｖiの周波数等を計測することが可能となる。
脈動するアナログ信号Ｖiに高周波成分が重畳していることが多い。図１（Ｃ）は、アナログ信号Ｖiを拡大して例示する図であり、全体としては増加するアナログ信号Ｖi１に、高周波成分が重畳している例を示す。
高周波成分が重畳しているアナログ信号Ｖiをオペアンプに入力すると、オペアンプの出力は、（Ｃ）に示すように、高周波成分に起因して反転・再反転現象を繰り返す。そのために、脈動するアナログ信号Ｖiに高周波成分が重畳していると、オペアンプの出力は、（Ｄ）に示すように、チャッタリングしてしまう。２値化信号Ｖoがチャッタリングしてしまうと、反転数をカウントして脈動するアナログ信号Ｖiの周波数等を計測することが不可能となってしまう。
高周波成分が重畳しているアナログ信号Ｖiをオペアンプに入力すると、オペアンプの出力は、（Ｃ）に示すように、高周波成分に起因して反転・再反転現象を繰り返す。そのために、脈動するアナログ信号Ｖiに高周波成分が重畳していると、オペアンプの出力は、（Ｄ）に示すように、チャッタリングしてしまう。２値化信号Ｖoがチャッタリングしてしまうと、反転数をカウントして脈動するアナログ信号Ｖiの周波数等を計測することが不可能となってしまう。
そこで、ヒステリシス特性を有する比較回路が開発され、その一例が非特許文献１に開示されている。
ヒステリシス特性を有する比較回路は、図２（Ａ）に示すように、閾値Ｖrefよりも高く設定されている高側オフセット閾値Ｖref１と、閾値Ｖrefよりも低く設定されている低側オフセット閾値Ｖref２を時間的に切り換えて用いる。通常は、脈動するアナログ信号Ｖiの平均電圧ＸＡＶを閾値Ｖrefとする。
ヒステリシス特性を有する比較回路は、図２（Ａ）に示すように、アナログ信号値Ｖiが高側オフセット閾値Ｖref１を上回った時ｔ1、ｔ3に、比較基準値を低側オフセット閾値Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値Ｖref２を下回った時ｔ2、ｔ4に、比較基準値を高側オフセット閾値Ｖref１に切り換える。
ヒステリシス特性を有する比較回路を用いると、脈動するアナログ信号Ｖiに高周波成分が重畳していても、（Ｃ）に例示するように、比較回路の出力がチャッタリングすることを防止できる。ヒステリシス特性を有する比較回路を用いると、（Ｂ）に例示するように、アナログ信号値Ｖiが高側オフセット閾値Ｖref１を上回った時ｔ1、ｔ3に反転し、アナログ信号値Ｖiが低側オフセット閾値Ｖref２を下回った時ｔ2、ｔ4に再反転する２値化信号Ｖoを得ることができる。
ヒステリシス特性を有する比較回路は、図２（Ａ）に示すように、閾値Ｖrefよりも高く設定されている高側オフセット閾値Ｖref１と、閾値Ｖrefよりも低く設定されている低側オフセット閾値Ｖref２を時間的に切り換えて用いる。通常は、脈動するアナログ信号Ｖiの平均電圧ＸＡＶを閾値Ｖrefとする。
ヒステリシス特性を有する比較回路は、図２（Ａ）に示すように、アナログ信号値Ｖiが高側オフセット閾値Ｖref１を上回った時ｔ1、ｔ3に、比較基準値を低側オフセット閾値Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値Ｖref２を下回った時ｔ2、ｔ4に、比較基準値を高側オフセット閾値Ｖref１に切り換える。
ヒステリシス特性を有する比較回路を用いると、脈動するアナログ信号Ｖiに高周波成分が重畳していても、（Ｃ）に例示するように、比較回路の出力がチャッタリングすることを防止できる。ヒステリシス特性を有する比較回路を用いると、（Ｂ）に例示するように、アナログ信号値Ｖiが高側オフセット閾値Ｖref１を上回った時ｔ1、ｔ3に反転し、アナログ信号値Ｖiが低側オフセット閾値Ｖref２を下回った時ｔ2、ｔ4に再反転する２値化信号Ｖoを得ることができる。
Sensors for Automotive Technology (Sensors Applications Volume 4, WILEY-ＶCH GmbH & Co. KGaA) page 423-424
非特許文献１に開示されているヒステリシス特性を有する比較回路を用いると、比較回路の出力がチャッタリングすることを防止できる。しかしながら、図２の（Ｂ）に示すように、２値化信号Ｖoが反転・再反転するタイミングｔ1、ｔ2、ｔ3、ｔ4は、アナログ信号値Ｖiが閾値Ｖrefを超えて変化するタイミングＴ1、Ｔ2、Ｔ3、Ｔ4からΔＴだけずれてしまう。
本発明は、上記の問題を解決するために創作されたものであり、
（１） アナログ信号に高周波成分が重畳していてもチャッタリングしない２値化信号を出力し、かつ
（２） アナログ信号値Ｖiが閾値Ｖrefを超えて変化するタイミングにおいて反転・再反転する２値化信号を出力する２値化回路を提供する。
（１） アナログ信号に高周波成分が重畳していてもチャッタリングしない２値化信号を出力し、かつ
（２） アナログ信号値Ｖiが閾値Ｖrefを超えて変化するタイミングにおいて反転・再反転する２値化信号を出力する２値化回路を提供する。
本明細書で開示される２値化回路は、脈動するアナログ信号を２値化する。そのために、
（１） アナログ信号値が閾値を下回った時と、アナログ信号値がその閾値よりも高く設定されている高側オフセット閾値を上回った時に、出力を反転させる第１比較回路と、
（２） アナログ信号値が閾値を上回った時と、アナログ信号値がその閾値よりも低く設定されている低側オフセット閾値を下回った時に、出力を反転させる第２比較回路と、
（３） 第１比較回路と第２比較回路の出力信号を入力し、アナログ信号値が閾値を下回った時に生じた第１比較回路の出力反転現象と、アナログ信号値が閾値を上回った時に生じた第２比較回路の出力反転現象を選択して出力を反転させる選択回路を備えている。
（１） アナログ信号値が閾値を下回った時と、アナログ信号値がその閾値よりも高く設定されている高側オフセット閾値を上回った時に、出力を反転させる第１比較回路と、
（２） アナログ信号値が閾値を上回った時と、アナログ信号値がその閾値よりも低く設定されている低側オフセット閾値を下回った時に、出力を反転させる第２比較回路と、
（３） 第１比較回路と第２比較回路の出力信号を入力し、アナログ信号値が閾値を下回った時に生じた第１比較回路の出力反転現象と、アナログ信号値が閾値を上回った時に生じた第２比較回路の出力反転現象を選択して出力を反転させる選択回路を備えている。
上記の２値化回路では、第１比較回路と第２比較回路のそれぞれが、ヒステリシス特性を有する比較回路であり、アナログ信号値が閾値を下回った時と閾値を上回った時のいずれにおいても、出力がチャッタリングすることがない。
しかも、上記の２値化回路では、選択回路に入力される４種類の出力反転現象のうち、アナログ信号値が高側オフセット閾値を上回った時と低側オフセット閾値を下回った時に生じた出力反転現象を無視し、アナログ信号値が閾値を下回った時と閾値を上回った時に合わせて出力を反転させるために、アナログ信号値が閾値を下回った時に反転し、閾値を上回った時に再反転する２値化信号を得ることができる。
しかも、上記の２値化回路では、選択回路に入力される４種類の出力反転現象のうち、アナログ信号値が高側オフセット閾値を上回った時と低側オフセット閾値を下回った時に生じた出力反転現象を無視し、アナログ信号値が閾値を下回った時と閾値を上回った時に合わせて出力を反転させるために、アナログ信号値が閾値を下回った時に反転し、閾値を上回った時に再反転する２値化信号を得ることができる。
本明細書で開示される２値化回路では、第１比較回路が、閾値を入力する端子と、その端子に入力された閾値から高側オフセット閾値を作り出す回路を備えていてもよい。さらに、第２比較回路が、閾値を入力する端子と、その端子に入力された閾値から低側オフセット閾値を作り出す回路を備えていてもよい。
例えば、脈動するアナログ電圧を２値化する回路の場合、オペアンプの出力端子と非反転入力端子の間にＭＯＳスイッチを挿入すると、比較の基準とする電圧を、オペアンプの出力端子の出力が反転するのに合わせて、前記端子に入力される閾値電圧と、その閾値電圧から高側にオフセットした電圧の間で切り換えることができる。あるいは、前記端子に入力される閾値電圧と、その閾値電圧から低側にオフセットした電圧の間で切り換えることができる。オペアンプの出力端子と反転入力端子の間にＭＯＳスイッチを挿入しても、比較回路にヒステリシス特性を実現することができる。
上記の比較回路を利用すると、比較回路に、高側オフセット閾値ないしは低側オフセット閾値を入力する必要がない。
例えば、脈動するアナログ電圧を２値化する回路の場合、オペアンプの出力端子と非反転入力端子の間にＭＯＳスイッチを挿入すると、比較の基準とする電圧を、オペアンプの出力端子の出力が反転するのに合わせて、前記端子に入力される閾値電圧と、その閾値電圧から高側にオフセットした電圧の間で切り換えることができる。あるいは、前記端子に入力される閾値電圧と、その閾値電圧から低側にオフセットした電圧の間で切り換えることができる。オペアンプの出力端子と反転入力端子の間にＭＯＳスイッチを挿入しても、比較回路にヒステリシス特性を実現することができる。
上記の比較回路を利用すると、比較回路に、高側オフセット閾値ないしは低側オフセット閾値を入力する必要がない。
上記において、脈動するアナログ信号の平均値を閾値とすることが好ましい。
そのためには、アナログ信号を出力する回路に、脈動するアナログ信号の平均値を維持するポイントを用意しておき、そのポイントに現れるアナログ信号の平均値を、第１比較回路と第２比較回路に入力することが好ましい。第１比較回路と第２比較回路が、閾値を入力する端子を備えている場合は、その端子と前記ポイントを接続すればよい。
この場合、脈動するアナログ信号の平均値が閾値となるために、偏りの少ない２値化信号（反転してから再反転するまでの時間と、再反転してから再々反転するまでの時間がほぼ等しい２値化信号）を得ることができる。
そのためには、アナログ信号を出力する回路に、脈動するアナログ信号の平均値を維持するポイントを用意しておき、そのポイントに現れるアナログ信号の平均値を、第１比較回路と第２比較回路に入力することが好ましい。第１比較回路と第２比較回路が、閾値を入力する端子を備えている場合は、その端子と前記ポイントを接続すればよい。
この場合、脈動するアナログ信号の平均値が閾値となるために、偏りの少ない２値化信号（反転してから再反転するまでの時間と、再反転してから再々反転するまでの時間がほぼ等しい２値化信号）を得ることができる。
本明細書で開示される２値化回路は、ピークホールド回路とボトムホールド回路を備えていてもよい。ピークホールド回路は、アナログ信号を出力する回路に接続されているとともに、脈動するアナログ信号のピーク値を維持する。ボトムホールド回路は、アナログ信号を出力する回路に接続されているとともに、脈動するアナログ信号のボトム値を維持する。この場合、閾値は、ピークホールド回路で検出したピーク値とボトムホールド回路で検出したボトム値を利用して求めるのが好ましい。例えば、閾値は、ピーク値とボトム値の間に調整されているのが好ましい。より好ましくは、閾値は、ピーク値とボトム値の中心値に調整されているのが好ましい。
ピーク値とボトム値を利用して閾値を求めると、脈動するアナログ信号が全体として上昇傾向にある場合や、全体として下降傾向にある場合であっても、脈動するアナログ信号を２値化することができる。
ピーク値とボトム値を利用して閾値を求めると、脈動するアナログ信号が全体として上昇傾向にある場合や、全体として下降傾向にある場合であっても、脈動するアナログ信号を２値化することができる。
２値化回路がピークホールド回路とボトムホールド回路を備えている場合、高側オフセット値は、前記閾値値と前記ピーク値の間に調整されているのが好ましい。さらに低側オフセット値は、前記閾値と前記ボトム値の間に調整されているのが好ましい。
この２値化回路では、高側オフセット値と低側オフセット値を、脈動するアナログ信号の振幅に応じて変動させることができる。例えば、測定対象の種類によっては、脈動するアナログ信号の振幅が変動することがある。このような例では、高側オフセット値と低側オフセット値が固定されていると、脈動するアナログ信号の振幅が小さくなり過ぎてアナログ信号値がその高側オフセット値と低側オフセット値を超えることができない事態が発生してしまうかもしれない。アナログ信号値が高側オフセット値と低側オフセット値を超えることができないと、脈動するアナログ信号を２値化できなくなってしまう。
これに対し、高側オフセット値が前記閾値と前記ピーク値の間に調整され、低側オフセット値が前記閾値と前記ボトム値の間に調整されていると、脈動するアナログ信号の振幅が小さくなったとしても、それに応じて高側オフセット値と低側オフセット値が調整され、脈動するアナログ信号を正確に２値化することができる。
この２値化回路では、高側オフセット値と低側オフセット値を、脈動するアナログ信号の振幅に応じて変動させることができる。例えば、測定対象の種類によっては、脈動するアナログ信号の振幅が変動することがある。このような例では、高側オフセット値と低側オフセット値が固定されていると、脈動するアナログ信号の振幅が小さくなり過ぎてアナログ信号値がその高側オフセット値と低側オフセット値を超えることができない事態が発生してしまうかもしれない。アナログ信号値が高側オフセット値と低側オフセット値を超えることができないと、脈動するアナログ信号を２値化できなくなってしまう。
これに対し、高側オフセット値が前記閾値と前記ピーク値の間に調整され、低側オフセット値が前記閾値と前記ボトム値の間に調整されていると、脈動するアナログ信号の振幅が小さくなったとしても、それに応じて高側オフセット値と低側オフセット値が調整され、脈動するアナログ信号を正確に２値化することができる。
本発明によれば、チャッタリングせず、しかも、アナログ信号値が閾値を超えて変化するタイミングにおいて反転・再反転する２値化信号が得られる。
例えば、直前を通過するギヤ歯の位置によって変化する磁束密度を計測する磁気抵抗素子から得られるアナログ信号は、ギヤ歯の通過速度に対応する周波数で脈動する。チャッタリングせず、しかも、アナログ信号値が閾値を超えて変化するタイミングにおいて反転・再反転する２値化信号が得られれば、ギヤ歯の通過速度を正確に検出し、ギヤ歯の位置を正確に検出することが可能となる。例えば、２値化信号が反転してから再反転する期間の中間時点で、ギヤ歯が磁気抵抗素子に最も接近しているとしてよい。図２（Ａ）に示した従来の２値化信号では、反転・再反転のタイミングｔ1、ｔ2、ｔ3、ｔ4が、真のタイミングＴ1、Ｔ2、Ｔ3、Ｔ4からずれており、ギヤ歯の位置を正確に検知することができない。
例えば、直前を通過するギヤ歯の位置によって変化する磁束密度を計測する磁気抵抗素子から得られるアナログ信号は、ギヤ歯の通過速度に対応する周波数で脈動する。チャッタリングせず、しかも、アナログ信号値が閾値を超えて変化するタイミングにおいて反転・再反転する２値化信号が得られれば、ギヤ歯の通過速度を正確に検出し、ギヤ歯の位置を正確に検出することが可能となる。例えば、２値化信号が反転してから再反転する期間の中間時点で、ギヤ歯が磁気抵抗素子に最も接近しているとしてよい。図２（Ａ）に示した従来の２値化信号では、反転・再反転のタイミングｔ1、ｔ2、ｔ3、ｔ4が、真のタイミングＴ1、Ｔ2、Ｔ3、Ｔ4からずれており、ギヤ歯の位置を正確に検知することができない。
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴） 選択回路は、セット・リセット機能を有するフリップフロップ回路で構成されている。フリップフロップ回路は、第１比較回路と第２比較回路の出力信号を入力し、アナログ信号値が閾値を下回った時に生じた第１比較回路の出力反転現象と、アナログ信号値が閾値を上回った時に生じた第２比較回路の出力反転現象を選択して出力を反転させる。
（第１特徴） 選択回路は、セット・リセット機能を有するフリップフロップ回路で構成されている。フリップフロップ回路は、第１比較回路と第２比較回路の出力信号を入力し、アナログ信号値が閾値を下回った時に生じた第１比較回路の出力反転現象と、アナログ信号値が閾値を上回った時に生じた第２比較回路の出力反転現象を選択して出力を反転させる。
（第１実施例）
図３（Ａ）は、第１実施例の２値化回路の全体構成を示しており、脈動するアナログ信号Ｖiを入力する入力端子２と、閾値電圧Ｖrefを入力する入力端子４と、第１比較回路１０と、第２比較回路２０と、２値化信号Ｖoを出力する選択回路３０を備えている。
第１比較回路１０は、ヒステリシス特性を有する比較回路であり、図３（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に、比較基準値を閾値電圧Ｖrefに切り換え、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に、比較基準値を高側オフセット閾値電圧Ｖref１に切り換える。高側オフセット閾値電圧Ｖref１は、閾値電圧Ｖrefよりも高い値に設定されている。第１比較回路１０は、比較基準値を切り換えるために、脈動するアナログ信号Ｖiに高周波成分が重畳していても、比較回路１０の出力がチャッタリングすることがない。ヒステリシス特性を有する比較回路１０の出力は、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に再反転する。
第２比較回路２０は、ヒステリシス特性を有する比較回路であり、図３（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に、比較基準値を低側オフセット閾値電圧Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に、比較基準値を閾値電圧Ｖrefに切り換える。低側オフセット閾値電圧Ｖref２は、閾値電圧Ｖrefよりも低い値に設定されている。第２比較回路２０は、比較基準値を切り換えるために、脈動するアナログ信号Ｖiに高周波成分が重畳していても、比較回路２０の出力がチャッタリングすることがない。ヒステリシス特性を有する比較回路２０の出力は、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に再反転する。
選択回路３０は、第１比較回路１０と第２比較回路２０の出力信号を入力する。選択回路３０は、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に生じる第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に生じる第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に生じる第２比較回路２０の出力反転現象と、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に生じる第２比較回路２０の出力反転現象を入力する。選択回路３０は、セット・リセット機能を有するフリップフロップ回路で構成されており、４種類の出力反転現象のうち、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に生じた第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に生じた第２比較回路２０の出力反転現象を選択し、出力Ｖoを反転させる。図３（Ｄ）は、選択回路３０の出力Ｖoを例示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7と、閾値電圧Ｖrefを上回った時ｔ1、ｔ5に反転している。図２の（Ｂ）と対比すると明らかに、選択回路３０の出力Ｖoが反転するタイミングは、アナログ信号値Ｖiが閾値電圧Ｖrefを下回る時ｔ3、ｔ7と上回る時ｔ1、ｔ5からずれていない。２値化信号は、反転・再反転のタイミングが重要であり、図３（Ｅ）に例示するものであってもよい。図３の（Ｄ）と（Ｅ）では、２値化信号の立ち上がりと立下りの関係が逆転しているが、反転・再反転のタイミングは一致している。
図３（Ａ）は、第１実施例の２値化回路の全体構成を示しており、脈動するアナログ信号Ｖiを入力する入力端子２と、閾値電圧Ｖrefを入力する入力端子４と、第１比較回路１０と、第２比較回路２０と、２値化信号Ｖoを出力する選択回路３０を備えている。
第１比較回路１０は、ヒステリシス特性を有する比較回路であり、図３（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に、比較基準値を閾値電圧Ｖrefに切り換え、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に、比較基準値を高側オフセット閾値電圧Ｖref１に切り換える。高側オフセット閾値電圧Ｖref１は、閾値電圧Ｖrefよりも高い値に設定されている。第１比較回路１０は、比較基準値を切り換えるために、脈動するアナログ信号Ｖiに高周波成分が重畳していても、比較回路１０の出力がチャッタリングすることがない。ヒステリシス特性を有する比較回路１０の出力は、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に再反転する。
第２比較回路２０は、ヒステリシス特性を有する比較回路であり、図３（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に、比較基準値を低側オフセット閾値電圧Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に、比較基準値を閾値電圧Ｖrefに切り換える。低側オフセット閾値電圧Ｖref２は、閾値電圧Ｖrefよりも低い値に設定されている。第２比較回路２０は、比較基準値を切り換えるために、脈動するアナログ信号Ｖiに高周波成分が重畳していても、比較回路２０の出力がチャッタリングすることがない。ヒステリシス特性を有する比較回路２０の出力は、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に再反転する。
選択回路３０は、第１比較回路１０と第２比較回路２０の出力信号を入力する。選択回路３０は、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に生じる第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に生じる第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に生じる第２比較回路２０の出力反転現象と、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に生じる第２比較回路２０の出力反転現象を入力する。選択回路３０は、セット・リセット機能を有するフリップフロップ回路で構成されており、４種類の出力反転現象のうち、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に生じた第１比較回路１０の出力反転現象と、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に生じた第２比較回路２０の出力反転現象を選択し、出力Ｖoを反転させる。図３（Ｄ）は、選択回路３０の出力Ｖoを例示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7と、閾値電圧Ｖrefを上回った時ｔ1、ｔ5に反転している。図２の（Ｂ）と対比すると明らかに、選択回路３０の出力Ｖoが反転するタイミングは、アナログ信号値Ｖiが閾値電圧Ｖrefを下回る時ｔ3、ｔ7と上回る時ｔ1、ｔ5からずれていない。２値化信号は、反転・再反転のタイミングが重要であり、図３（Ｅ）に例示するものであってもよい。図３の（Ｄ）と（Ｅ）では、２値化信号の立ち上がりと立下りの関係が逆転しているが、反転・再反転のタイミングは一致している。
図４（Ｆ）は、第１比較回路１０の回路構成を示している。第１比較回路１０は、第１オペアンプ１２を備えており、第１オペアンプ１２の出力端子と非反転入力端子の間に、帰還抵抗１６とｎＭＯＳ１４が直列に接続されており、ｎＭＯＳ１４のゲートとオペアンプ１２の出力端子の間に、インバータ１８が挿入されている。第１オペアンプ１２の反転入力端子には、閾値電圧Ｖrefが入力され、第１オペアンプ１２の非反転入力端子には、抵抗Ｒ2を介してアナログ信号Ｖiが入力される。ｎＭＯＳ１４が導通していると、第１オペアンプ１２の非反転入力端子には、抵抗Ｒ1と抵抗Ｒ2で分圧された電圧が入力される。ｎＭＯＳ１４が非導通であると、第１オペアンプ１２の非反転入力端子には、アナログ信号Ｖiが入力される。この場合、アナログ信号Ｖiをオフセットし、それを閾値電圧Ｖrefと比較する。そのことは、閾値電圧Ｖrefをオフセットし、それをアナログ信号Ｖiと比較することに相当する。第１オペアンプ１２の出力が反転してｎＭＯＳ１４の導通・非導通が切り換えられるのに連動して、アナログ信号Ｖiと比較する閾値電圧Ｖrefをオフセットする状態と、オフセットしない状態の間で切り換える。
第１比較回路１０が作動すると、図４（Ａ）のステップ状に変化する電圧レベル４２に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に比較基準値を閾値電圧Ｖrefに切り換え、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に比較基準値を高側オフセット閾値電圧Ｖref１に切り換える。高側オフセット閾値電圧Ｖref１は、閾値電圧Ｖrefよりも高い値に設定されている。
図４（Ｂ）は、第１比較回路１０の出力を示しており、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に負から正に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に正から負に反転する。
第１比較回路１０が作動すると、図４（Ａ）のステップ状に変化する電圧レベル４２に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に比較基準値を閾値電圧Ｖrefに切り換え、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に比較基準値を高側オフセット閾値電圧Ｖref１に切り換える。高側オフセット閾値電圧Ｖref１は、閾値電圧Ｖrefよりも高い値に設定されている。
図４（Ｂ）は、第１比較回路１０の出力を示しており、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に負から正に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に正から負に反転する。
図４（Ｇ）は、第２比較回路２０の回路構成を示している。第２比較回路２０は、第２オペアンプ２２を備えており、第２オペアンプ２２の出力端子と非反転入力端子の間に、帰還抵抗２６とｎＭＯＳ２４が直列に接続されており、ｎＭＯＳ２４のゲートと第２オペアンプ２２の出力端子が接続されている。ｎＭＯＳ２４のゲートと第２オペアンプ２２の出力端子の間には、インバータが挿入されていない。第２オペアンプ２２の反転入力端子には、閾値電圧Ｖrefが入力され、第２オペアンプ２２の非反転入力端子には、抵抗Ｒ2を介してアナログ信号Ｖiが入力される。この回路では、第２オペアンプ２２の出力が反転してｎＭＯＳ２４の導通・非導通が切り換えられるのに連動して、アナログ信号Ｖiと比較する閾値電圧Ｖrefをオフセットする状態と、オフセットしない状態の間で切り換える。
第２比較回路２０が作動すると、図４（Ａ）のステップ状に変化する電圧レベル４４に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に、比較基準値を低側オフセット閾値電圧Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に、比較基準値を閾値電圧Ｖrefに切り換える。低側オフセット閾値電圧Ｖref２は、閾値電圧Ｖrefよりも低い値に設定されている。
図４（Ｃ）は、第２比較回路２０の出力を示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
図１０の（１）は、図４の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（２）は、図４の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
第２比較回路２０が作動すると、図４（Ａ）のステップ状に変化する電圧レベル４４に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に、比較基準値を低側オフセット閾値電圧Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に、比較基準値を閾値電圧Ｖrefに切り換える。低側オフセット閾値電圧Ｖref２は、閾値電圧Ｖrefよりも低い値に設定されている。
図４（Ｃ）は、第２比較回路２０の出力を示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
図１０の（１）は、図４の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（２）は、図４の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図４（Ｅ）は、選択回路３０の回路構成を示しており、セット端子Ｓとリセット端子Ｒを備えたフリップフロップ回路３２を備えている。セット端子Ｓとリセット端子Ｒを備えたフリップフロップ回路３２は、セット端子Ｓの電圧が負から正に反転するタイミングで出力端子Ｖoの電圧を負から正に反転させ、リセット端子Rの電圧が負から正に反転するタイミングで出力端子Ｖoの電圧を正から負に反転させる。
図４（Ｅ）に示されているように、セット端子Ｓには第１比較回路１０の出力が反転されて入力されており、（Ｂ）に示される第１比較回路１０の出力が正から負に反転するタイミング（ｔ3、ｔ7）において、フリップフロップ回路３２の出力端子Ｖoの電圧を負から正に反転させる。また、リセット端子Ｒには第２比較回路２０の出力が反転されないで入力されており、（Ｃ）に示される第２比較回路２０の出力が負から正に反転するタイミング（ｔ1、ｔ5）において、フリップフロップ回路３２の出力端子Ｖoの電圧を正から負に反転させる。この結果、（Ｄ）に示す２値化信号Ｖoが得られる。２値化信号Ｖoは、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する。
図４（Ｅ）に示されているように、セット端子Ｓには第１比較回路１０の出力が反転されて入力されており、（Ｂ）に示される第１比較回路１０の出力が正から負に反転するタイミング（ｔ3、ｔ7）において、フリップフロップ回路３２の出力端子Ｖoの電圧を負から正に反転させる。また、リセット端子Ｒには第２比較回路２０の出力が反転されないで入力されており、（Ｃ）に示される第２比較回路２０の出力が負から正に反転するタイミング（ｔ1、ｔ5）において、フリップフロップ回路３２の出力端子Ｖoの電圧を正から負に反転させる。この結果、（Ｄ）に示す２値化信号Ｖoが得られる。２値化信号Ｖoは、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する。
図示はしていないが、セット端子Ｓに第２比較回路２０の出力を反転しないで入力し、リセット端子Rに第１比較回路１０の出力を反転して入力してもよい。
この場合、第２比較回路２０の出力が負から正に反転するタイミング（ｔ1、ｔ5）において、フリップフロップ回路３２の出力端子Ｖoの電圧を負から正に反転させる。また第１比較回路１０の出力が正から負に反転するタイミング（ｔ3、ｔ7）において、フリップフロップ回路３２の出力端子Ｖoの電圧を正から負に反転させる。この結果、（Ｄ）に示したものから２値化信号の立ち上がりと立下りの関係が逆転した２値化信号が得られる。これは、図３の（Ｅ）に示した２値化信号に等しい。
この場合、第２比較回路２０の出力が負から正に反転するタイミング（ｔ1、ｔ5）において、フリップフロップ回路３２の出力端子Ｖoの電圧を負から正に反転させる。また第１比較回路１０の出力が正から負に反転するタイミング（ｔ3、ｔ7）において、フリップフロップ回路３２の出力端子Ｖoの電圧を正から負に反転させる。この結果、（Ｄ）に示したものから２値化信号の立ち上がりと立下りの関係が逆転した２値化信号が得られる。これは、図３の（Ｅ）に示した２値化信号に等しい。
図５から図７は、種々の変形例を例示している。以下では、図４から相違する点のみを説明し、重複説明を省略する。
図５の（Ｆ）は、第１比較回路１０の第１変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第１比較回路１０が作動すると、その出力は、図５（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
図５の（Ｇ）は、第２比較回路２０の第１変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第２比較回路２０が作動すると、その出力は、図５（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に負から正に反転する。
図１０の（３）は、図５の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（４）は、図５の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図５の（Ｅ）は、選択回路３０の第１変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されないで入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されて入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
図５の（Ｆ）は、第１比較回路１０の第１変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第１比較回路１０が作動すると、その出力は、図５（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
図５の（Ｇ）は、第２比較回路２０の第１変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第２比較回路２０が作動すると、その出力は、図５（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に負から正に反転する。
図１０の（３）は、図５の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（４）は、図５の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図５の（Ｅ）は、選択回路３０の第１変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されないで入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されて入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
図６の（Ｆ）は、第１比較回路１０の第２変形例を示すものであり、オペアンプの反転入力端子に閾値電圧Ｖrefが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介してアナログ信号Ｖiが入力される。
第１比較回路１０が作動すると、その出力は、図６（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に負から正に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に正から負に反転する。
図６の（Ｇ）は、第２比較回路２０の第２変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第２比較回路２０が作動すると、その出力は、図６（Ｃ）に示すように、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に負から正に反転する。
図１０の（５）は、図６の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（６）は、図６の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図６の（Ｅ）は、選択回路３０の第２変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されて入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されて入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
第１比較回路１０が作動すると、その出力は、図６（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に負から正に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に正から負に反転する。
図６の（Ｇ）は、第２比較回路２０の第２変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第２比較回路２０が作動すると、その出力は、図６（Ｃ）に示すように、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に負から正に反転する。
図１０の（５）は、図６の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（６）は、図６の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図６の（Ｅ）は、選択回路３０の第２変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されて入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されて入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
図７の（Ｆ）は、第１比較回路１０の第３変形例を示すものであり、オペアンプの反転入力端子にアナログ信号Ｖiが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介して閾値電圧Ｖrefが入力される。
第１比較回路１０が作動すると、その出力は、図７（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
図７の（Ｇ）は、第２比較回路２０の第３変形例を示すものであり、オペアンプの反転入力端子に閾値電圧Ｖrefが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介してアナログ信号Ｖiが入力される。
第２比較回路２０が作動すると、その出力は、図７（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
図１０の（７）は、図７の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（８）は、図７の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図７の（Ｅ）は、選択回路３０の第３変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されないで入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されないで入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
図４〜図７の（Ｆ）と（Ｇ）の回路、あるいは図１０の回路では、ｎＭＯＳを利用しているが、ｐＭＯＳを用いることもできる。ｐＭＯＳを用いる場合、図４〜図７の（Ｆ）の回路では、オペアンプの出力端子を反転せずにゲートに入力し、図４〜図７の（Ｇ）の回路では、オペアンプの出力端子を反転してゲートに入力する。
第１比較回路１０が作動すると、その出力は、図７（Ｂ）に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
図７の（Ｇ）は、第２比較回路２０の第３変形例を示すものであり、オペアンプの反転入力端子に閾値電圧Ｖrefが入力され、オペアンプの非反転入力端子に、抵抗Ｒ2を介してアナログ信号Ｖiが入力される。
第２比較回路２０が作動すると、その出力は、図７（Ｃ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
図１０の（７）は、図７の（Ｆ）と同等に作動する第１比較回路の別の実施例を示し、図１０の（８）は、図７の（Ｇ）と同等に作動する第２比較回路の別の実施例を示している。
図７の（Ｅ）は、選択回路３０の第３変形例を示しており、セット端子Ｓには第１比較回路１０の出力が反転されないで入力されており、リセット端子Ｒには第２比較回路２０の出力が反転されないで入力されている。フリップフロップ回路は、（Ｄ）に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する２値化信号Ｖoを出力する。
図４〜図７の（Ｆ）と（Ｇ）の回路、あるいは図１０の回路では、ｎＭＯＳを利用しているが、ｐＭＯＳを用いることもできる。ｐＭＯＳを用いる場合、図４〜図７の（Ｆ）の回路では、オペアンプの出力端子を反転せずにゲートに入力し、図４〜図７の（Ｇ）の回路では、オペアンプの出力端子を反転してゲートに入力する。
（第２実施例）
図８は、２値化するための閾値電圧Ｖrefを、脈動するアナログ電圧Ｖiの平均電圧に揃える回路を示している。２値化するための閾値電圧Ｖrefを、脈動するアナログ電圧Ｖiの平均電圧に揃えると、正から負に反転して負から正に反転するまでの時間と、負から正に反転して正から負に反転するまでの時間がほぼ等しい二値化信号を得ることができる。
図９は、磁気抵抗素子１００，１０２からアナログ信号を得る回路を示しており、オペアンプ１０４の反転入力端子に、抵抗９４と抵抗９６で分圧されたポイントPの電圧が入力されている。なお図示９２は、一定電圧に調整するＩＣである。
磁気抵抗素子１００，１０２を通常に用いると、バイアス電圧（直流成分）に正弦的に変動する交流成分が重複した電圧が出力され、その直流成分が温度によって変化する。図９の回路によると、アナログ信号Ｖiのバイアス電圧（脈動するアナログ信号Ｖiの平均電圧）は、抵抗９４と抵抗９６で分圧されたポイントＰの電圧に維持される。
ポイントＰの電位を、閾値電圧Ｖrefに用いると、脈動するアナログ信号Ｖiの平均電圧によって２値化することができ、正から負に反転して負から正に反転するまでの時間と、負から正に反転して正から負に反転するまでの時間がほぼ等しい二値化信号を得ることができる。
図８は、２値化するための閾値電圧Ｖrefを、脈動するアナログ電圧Ｖiの平均電圧に揃える回路を示している。２値化するための閾値電圧Ｖrefを、脈動するアナログ電圧Ｖiの平均電圧に揃えると、正から負に反転して負から正に反転するまでの時間と、負から正に反転して正から負に反転するまでの時間がほぼ等しい二値化信号を得ることができる。
図９は、磁気抵抗素子１００，１０２からアナログ信号を得る回路を示しており、オペアンプ１０４の反転入力端子に、抵抗９４と抵抗９６で分圧されたポイントPの電圧が入力されている。なお図示９２は、一定電圧に調整するＩＣである。
磁気抵抗素子１００，１０２を通常に用いると、バイアス電圧（直流成分）に正弦的に変動する交流成分が重複した電圧が出力され、その直流成分が温度によって変化する。図９の回路によると、アナログ信号Ｖiのバイアス電圧（脈動するアナログ信号Ｖiの平均電圧）は、抵抗９４と抵抗９６で分圧されたポイントＰの電圧に維持される。
ポイントＰの電位を、閾値電圧Ｖrefに用いると、脈動するアナログ信号Ｖiの平均電圧によって２値化することができ、正から負に反転して負から正に反転するまでの時間と、負から正に反転して正から負に反転するまでの時間がほぼ等しい二値化信号を得ることができる。
（第３実施例）
以下、図面を参照して第３実施例を説明する。第１実施例と共通の作用を有する回路素子には共通した符号を付し、その説明を省略する。
図１１は、第３実施例の２値化回路の全体構成を示している。第３実施例の２値化回路は、脈動するアナログ信号Ｖiのピーク電圧Ｖtopを維持するピークホールド回路７０と、脈動するアナログ信号Ｖiのボトム電圧Ｖbottomを維持するボトムホールド回路８０を備えていることを特徴としている。第３実施例の２値化回路では、ピーク電圧Ｖtopとボトム電圧Ｖbottomを利用して、閾値電圧Ｖrefと高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2を生成する。
以下、図面を参照して第３実施例を説明する。第１実施例と共通の作用を有する回路素子には共通した符号を付し、その説明を省略する。
図１１は、第３実施例の２値化回路の全体構成を示している。第３実施例の２値化回路は、脈動するアナログ信号Ｖiのピーク電圧Ｖtopを維持するピークホールド回路７０と、脈動するアナログ信号Ｖiのボトム電圧Ｖbottomを維持するボトムホールド回路８０を備えていることを特徴としている。第３実施例の２値化回路では、ピーク電圧Ｖtopとボトム電圧Ｖbottomを利用して、閾値電圧Ｖrefと高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2を生成する。
図１１に示すように、アナログ信号Ｖiは、ピークホールド回路７０の入力端子とボトムホールド回路８０の入力端子のそれぞれに入力している。ピークホールド回路７０とボトムホールド回路８０の出力端子間には、４つの抵抗Ｒ１０〜Ｒ４０が直列に設けられており、抵抗Ｒ１０と抵抗Ｒ２０の間に第１接続端子７２が形成されており、抵抗Ｒ２０と抵抗Ｒ３０の間に第２接続端子７４が形成されており、抵抗Ｒ３０と抵抗Ｒ４０の間に第３接続端子７６が形成されている。
抵抗Ｒ１０〜Ｒ４０の抵抗値は同一である。したがって、各接続端子７２、７４、７６の電圧は、以下の値に調整される。
抵抗Ｒ１０〜Ｒ４０の抵抗値は同一である。したがって、各接続端子７２、７４、７６の電圧は、以下の値に調整される。
図１１に示すように、第２接続端子７４の電圧は、ピーク電圧Ｖtopとボトム値Ｖbottomの中心値に調整されており、この電圧は閾値電圧Ｖrefとして用いられる。第１接続端子７２の電圧は、閾値電圧Ｖrefとピーク電圧Ｖtopの間に調整されており、この電圧は高側オフセット閾値電圧Ｖref１として用いられる。第３接続端子７６の電圧は、閾値電圧Ｖrefとボトム値Ｖbottomの間に調整されており、この電圧は低側オフセット閾値電圧Ｖref2として用いられる。
図１１に示すように、第１比較回路１０は、第１オペアンプ１２と第１スイッチ切換回路５０を備えている。第１オペアンプ１２の非反転入力端子には、アナログ信号Ｖiが入力している。第１スイッチ切換回路５０は、第１オペアンプ１２の出力に応じて、第１オペアンプ１２の反転入力端子に接続する端子を、第１接続端子７２と第２接続端子７４の間で切替える。即ち、第１スイッチ切換回路５０は、第１オペアンプ１２の出力に応じて、第１オペアンプ１２の反転入力端子に入力する電圧を、高側オフセット閾値電圧Ｖref１と閾値電圧Ｖrefの間で切換える。
第２比較回路２０は、第２オペアンプ２２と第２スイッチ切換回路６０を備えている。第２オペアンプ２２の非反転入力端子には、アナログ信号Ｖiが入力している。第２スイッチ切換回路６０は、第２オペアンプ２２の出力に応じて、第２オペアンプ２２の反転入力端子に接続する端子を、第２接続端子７４と第３接続端子７６の間で切替える。即ち、第２スイッチ切換回路６０は、第２オペアンプ２２の出力に応じて、閾値電圧Ｖrefと低側オフセット閾値電圧Ｖref2の間で切換える。
第３実施例の２値化回路はさらに、セット・リセット機能を有するフリップフロップ回路３２の選択回路を備えている。第１オペアンプ１２の出力は、反転した後にフリップフロップ回路３２のリセット端子Ｒに入力している。第２オペアンプ１２の出力は、反転しないでフリップフロップ回路３２のセット端子Ｓに入力している。
第２比較回路２０は、第２オペアンプ２２と第２スイッチ切換回路６０を備えている。第２オペアンプ２２の非反転入力端子には、アナログ信号Ｖiが入力している。第２スイッチ切換回路６０は、第２オペアンプ２２の出力に応じて、第２オペアンプ２２の反転入力端子に接続する端子を、第２接続端子７４と第３接続端子７６の間で切替える。即ち、第２スイッチ切換回路６０は、第２オペアンプ２２の出力に応じて、閾値電圧Ｖrefと低側オフセット閾値電圧Ｖref2の間で切換える。
第３実施例の２値化回路はさらに、セット・リセット機能を有するフリップフロップ回路３２の選択回路を備えている。第１オペアンプ１２の出力は、反転した後にフリップフロップ回路３２のリセット端子Ｒに入力している。第２オペアンプ１２の出力は、反転しないでフリップフロップ回路３２のセット端子Ｓに入力している。
図１２に、第１スイッチ切換回路５０と第２スイッチ切換回路６０の具体的な構成を示す。
第１スイッチ切換回路５０は、第１トランジスタ５２と第２トランジスタ５４を備えている。第１トランジスタ５２は、第１オペアンプ１２の反転入力端子と第１接続端子７２の間に設けられている。第１トランジスタ５２のゲートには、インバータによって反転した第１オペアンプ１２の出力が入力している。第２トランジスタ５４は、第１オペアンプ１２の反転入力端子と第２接続端子７４の間に設けられている。第２トランジスタ５４のゲートには、インバータによって反転していない第１オペアンプ１２の出力が入力している。
第２スイッチ切換回路６０は、第３トランジスタ６２と第４トランジスタ６４を備えている。第３トランジスタ６２は、第２オペアンプ２２の反転入力端子と第２接続端子７４の間に設けられている。第３トランジスタ６２のゲートには、インバータによって反転した第２オペアンプ２２の出力が入力している。第４トランジスタ６４は、第２オペアンプ２２の反転入力端子と第３接続端子７６の間に設けられている。第４トランジスタ６４のゲートには、インバータによって反転していない第２オペアンプ２２の出力が入力している。
第１スイッチ切換回路５０は、第１トランジスタ５２と第２トランジスタ５４を備えている。第１トランジスタ５２は、第１オペアンプ１２の反転入力端子と第１接続端子７２の間に設けられている。第１トランジスタ５２のゲートには、インバータによって反転した第１オペアンプ１２の出力が入力している。第２トランジスタ５４は、第１オペアンプ１２の反転入力端子と第２接続端子７４の間に設けられている。第２トランジスタ５４のゲートには、インバータによって反転していない第１オペアンプ１２の出力が入力している。
第２スイッチ切換回路６０は、第３トランジスタ６２と第４トランジスタ６４を備えている。第３トランジスタ６２は、第２オペアンプ２２の反転入力端子と第２接続端子７４の間に設けられている。第３トランジスタ６２のゲートには、インバータによって反転した第２オペアンプ２２の出力が入力している。第４トランジスタ６４は、第２オペアンプ２２の反転入力端子と第３接続端子７６の間に設けられている。第４トランジスタ６４のゲートには、インバータによって反転していない第２オペアンプ２２の出力が入力している。
第１比較回路１０が作動すると、図１３（Ａ）のステップ状に変化する電圧レベル４２に示すように、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に比較基準値を閾値電圧Ｖrefに切り換え、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に比較基準値を高側オフセット閾値電圧Ｖref１に切り換える。
図１３（Ｂ）は、第１比較回路１０の出力がインバータによって反転した後の出力ＶＡ（フリップフロップ回路３２のリセット端子Ｒに入力する信号）を示しており、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
図１３（Ｂ）は、第１比較回路１０の出力がインバータによって反転した後の出力ＶＡ（フリップフロップ回路３２のリセット端子Ｒに入力する信号）を示しており、アナログ信号値Ｖiが高側オフセット閾値電圧Ｖref１を上回った時ｔ2、ｔ6に正から負に反転し、アナログ信号値Ｖiが閾値電圧Ｖrefを下回った時ｔ3、ｔ7に負から正に反転する。
第２比較回路２０が作動すると、図１３（Ａ）のステップ状に変化する電圧レベル４４に示すように、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に、比較基準値を低側オフセット閾値電圧Ｖref２に切り換え、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に、比較基準値を閾値電圧Ｖrefに切り換える。
図１３（Ｃ）は、第２比較回路２０の出力を示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
図１３（Ｃ）は、第２比較回路２０の出力を示しており、アナログ信号値Ｖiが閾値電圧Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが低側オフセット閾値電圧Ｖref２を下回った時ｔ4、ｔ8に正から負に反転する。
フリップフロップ回路３２のリセット端子Ｒには、第１比較回路１０の出力が反転されて入力されており、（Ｂ）に示されるその出力が負から正に反転するタイミング（ｔ3、ｔ7）において、フリップフロップ回路３２の出力端子Ｖoの電圧を正から負に反転させる。また、セット端子Ｓには第２比較回路２０の出力が入力されており、（Ｃ）に示される第２比較回路２０の出力が負から正に反転するタイミング（ｔ1、ｔ5）において、フリップフロップ回路３２の出力端子Ｖoの電圧を負から正に反転させる。この結果、（Ｄ）に示す２値化信号Ｖoが得られる。２値化信号Ｖoは、アナログ信号値Ｖiが閾値Ｖrefを上回った時ｔ1、ｔ5に負から正に反転し、アナログ信号値Ｖiが閾値Ｖrefを下回った時ｔ3、ｔ5に負から正に反転する。
図１１及び１２に示す２値化回路によると、ピーク電圧Ｖtopとボトム電圧Ｖbottomを利用して高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2を生成する。このため、高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2が、脈動するアナログ信号Ｖiの振幅に応じて変動することができる。
例えば、測定対象が磁束密度を計測する磁気抵抗素子から得られるアナログ信号の場合、得られるアナログ信号の振幅が温度変化によって大きく低下することが知られている。例えば、磁気抵抗素子から得られるアナログ信号は、環境温度が−４０℃から１８０℃に変動すると、得られるアナログ信号の振幅が１／４に低下することがある。このため、仮に、高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2が固定されている場合を考えると、得られるアナログ信号の振幅が小さくなり過ぎてアナログ信号値がその高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2を超えることができない事態が発生してしまう。この場合、脈動するアナログ信号を正確に２値化することができなくなってしまう。
一方、図１１に示す２値化回路によると、高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2は、脈動するアナログ信号の振幅が小さくなったとしても、それに応じて調整されるので脈動するアナログ信号を正確に２値化することができる。
例えば、測定対象が磁束密度を計測する磁気抵抗素子から得られるアナログ信号の場合、得られるアナログ信号の振幅が温度変化によって大きく低下することが知られている。例えば、磁気抵抗素子から得られるアナログ信号は、環境温度が−４０℃から１８０℃に変動すると、得られるアナログ信号の振幅が１／４に低下することがある。このため、仮に、高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2が固定されている場合を考えると、得られるアナログ信号の振幅が小さくなり過ぎてアナログ信号値がその高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2を超えることができない事態が発生してしまう。この場合、脈動するアナログ信号を正確に２値化することができなくなってしまう。
一方、図１１に示す２値化回路によると、高側オフセット閾値電圧Ｖref１と低側オフセット閾値電圧Ｖref2は、脈動するアナログ信号の振幅が小さくなったとしても、それに応じて調整されるので脈動するアナログ信号を正確に２値化することができる。
Ｖi：アナログ信号
Ｖref；閾値電圧
Ｖref1：高側オフセット閾値電圧
Ｖref2：低側オフセット閾値電圧
１０：第１比較回路
１２：第１オペアンプ
２０：第２比較回路
２２：第２オペアンプ
３０：選択回路
３２：フリップフロップ回路
Ｖref；閾値電圧
Ｖref1：高側オフセット閾値電圧
Ｖref2：低側オフセット閾値電圧
１０：第１比較回路
１２：第１オペアンプ
２０：第２比較回路
２２：第２オペアンプ
３０：選択回路
３２：フリップフロップ回路
Claims (6)
- 脈動するアナログ信号を２値化する回路であり、
そのアナログ信号値が閾値を下回った時と、そのアナログ信号値がその閾値よりも高く設定されている高側オフセット閾値を上回った時に、出力を反転させる第１比較回路と、
そのアナログ信号値が閾値を上回った時と、そのアナログ信号値がその閾値よりも低く設定されている低側オフセット閾値を下回った時に、出力を反転させる第２比較回路と、
第１比較回路と第２比較回路の出力信号を入力し、そのアナログ信号値が閾値を下回った時に生じた第１比較回路の出力反転現象と、そのアナログ信号値が閾値を上回った時に生じた第２比較回路の出力反転現象を選択して出力を反転させる選択回路と、
を備えている２値化回路。 - 第１比較回路は、閾値を入力する端子と、その端子に入力された閾値から高側オフセット閾値を作り出す回路を備えており、
第２比較回路は、閾値を入力する端子と、その端子に入力された閾値から低側オフセット閾値を作り出す回路を備えていることを特徴とする請求項１の２値化回路。 - 第１比較回路と第２比較回路は、閾値を入力する端子を備えており、
アナログ信号を出力する回路は、脈動するアナログ信号の平均値を維持するポイントを備えており、
前記端子が前記ポイントに接続されていることを特徴とする請求項１又は２の２値化回路。 - アナログ信号を出力する回路に接続されているとともに、脈動するアナログ信号のピーク値を維持するピークホールド回路と、
アナログ信号を出力する回路に接続されているとともに、脈動するアナログ信号のボトム値を維持するボトムホールド回路をさらに備えており、
前記閾値は、前記ピーク値と前記ボトム値の間に調整されていることを特徴とする請求項１の２値化回路。 - 前記閾値は、前記ピーク値と前記ボトム値の中心値に調整されていることを特徴とする請求項４の２値化回路。
- 前記高側オフセット閾値は、前記閾値と前記ピーク値の間に調整されており、
前記低側オフセット閾値は、前記閾値と前記ボトム値の間に調整されていることを特徴とする請求項４又は５の２値化回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010078358A (ja) * | 2008-09-24 | 2010-04-08 | Toyota Central R&D Labs Inc | ２値化回路と位相差判別装置 |
| JP2011061337A (ja) * | 2009-09-08 | 2011-03-24 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP2014109534A (ja) * | 2012-12-04 | 2014-06-12 | Hioki Ee Corp | 周波数測定装置および周波数測定方法 |
| JPWO2020065816A1 (ja) * | 2018-09-27 | 2021-08-30 | 理化工業株式会社 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2214304B1 (en) * | 2009-01-30 | 2011-10-12 | Alcatel Lucent | Switch mode assisted linear amplifier for baseband signal amplification |
| DE102019107641A1 (de) * | 2019-03-25 | 2020-10-01 | Eaton Intelligent Power Limited | Schaltungsanordnung und Verfahren zur Überwachung eines wechselspannungsförmigen Signals |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161869A (en) * | 1978-06-12 | 1979-12-21 | Nec Corp | Amplitude limiting device |
| JPS60250711A (ja) * | 1984-05-28 | 1985-12-11 | Seiko Epson Corp | シユミツト・トリガ−回路 |
| JPS63232515A (ja) * | 1987-03-19 | 1988-09-28 | Sumitomo Electric Ind Ltd | ３値レベル信号識別回路 |
| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
| JPH0221720A (ja) * | 1988-07-11 | 1990-01-24 | Sumitomo Electric Ind Ltd | 波形整形回路 |
| JPH02256313A (ja) * | 1989-03-29 | 1990-10-17 | Sharp Corp | データ識別回路 |
| JPH05291897A (ja) * | 1992-04-10 | 1993-11-05 | Toshiba Corp | ヒステリシス特性を有する入力回路 |
| JPH09153774A (ja) * | 1995-11-30 | 1997-06-10 | Kenwood Corp | 波形成形回路 |
| JP2000324180A (ja) * | 1999-05-12 | 2000-11-24 | Hitachi Ltd | 有極性ｒｔｚ信号用データ受信回路 |
| JP2005018439A (ja) * | 2003-06-26 | 2005-01-20 | Hitachi Ltd | メモリモジュールおよびバスシステム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884522A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Corp | レベル比較器 |
| US4529892A (en) * | 1982-11-23 | 1985-07-16 | Rca Corporation | Detection circuitry with multiple overlapping thresholds |
| JPH04137275A (ja) * | 1990-09-28 | 1992-05-12 | Toshiba Corp | ピックアップの速度検出装置 |
| US5442283A (en) * | 1993-09-03 | 1995-08-15 | Allegro Microsystems, Inc. | Hall-voltage slope-activated sensor |
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
| US6798301B1 (en) * | 2001-06-11 | 2004-09-28 | Lsi Logic Corporation | Method and apparatus for controlling oscillation amplitude and oscillation frequency of crystal oscillator |
-
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- 2007-03-13 US US11/717,169 patent/US20070285291A1/en not_active Abandoned
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161869A (en) * | 1978-06-12 | 1979-12-21 | Nec Corp | Amplitude limiting device |
| JPS60250711A (ja) * | 1984-05-28 | 1985-12-11 | Seiko Epson Corp | シユミツト・トリガ−回路 |
| JPS63232515A (ja) * | 1987-03-19 | 1988-09-28 | Sumitomo Electric Ind Ltd | ３値レベル信号識別回路 |
| JPH01265718A (ja) * | 1988-04-18 | 1989-10-23 | Toshiba Corp | シュミットトリガ回路 |
| JPH0221720A (ja) * | 1988-07-11 | 1990-01-24 | Sumitomo Electric Ind Ltd | 波形整形回路 |
| JPH02256313A (ja) * | 1989-03-29 | 1990-10-17 | Sharp Corp | データ識別回路 |
| JPH05291897A (ja) * | 1992-04-10 | 1993-11-05 | Toshiba Corp | ヒステリシス特性を有する入力回路 |
| JPH09153774A (ja) * | 1995-11-30 | 1997-06-10 | Kenwood Corp | 波形成形回路 |
| JP2000324180A (ja) * | 1999-05-12 | 2000-11-24 | Hitachi Ltd | 有極性ｒｔｚ信号用データ受信回路 |
| JP2005018439A (ja) * | 2003-06-26 | 2005-01-20 | Hitachi Ltd | メモリモジュールおよびバスシステム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010078358A (ja) * | 2008-09-24 | 2010-04-08 | Toyota Central R&D Labs Inc | ２値化回路と位相差判別装置 |
| JP2011061337A (ja) * | 2009-09-08 | 2011-03-24 | Ricoh Co Ltd | ヒステリシスコンパレータ |
| JP2014109534A (ja) * | 2012-12-04 | 2014-06-12 | Hioki Ee Corp | 周波数測定装置および周波数測定方法 |
| JPWO2020065816A1 (ja) * | 2018-09-27 | 2021-08-30 | 理化工業株式会社 | 比較回路、ゼロ点検知回路、交流電力調整器及び信号比較方法 |
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