JPS62214583A - メモリの出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明メモリの出力回路を以下の項目に従って説明する
。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１背景技術［第４、第５図コ Ｄ０発明が１４１　廓１−　ｋ−））　＋　Ｘ　ＦＪす
Ｍ占ｒｌｊｔＲＩ’ｌ］Ｅ９問題点を解決するための手
段 Ｆ１作用 Ｇ、実施例〔第１図乃至第３図］ ａ、一つの実施例［第１図、第２図］ ｂ、他の実施例［第３図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明はメモリの出力回路に関するものである。

（Ｂ、発明の概要） 本発明は、メモリの出力回路において 読み出し速度を速くするため、 アドレス遷移を示すイコライズ信号を受けると出力回路
の出力電圧を略しきい値電圧にしようとするプリチャー
ジ回路を設けたものである。

従って、本発明メモリの出力回路によれば、アドレスバ
ッファに入力されたときそれに応じたデータ信号がメモ
リから出力回路に入力される前にイコライズ信号によっ
てプリチャージ回路を動作させて出力回路の出力電圧を
出力回路の出力端子に接続される回路のしきい値電圧に
比較的近い値にすることができる。依って、新しいアド
レスの記憶内容を示す信号が出力回路に入力された後直
ちに出力回路の出力電圧を出力回路に入力されたそのデ
ータ信号に対応した大きさにすることができ、読み出し
速度を高めることができる。

（Ｃ，背景技術）［第４図、第５図］ 第４図はメモリ及びその周辺回路を示すものである。同
図において、ａはアドレス入力信号を受けるアドレスバ
ッファ、ｂはアドレスバッファａを介して受けたアドレ
ス入力信号をデコードするアドレスデコーダ、Ｃはメモ
リ（例えばスターティックメモリ）、ｄは該メモリＣか
ら読み出された信号を増幅するセンスアンプ、ｅはセン
スアンプ（ｌの出力信号を受けて動作する出力回路であ
る。

第５図は出力回路の従来例の−を示す具体的回路図であ
る。同図において、Ｉａ、ｒｂはインバータ、Ｑｌ、Ｑ
ｌはコンプリメンタリＭＯ３増幅回路を構成するＭＯＳ
ＦＥＴで、ＱｌはＰチャンネル型、ＱｌがＮチャンネル
型であり、インバータ１１、■２及びＭＯ３ＦＥＴＱ１
．Ｑｌによって出力回路ｅが構成される。

（Ｄ、発明が解決しようとする問題点）［第６図］ ところで、メモリの出力回路ｅにおいてはデータをより
高速に読み出すことができるようにすることが要求され
ている。というのは、メモリ側はＭＯＳＦＥＴによって
構成され、電源電圧は例えば＋５ｖというように比較的
高いのに対して、そのメモリから読み出したデータを処
理する回路はＴＴＬ（トランジスタ・トランジスタ・ロ
ジック）である場合が多く、その読み出しデータを処理
する回路がＴＴＬにより構成されている場合、その回路
のしきい値電圧は例えば１．５Ｖ程度である。従って、
出力回路ｅの出力電圧がアドレス入力の遷移に伴なって
例えば５ｖの状態からＯｖの状態に変化する場合におい
てはしきい値である１、５ｖより低くなった時にはじめ
てＴＴＬにおいてデータが「ハイ」から「ロウ」に反転
したと受は入れられることになる。また、Ｏｖの状態か
ら５ｖの状態に変化するときも出力回路ｅの出力電圧が
１，５Ｖより高くなった時にはじめてＴＴＬにおいてデ
ータが「ロウ」から「ハイ」に反転したと受は入れられ
ることになる。即ち、出力回路ｅの出力電圧が「ハイ」
の状態から「ロウ」の状態に、あるいは「ロウ」の状態
から「ハイ」の状態に変化するまでの間に時間がかかる
。

第６図はアドレス入力信号、センスアンプの出力及び出
力回路の出力を示すタイムチャートである。同図におい
て、Ｔａはセンスアンプｄの出力が反転した時点からそ
れに伴って出力回路ｅの出力電圧が変化し始める時点ま
での時間を示し、Ｔｂは出力回路ｅの出力電圧が変化し
始めた時点から実際に出力回路ｅの出力電圧が反転した
といえふ」全能にか＾六蒔古すでの部間か千１でせ【１
　μ述した時間は第６図におけるＴｂに相当する。そし
て、メモリの読み出し速度を速くするうえでその時間Ｔ
ｂを短かくすることが好ましい。

そこで、本発明は出力回路の出力電圧がアドレス遷移に
伴って「ハイ」あるいは「ロウ」から（ロウ」あるいは
「ハイ」に変化する場合におけるその変化に要する時間
を短かくすることによりメモリの読み出し速度を速くす
ることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明メモリの出力回路は上記問題点を解決するため、
アドレス遷移を示すイコライズ信号を受けると出力回路
の出力信号を略しきい値電圧にしようとするプリチャー
ジ回路を設けてなることを特徴とするものである。

（Ｆ、作用） 従って、本発明メモリの出力回路によれば、アドレスバ
ッファにアドレス信号が入力されたときそれに応じてメ
モリからのデータ信号が出力回路に入力される前にイコ
ライズ信号によってプリチャージ回路を動作させて出力
回路の出力信号を出力回路の出力端子に接続される回路
のしきい値電圧に比較的近い値にしておくことができる
。

依って、新しいアドレスの記憶内容を示す信号が出力回
路に入力された後直ちに出力回路の出力電圧をその出力
回路の入力された信号に対応した大きさにすることが↑
き、読み出し速度を高めることができる。

（Ｇ、実施例）［第１図乃至第３図］ 以下に、本発明メモリの出力回路を添附図面に示した実
施例に従って説明する。

（ａ、一つの実施例）［第１図、第２図コ第１図は本発
明メモリの出力回路の実施の一例を示す回路図である。

１はアドレスバッファ、２はアドレスデコーダ、３はメ
モリ、４はセンスアンプ、５は出力回路である。

１１はセンスアンプ４の出力信号を反転するインへ−夕
、Ｉ２はインバータ１１の出力信号を反転するインバー
タで、該インバータＩ２の出力信号はノア回路ＮＯＲ及
びナンド回路ＮＡＮＤの一方の入力端子に入力されるよ
うにされている。

Ｉ３は上記アドレスバッファｌからのイコライズ信号を
反転するインバータである。このイコライズ信号はアド
レス入力信号の変化、即ち、アドレス遷移を報せる信号
としてアドレスバッファ１において発生され、出力回路
５のインバータＩ３に入力される。そして、該インバー
タエ３の出力信号が上記ナンド回路ＮＡＮＤの他方の入
力端子に入力され、またインバータ■３の出力信号はイ
ンバータＩ４によって反転され、該インバータエ４の出
力信号が上記ノア回路ＮＯＨの他方の入力端子に入力さ
れる。

ＱｌはＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ、　Ｑ　２　ハ
ＮチャンネルＭＯ５ＦＥＴで、互いに直列に接続されて
コンプリメンタリＭＯＳ回路を構成しており、ＭＯＳＦ
ＥＴＱｌはナンド回路ＮＡＮＤにより制御され、ＭＯ３
ＦＥＴＱ２はノア回路ＮＯＨにより制御され、ＭＯＳＦ
ＥＴＱｌとＱｌとの接続点が出力回路５の出力端子とな
る。

６は出力端子をプリチャージするプリチャージ回路で、
ＰチャンネルＭＯ３ＦＥＴＱ３とＮチャンネルＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　４からなるコンプリメンタリＭＯＳ
回路により構成されており、その出力端子はＭＯＳＦＥ
ＴＱｌとＱｌからなるコンプリメンタリＭＯＳ回路の出
力端子に接続されている。

そして、ＭＯＳＦＥＴＱ３はインバータＩ３の出力信号
により制御され、ＭＯＳＦＥＴＱ４はインバータエ４の
出力信号により制御されるようになっている。

次に、動作説明をする。

通常時はアドレスバッファｌからはイコライズ信号が発
生しない、このときはインバータＸ３の出力信号が「ハ
イ」であるのでプリチャージ回路７を構成するＰチャン
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３はオフ状態を保つ、
また、インバータＩ４の出力信号Ｑ４もオフ状態を保つ
、従って、通常時にはプリチャージ回路６は全く動作せ
ず、存在しないと全く同じである。

ちなみに、この通常時においてはセンスアンプ４の出力
信号が「ハイ」であるか「ロウ」であるかによってＭＯ
３ＦＥＴＱ２及びＱｌのゲートに加わる電圧が「ロウ」
になったり「ハイ」になったりし、センスアンプルの出
力信号がそのまま出力回路５の出力信号となって現われ
る。

次に、アドレス入力信号がアドレスバッファ１に入力さ
れた場合の動作を第２図に従って説明する。

アドレス入力信号がアドレスバッファ１に入力されると
アドレスバッファ１においてアドレスの遷移を示すイコ
ライズ信号が発生しこれがインバータＩ３に入力される
。この発生タイミングはセンスアンプ４の出力信号が「
ロウ」から「ハイ」あるいは「ハイ」か「ロウ」に切換
わるより適宜前になるように設定されている。

７Ｍ→イブ盾８清くＩソバ−々Ｔ６Ｌご１十七釣スとイ
ンバータエ３の出力信号が「ロウ」になり、インバータ
Ｔ４の出力信号が「ハイ」になり、その結果、プリチャ
ージ回路６を構成するＭＯ３ＦＥＴＱ３及びＱ４がオン
する。一方、出力回路５の要部を成すＭ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　Ｌ及びＱ２はセンスアンプ４の出力信号が「
ハイ」であるか「ロウ」であるかに応じていずれか一方
がオンし他方がオフした状態から双方がオフする状態に
切換わる。

従って、イコライズ信号が立ち上がると出力回路５の出
力電圧がプリチャージ回路６のＭＯ３ＦＥＴＱ３とＱ４
とのレシオで決まる電圧（これは出力回路５の出一端子
が接続されるＴＴＬ等の回路のしきい値と略等しい値に
設定されている。）になろうとする変化を開始すること
になる。従って、例えば出力回路５の出力電圧が「ハイ
」であったときはその出力電圧が電源電圧Ｖｄｄから低
下し始め、その逆に出力電圧が「ロウ」であったときは
その出力電圧がＯｖから上昇し始める。

しかし、その出力電圧がそのＴＴＬ等回路のしきい値に
達する前にイコライズ信号が立ち下がるようにイコライ
ズ信号のパルス幅ｔ１が設定されているのでイコライズ
（ｉ号によって出力回路５の出力電圧がＴＴＬ等のしき
い値電圧に達してしまう惧れはない、そして、イコライ
ズ信号が立ち下る少し前にセンスアンプ４から新たなア
ドレスに対応した読み出しデータ信号が発生するように
なっている。

イコライズ信号が立ち下るとプリチャージ回路６を構成
するＭＯ３ＦＥＴＱ３及びＱ４は共にオフ状態に戻り出
力回路５に影響を与えない状態になる。また、イコライ
ズ信号が立ち下ることによりＭＯ３ＦＥＴＱ１、Ｑ２は
共にオフとなっていた状態からセンスアンプ４の出力電
圧に対応していずれか一方がオンに、他方がオフににな
った状態に変化し、出力回路５の出力電圧がセンスアン
プ４の出力信号に対応したものになるように変化するこ
とになる。第２図における出力回路の出力信号の実線は
、その出力信号がアドレス遷移に伴って「ハイ」から「
ロウ」に変化する場合と「ロウ」から「ハイ」に変化す
る場合の双方を示しており、また、２点鎖線はプリチャ
ージ回路を設けない場合の出力回路５の出力信号波形を
示す、ｔ２は本発明による信号切換わり時点と従来の場
合における時点との間の時間を示し、その時間ｔ２分未
発明の方が従来よりも読み出し速度を高速化することが
できる。

（ｂ、他の実施例）［第３図］ 第３図は本発明メモリの出力回路の他の実施例を示すも
のである。この実施例はコンプリメンタリＭＯ３によっ
てではなくＮチャンネルＭＯＳＦＥＴにより回路を構成
したものである。

このメモリの出力回路においては、イコライズ信号をイ
ンバータＩ５により反転し、該インバータＩ５の出力信
号をインバータＩ６により反転し、該インバータ■６の
出力信号をノア回路Ｎ０Ｒ１及びＮ０Ｒ２の一方の入力
端子に印加するとＱ３及びＱ４のゲートに印加するよう
にされている。そして、センスアンプ４の出力信号をイ
ンバータ１１により反転し、該インバータ１１の出力信
号をインバータエ２により反転し、該インバータＩ２の
出力信号をノア回路Ｎ０Ｒ２の他方の入力端子及びイン
バータエフの入力端子に印加し、該インバータエフの出
力信号をノア回路Ｎ０Ｒ１の他方の入力端子に入力し、
該ノア回路Ｎ。

Ｒ１の出力信号によりＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔを
駆動し、ノア回路Ｎ０Ｒ２の出力信号によりＭＯ３ＦＥ
ＴＱ２を駆動するようにしてなる。

このように第３図に示すメモリの出力回路は第１図に示
すメモリの出力回路と若干相違した点を有するが、その
相違は回路がコンプリメンタリＭＯ８回路ではなくＮチ
ャンネルＭＯＳＦＥＴによって構成したことに起因して
生じるものであり、動作原理に基本的な差異はない。

以上に述べたように図示したメモリの出力回路によれば
、アドレス入力信号がアドレスバッファ１にλ力水ハ、
ス）−峯ハ、に広１−た言存λ出１．データイ貢号がセ
ンスアンプ４から出力される前にアドレスバッファ１か
らアドレス遷移を示すイコライズ信号が出力され、この
イコライズ信号が出力回路５に入力される。そして、イ
コライズ信号が入力されると出力回路５の要部を成すＭ
Ｏ３ＦＥＴＱ１とＱ２が共にオフし、プリチャージ回路
６が動作する。すると、出力回路５の出力電圧はプリチ
ャージ回路６を構成するＭＯ３ＦＥＴＱ３とＱ４とのレ
シオによってＴＴＬ回路のしきい値電圧に設定されてい
る電圧に近づく、そして、しきい電圧に達する少し前に
イコライズ信号が消える。

一方、センスアンプ４の出力信号はイコライズ信号が消
える少し前にアドレス遷移に応じたものに切換わってい
る。

そして、イコライズ信号が消えるとプリチャージ回路５
を構成するＭＯＳＦＥＴＱ３、Ｑ４が共にオフし、出力
回路５の要部を成すＭＯ５ＦＥＴＱ１、Ｑ２がセンスア
ンプルの出力信号に応じてオン状態、オフ状態になる。

即ち、プリチャージ回路６の動きにより出力回路５の出
力電圧はセンスアンプ４の出力信号がアドレス遷移に伴
って切換わる前にＴＴＬ回路のしきい値電圧に近い値に
なり、センスアンプ４の出力信号がアドレス遷移に応じ
て切換った後はそのしきい値電圧に近い値からセンスア
ンプ４の出力信号に対応した値に電圧が切換わる。従っ
て、読み出し速度が速くなる。

（Ｈ，発明の効果） 以上に述べたところから明らかなように本発明メモリの
出力回路は、アドレス遷移を示すイコライズ信号を受け
、該イコライズ信号を受けると出力電圧をそれの最大値
と最小値の中間の値を有する予め設定されたしきい値電
圧に略等しい値にしようとするプリチャージ回路を備え
たことを特徴とするものである。

従って、本発明メモリの出力回路によれば、アドレスバ
ッファにアドレス入力信号が入力されたときそれに応じ
たデータ信号がメモリから出力回路に入力される前にイ
コライズ信号によってプリチャージ回路を動作させて出
力回路の出力信号を出力回路の出力端子に接続される回
路のしきい値電圧に比較的近い値にすることができる。

依って、新しいアドレスの記憶内容を示す信号が出力回
路に入力された後直ちに出方回路の出力電圧を出力回路
のその入力された信号に対応した大きさにすることがで
き、読み出し速度を高めることができる。

【図面の簡単な説明】

第１図乃至第２図は本発明メモリの出力回路の実施の一
例を説明するためのもので、第１図は回路図、第２図は
動作説明するためのタイムチャート、第３図は本発明メ
モリの出力回路の他の実施例を示す回路図、第４図は背
景技術を説明するためのメモリと周辺回路を示す回路図
、第５図はメモリの出力回路の従来例を示す回路図、第
６図は第５図に示すメモリの出方回路の問題点を示すタ
イムチャートである。 符号の説明 ５・・・出力回路、 ６・・・プリチャージ回路 回路図（−７の実力色タリ） 第１図 第４図 出力回路の従来例ぞ 木す回路図 Ｍｕ点を示すｑイムチャート 第６図

Claims (1)

【特許請求の範囲】
1. （１）アドレス遷移を示すイコライズ信号を受け、該イ
   コライズ信号を受けると出力電圧をそれの最大値と最小
   値の中間の値を有する予め設定されたしきい値電圧に略
   等しい値にしようとするプリチャージ回路を備えた ことを特徴とするメモリの出力回路