KR20000005822A

KR20000005822A - 반도체집적회로메모리및버스제어방법

Info

Publication number: KR20000005822A
Application number: KR1019990020142A
Authority: KR
Inventors: 스즈키다카아키; 후지오카신야; 사토야스하루
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-06-03
Filing date: 1999-06-02
Publication date: 2000-01-25
Also published as: US6084823A; EP0962937A2; KR100438469B1; TW430815B; DE69935690T2; DE69935690D1; EP0962937A3; EP0962937B1

Abstract

적어도 하나의 메모리 셀 어레이를 가지며 제1 데이터 버스에 접속된 각각의 뱅크를 포함한 반도체 집적 회로 메모리가 제공된다. 각 뱅크에는 커맨드에 의해 지정된 정보가 공급되며, 대응 뱅크에서 데이터 기록 또는 독출 동작을 제어하는 제어부를 포함한다. 제어부는 독출 데이터가 데이터 독출 동작에 의해 제1 데이터 버스에서 출력될 때까지 대응하는 뱅크가 제1 데이터 버스를 점유하지 못하도록 대응 뱅크의 기록 및 독출 동작을 제어한다.

Description

반도체 집적 회로 메모리 및 버스 제어 방법{SEMICONDUCTOR INTEGRATED CIRCUIT MEMORY AND BUS CONTROL METHOD}

본 발명은 일반적으로 반도체 집적 회로 메모리에 관한 것으로, 특히 클록에 동기하여 동작하는 반도체 집적 회로 메모리 및 이러한 반도체 메모리의 데이터 버스를 제어하는 방법에 관한 것이다.

최근에, 데이터 전송율이 증가될 수 있도록, CPU의 속도 상승에 따라서 높은 주파수에서 데이터를 입력하고 출력하는 DRAM(Dynamic Random Access Memory) 장치등의 반도체 메모리 장치가 요구되고 있다.

SDRAM(Synchronous DRAM)장치는 외부로부터 공급된 클록 신호에 동기하여 고속으로 동작할 수 있다.

SDRAM 용의 종래의 데이터 버스 제어 방법이 설명된다.

도 1은 SDRAM의 메모리 셀 주변의 회로 구성을 도시한다. 도 1에 도시된 회로는 커패시터(201)와, NMOS(N 채널 금속 산화물 반도체) 트랜지스터(212, 223, 224) 및 PMOS(P 채널 MOS) 트랜지스터(213, 221, 222)를 포함한다. PMOS 트랜지스터(221, 222) 및 NMOS 트래지스터(223, 224)는 센스 앰프(220)를 구성한다.

메모리 셀을 형성하는 커패시터(201)는 1 비트 데이터를 저장할 수 있다. 커패시터(201) 내에 저장된 데이터는 하기와 같은 한쌍의 데이터 버스 라인(DB, /DB)에 독출된다.

도 1에 도시된 회로에는 클록 신호(CK, /CK)와, 제어 신호(R(독출) 또는 W(기록); 이 경우에 R이 사용됨) 및 어드레스 신호(로우 어드레스와 컬럼 어드레스를 포함)가 공급된다. 제어 신호(R)는 SDRAM 장치 내에서 디코드되어, 로우 어드레스 스트로브 신호(/RAS) 및 컬럼 어드레스 스트로브 신호(/CAS)를 생성한다. 로우 어드레스 스트로브 신호(/RAS)는 SDRAM 장치의 코어 회로에서 하나의 로우 시스템 즉, 워드 라인을 선택한다. 컬럼 어드레스 스트로브 신호(/CAS)는 코어 회로에서하나의 컬럼 시스템 즉, 도 1에 도시된 센스 앰프(220)를 선택한다. 코어 회로는 매트릭스 형태로 배치된 복수의 메모리 셀을 가지는데, 각 컬럼에는 센스 앰프(220)등의 각 센스 앰프가 제공된다. 그러므로, 센스 앰프(220)는 선택된 워드 라인에 접속된 메모리 셀로부터 독출된 데이터를 감지할 수 있다.

신호(/RAS)가 입력될 때, 비트 라인 전송 신호(BLT0)는 로우 레벨로 스위치된다. 이 때, 비트 라인 전송 신호(BLT1)는 하이 레벨 상태이며, NMOS 트랜지스터(203, 204)는 모두 온 상태이다. 그러므로, 비트 라인(BL, /BL)은 센스 앰프(220)에 접속된다. 이와 동시에, 프리차지 신호(PR)는 로우 레벨로 스위치되고, 비트 라인(BL)은 프리차지 상태로부터 벗어난다.

서브 워드 라인 선택 신호(SW)가 활성화되어 하이 레벨로 설정되면, 대응 워드 라인이 선택될 수 있다. 그러므로, 셀 게이트로서 작용하는 NMOS 트랜지스터(202)가 도통되어, 커패시터(201)에 저장된 데이터는 트랜지스터로부터 비트 라인(BL)에 독출된다.

이어서, 센스 앰프 구동 신호(SA1, SA2)가 활성화되고, NMOS 트랜지스터(212, 213)가 도통된다. 이러한 상태에서, 비트 라인(BL, /BL)의 데이터는 NMOS 트랜지스터(203, 204)를 통해 센스 앰프(220)에 의하여 각각 독출된다. 센스 앰프(220)는 전위차(진폭)가 증가될 수 있도록, 비트 라인(BL, /BL)의 데이터 를 증폭한다.

이어서, 컬럼 라인 선택 신호(CL)가 신호(/CAS)에 의해 하이 레벨로 스위치되고, 컬럼 중 하나가 선택된다. 컬럼 게이트로서 작용하는, NMOS 트랜지스터(210, 211)는 턴 온되고, 비트 라인(BL, /BL)의 증폭된 데이터는 각각 데이터 버스 라인(DB, /DB)에 독출된다.

그 후에, 프리차지 커맨드가 입력되고, 프리차지 신호(PR)는 알맞는 타이밍에서 하이 레벨로 스위치된다. 그러므로, NMOS 트랜지스터(207, 208, 209)는 턴 온되고, 비트 라인(BL, /BL)은 주어진 전위(VPR)로 프리차지된다. 따라서, 비트 라인(BL, /BL)은 리셋되고, 다음의 제어 신호(독출(R) 또는 기록(W))를 수신할 준비를 한다.

데이터를 선택된 셀에 기록하는 시점에서, 상기 독출 시퀀스의 역의 순으로 시퀀스가 실행된다. 그러므로, 데이터 버스 라인(DB, /DB)의 데이터는 커패시터(201)에 저장된다.

이제, 종래의 SDRAM의 독출 동작 및 기록 동작을 나타내는 도 2 내지 도 8에 대하여 설명한다.

도 2는 데이터 독출 동작이 단일 뱅크 배치에서 또는 멀티 뱅크 배치와 같은 뱅크에서 연속적으로 실행되는 동작의 타이밍 차트이다. 제어 신호인 독출 커맨드(R1, R1, R2)는 서로 다른 워드 라인을 각각 선택하는 것으로 가정한다.

뱅크 내의 다른 로우 어드레스(다른 워드 라인)와 관련 데이터를 독출하기 위하여. 비트 라인쌍(BL, /BL)의 선택된 워드 라인에 접속된 메모리 셀의 데이터를 독출하고, 독출에 앞서 비트 라인(BL, /BL)을 프리차지할 필요가 있다. 그러므로, 독출 커맨드(RO, R1, R2)는 주어진 시간 간격(tRC)(예를 들면, 22ns와 같은 시간 간격)으로 제공될 필요가 있다. 독출 커맨드에 응답하여 메모리 셀로부터 독출된데이터는 시간(액세스 시간) tRAC(예를 들면, 32ns와 같은 시간)이 R0와 같은 독출 커맨드가 입력된 후에 데이터가 출력될 필요가 있을 때 출력된다. 상기 시간은 레이턴시로 정의될 수 있다.

도 3은 데이터 기록 동작이 종래의 SDRAM(단일 뱅크 배치 또는 멀티 뱅크 배치의 동일 뱅크)에서 연속적으로 실행되는 동작의 타이밍 차트이다. 제어 신호인 기록 커맨드(W0, W1, W2)는 다른 워드 라인을 선택한다.

데이터를 뱅크 내의 다른 로우 어드레스(다른 워드 라인)로 기록하기 위하여, 비트 라인쌍(BL, /BL)은 프리차지되고, 비트 라인(BL, /BL)의 데이터는 활성화된 워드 라인에 의하여 선택된 메모리 셀로 들어간다. 그러므로, 이 경우에, 기록 커맨드(W0, W1, W2)는 기록 커맨드를 받아들일 필요가 있는 시간 간격 tWC(예를 들면 32ns와 같은 시간)에서 입력된다. 또한, 기록 데이터(D01, D02)와, 기록 데이터(D11, D12) 및 기록 데이터(D21, D22)는 기록 데이터를 받아들이기 위해 필요한 시간 간격 tWR(예를 들면, 22ns와 같은 시간)에서 입력된다.

도 4는 데이터 독출 동작이 실행되고 이어서 데이터 기록 동작이 종래의 SDRAM(단일 뱅크 배치 또는 멀티 뱅크 배치의 동일 뱅크)에서 실행되는 동작의 타이밍 차트이다.

독출 커맨드(R0)에 의해 독출된 데이터(Q01, Q02)는 도 2에 도시된 경우에서와 같이, 독출 커맨드(R0)가 입력된 후에 32ns의 액세스 시간(tRAC)이 경과한 때 출력된다. 그러므로, 기록 커맨드(W0) 및 기록 데이터(DO1, D02)는 독출 커맨드(R0)에 응답하는 데이터 독출 동작이 완료된 후에 입력된다.

도 5는 종래의 SDRAM(이 경우에 단일 뱅크 배치)에서 데이터 기록 동작이 실행되고, 이어서 데이터 독출 동작이 실행되는 동작의 타이밍 차트이다.

기록 커맨드(W0)에 따르는 독출 커맨드(R0)는 도 3에 도시된 경우에서와 같이, 다음 커맨드를 받아들이는 데에 필요한 시간 간격 tWC(예를 들면, 32ns와 같은 시간) 및 시간 간격 tWR(예를 들면, 22ns와 같은 시간)이 경과한 때 입력된다. 독출 커맨드(R0)에 응답하여 독출된 데이터(Q01, Q02)는 도 2에 도시된 경우에서와 같이, 독출 커맨드(R0)에 응답하여 독출되는 관련 데이터에 필요한 32ns의 액세스 시간(tRAC)이 경과한 때 출력된다.

도 6은 데이터 독출 동작이 종래의 SDRAM(이 경우에서 멀티 뱅크 배치)에서 다른 뱅크를 고려하여 직렬로 실행되는 동작의 타이밍 차트이다. 제어 신호인 독출 커맨드(Ra, Rb, Rc, Rd)는 뱅크(a, b, c, d)와 관련되어 있는 것으로 가정한다.

이 경우에, 뱅크(a ~d)는 데이터가 각 뱅크(a~d) 내의 비트 라인(BL, /BL)으로 독출될 때 독립적으로 동작할 수 있다. 그러므로, 독출 커맨드(Ra, Rb, Rc, Rd)는 연속적으로 입력될 수 있다. 독출 데이터는 대응하는 독출 커맨드가 입력된 후에 32ns의 액세스 시간(tRAC)이 경과한 때 출력된다. 예를 들면, 독출 데이터(Qa1)는 독출 커맨드(R0)가 입력된 시간으로부터 시작하여 32ns의 액세스 시간 후에 독출된다. 즉, 메모리 셀 주변부의 회로 동작, 센스 앰프의 동작 등에 기인한 레이턴시가 발생한다. 독출 커맨드, 예를 들면, R0가 연속적으로 입력되면(도 6에서 제1 및 제4 사이클), 적어도 시간 간격 tRC(예를 들면, 22ns와 같은 시간)에 의하여 각각으로부터 동일한 독출 커맨드를 분리시킬 필요가 있다.

도 7은 데이터 기록 동작이 종래의 SDRAM 장치에서(이 경우에 멀티 뱅크 배치)에서 다른 뱅크에 대하여 직렬로 실행되는 동작의 타이밍 챠트이다. 제어 신호인 기록 커맨드(Wa, Wb, Wc, Wd)는 뱅크(a, b, c, d)와 관련된 각 기록 커맨드로 가정한다.

이 경우에, 뱅크(a~d)는 데이터가 그 내부에 기록될 때 독립적으로 동작할 수 있다. 그러므로, 독출 커맨드(Ra, Rb, Rc, Rd)는 연속적으로 입력될 수 있다. 기록 데이터는 기록 커맨드(Wa, Wb, Wc, Wd)와 함께 직렬로 입력된다. 동일한 기록 커맨드, 예를 들면, Wa가 연속적으로 입력되면(도 7에서 제1 내지 제5 사이클), 적어도 시간 간격 tWC(예를 들면, 32ns와 같은 시간)에 의하여 각각으로부터 동일한 기록 커맨드를 분리할 필요가 있다.

도 8은 종래의 SDRAM(이 경우에 멀티 뱅크 배치)에서 데이터 기록 동작 및 데이터 독출 동작이 직렬로 실행되는 동작의 타이밍 차트이다.

데이터 기록 및 독출 동작은 도 6 및 7에 도시된 동작의 결합에 대응하고, 커맨드의 동작은 완료되며, 다음 커맨드의 동작이 실행된다.

그러나, 도 2 내지 도 5에 도시된 동작을 실행하는 종래의 메모리 장치는 하기와 동일한 단점을 갖는다.

데이터 독출 동작이 연속적으로 실행되는 도 2에 도시된 경우에, 독출 커맨드(R0)에 이어지는 독출 커맨드(R1)는 독출 커맨드(R0)가 입력된 후에 예를 들면 22ns와 같은 시간 간격 tRC이 경과할 때까지 입력될 수 없다. 또한, 독출커맨드(R0)에 의하여 독출된 데이터(Q01, Q02)는 독출 커맨드(R0)가 입력된 후에 32ns의 액세스 시간(tRAC)이 경과한 때 출력된다. 즉, 데이터 버스는 공백 기간(blank) 또는 레이턴시 구간 중 데이터 독출 동작에 의해 점유된다.

데이터 기록 동작이 연속적으로 실행되는 도 3에 도시된 경우에서, 기록 커맨드(W0)에 이어지는 기록 커맨드(W1)는 기록 커맨드(W0)가 입력된 후에 예를 들면 32ns와 같은 시간 간격(tWC)이 경과할 때까지 입력될 수 없다. 또한, 기록 커맨드(W1)와 관련 기록 데이터(D11, D12)는 기록 데이터(D01, D02)가 입력된 후에 예를 들면 22ns와 같은 시간 간격(tWR)이 경과할 때까지 입력될 수 없다. 즉, 레이턴시가 발생하고, 데이터 버스는 레이턴시 구간 중 데이터 기록 동작에 의해 점유된다.

데이터 독출 동작에 이어서 데이터 기록 동작이 실행되는 도 4에 도시된 경우에, 기록 커맨드(W1)는 독출 커맨드(R0)가 입력된 후에 32ns의 액세스 시간(tRAC)이 경과한 때 독출 데이터(Q01, Q02)가 출력될 때까지 입력될 수 없다. 즉, 데이터 버스는 레이턴시 구간이 액세스 시간과 동일한 레이턴시 구간 중 독출 동작에 의해 점유된다.

데이터 기록 동작이 실행되고 이어서 데이터 독출 동작이 실행되는 도 5에 도시된 경우에서, 독출 커맨드(R0)는 기록 커맨드(W0)가 입력된 후에 예를 들면 32ns와 같은 시간 간격(tWC)이 경과할 때까지, 기록 데이터(D01, D02)가 입력된 후에 예를 들면 22ns와 같은 시간 간격(tWR)이 경과할 때까지 입력될 수 없다. 그러므로, 데이터 버스는 레이턴시 구간 중 기록 동작에 의해 점유된다.

상기 설명된 바와 같이, 도 2 내지 도 5에 도시된 경우에서, 데이터 버스가 사용되고 있는 동안 긴 레이턴시 구간이 발생한다. 그러므로, 다음 동작은 이 긴 레이턴시 구간이 경과할 때까지 실행될 수 없다. 이것은 데이터 독출 및 기록 동작의 속도 상승을 방해한다.

상기 설명된 단점과 동일한 단점이 도 6 내지 8에 도시된 동작에서도 존재한다. 특히, 데이터 독출 동작이 다른 뱅크에 대하여 직렬로 실행되는 도 6에 도시된 경우에서, 독출 커맨드(Ra, Rb, Rc, Rd)에 응답하는 독출 데이터는 상기 커맨드들이 각각 입력된 후에 32ns의 액세스 시간이 경과한 때 각각 출력된다. 그러므로, 데이터 버스는 마지막 독출 데이터(Da1, Da2)가 독출 커맨드(Ra)가 입력된 후에 출력될 때까지 직렬의 데이터 독출 동작에 의해 점유된다.

다른 뱅크에 대하여 데이터 기록 동작이 실행되는 도 7에 도시된 경우에서, 데이터 버스는 마지막 기록 커맨드(Wa)로부터 예를 들면 32ns와 같은 시간 간격(tWC)이 경과할 때까지 및 기록 데이터(D01, D02)가 입력된 후에 예를 들면 22ns와 같은 시간 간격(tWR)이 경과할 때까지 직렬의 데이터 기록 동작에 의해 점유된다.

다른 뱅크에 대하여 기록 및 독출 동작이 실행되는 도 8에 도시된 경우에서, 데이터 버스는 제1 기록 커맨드(Wa)가 입력된 후에 마지막 독출 데이터가 출력될 때까지 기록 및 독출 동작에 의해 점유된다.

도 6 내지 8에 도시된 동작들은 도 2 내지 5에 도시된 동작들보다 빠르지만, 본 발명의 일반적인 목적은 상기 단점들이 없는 반도체 집적 회로 메모리 및 그 데이터 버스 제어 방법을 제공함에 있다.

본 발명의 일반적인 목적은 상기 단점들이 없는 반도체 집적 회로 메모리 및 그 데이터 버스 제어 방법을 제공함에 있다.

본 발명의 다른 목적은 데이터 버스를 더 효율적으로 사용하여 데이터 기록 및 독출 동작의 속도를 증가시킴에 있다.

도 1은 메모리 셀과 그 주변 회로의 회로도.

도 2는 종래의 데이터 독출 동작의 타이밍 차트.

도 3은 종래의 데이터 기록 동작의 타이밍 차트.

도 4는 종래의 데이터 독출 및 기록 동작의 타이밍 차트.

도 5는 종래의 데이터 독출 및 기록 동작의 타이밍 차트.

도 6은 종래의 데이터 독출 동작의 타이밍 차트.

도 7은 종래의 데이터 기록 동작의 타이밍 차트.

도 8은 종래의 데이터 독출 및 기록 동작의 타이밍 차트.

도 9는 본 발명의 제1 실시예에 따른 반도체 집적 회로 메모리의 블록도.

도 10은 본 발명의 제2 실시예에 따른 반도체 집적 회로의 블록도.

도 11은 본 발명의 제3 실시예에 따른 반도체 집적 회로의 블록도.

도 12는 도 11에 도시된 다양한 구성의 블록도.

도 13은 본 발명의 제4 실시예에 따른 반도체 집적 회로 메모리의 블록도.

도 14는 본 발명의 제5 실시예에 따른 반도체 집적 회로 메모리의 블록도.

도 15는 본 발명의 제6 실시예에 따른 반도체 집적 회로 메모리의 블록도.

도 16은 본 발명의 제7 실시예에 따른 반도체 집적 회로 메모리의 블록도.

도 17은 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 18은 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 19는 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 20은 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 21은 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 22는 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 23은 본 발명의 실시예의 메모리에서 데이터 독출 및 기록 동작의 타이밍 차트.

도 24는 본 발명에 의해 구성된 SDRAM 구조의 블록도.

도 25는 도 24에 도시된 병렬 직렬 변환기의 블록도.

도 26은 도 25에 도시된 데이터 버스 스위치 장치의 스위치 가능한 상태의 도면.

도 27은 도 25에 도시된 제1 및 제2 레지스터의 동작을 도시한 타이밍 차트.

도 28은 도 25에 도시된 4-2 변환기와 래치 회로 사이의 회로부의 동작의 타이밍 차트.

도 29a 및 도 29b는 4개의 제어 클록 신호 및 2개의 출력 제어 클록 신호간의 관계도.

도 30은 도 24에 도시된 직렬 병렬 변환기의 블록도.

도 31은 본 발명의 제3 실시예를 제7 실시예에 의하여 변경한 동작의 타이밍 차트.

도 32는 본 발명의 제3 실시예를 제7 실시예에 의하여 변경한 동작의 타이밍 차트.

도 33은 도 24에 도시된 독출/기록 버퍼의 블록도.

도 34는 도 24 및 도 33에 도시된 제어기의 블록도.

도 35는 도 33 및 도 34에 도시된 구성의 동작의 타이밍 차트.

<도면의 주요 부분에 대한 부호의 설명>

1: 커맨드 입력부

2: 어드레스 입력부

3: 커맨드 디코더

4, 24, a, b, c, d: 뱅크

5: 직렬 병렬 변환기

6: 병렬 직렬 변환기

7: 데이터 입/출력부

8, 28: 제어부

9: 어드레스 래치 회로

10, 30: 컬럼 디코더

11, 31: 로우 디코더

12, 32: 셀 어레이

13, 33, 220: 센스 앰프

14, 34: 데이터 래치부

200: 내부 데이터 버스

201: 커패시터

203, 204, 212, 213, 221, 222, 223, 224: 트랜지스터

DB, /DB: 데이터 버스 라인

R0, R1, R2, Ra, Rb, Rc, Rd: 기록 커맨드

W0, W1, W2, Wa, Wb, Wc, Wd: 독출 커맨드

300: 외부 데이터 버스

400: 코어 데이터 버스

본 발명의 상기 목적들은 적어도 하나의 메모리 셀 어레이를 가지며 제1 데이터 버스에 접속된 각각의 뱅크들을 포함하는 반도체 집적 회로 메모리에 의하여 달성된다. 각 뱅크는 커맨드에 의해 지시된 정보가 공급되는 제어부를 포함하여, 대응하는 뱅크의 데이터 기록 또는 독출 동작을 제어한다. 제어부는 독출 데이터가 데이터 독출 동작에 의하여 제1 데이터 버스로 출력될 때까지 대응하는 뱅크가 제1 데이터 버스를 점유하지 않도록 대응하는 뱅크의 데이터 기록 및 독출 동작을 제어한다.

또, 본 발명의 상기 목적은 적어도 하나의 메모리 셀 어레이를 가지며 제1 데이터 버스에 접속된 각각의 뱅크들을 포함하는 반도체 집적 회로 메모리에 대한 데이터 버스 제어 방법에 의하여 달성될 수 있으며, 이 방법은 (a) 커맨드를 수신하는 단계와; (b) 독출 데이터가 제1 데이터 버스에 출력될 때까지 제1 데이터 버스를 실행중인 뱅크 중의 하나에 데이터 독출 동작이 점유하지 못하도록 커맨드에 기초하여 데이터 기록/독출 동작을 각각의 뱅크에 대하여 제어하는 단계를 포함한다.

또한, 본 발명의 상기 목적들은 적어도 하나의 메모리 셀 어레이를 가지며 제1 데이터 버스에 접속된 각각의 뱅크들을 포함하는 반도체 집적 회로 메모리에 의하여 달성되며, 각 뱅크들은 기록 커맨드 및 독출 커맨드가 공급되어 대응하는 뱅크의 데이터 기록 또는 독출 동작을 제어하는 제어부를 포함한다. 또 다른 뱅크의 제어부가 독출 커맨드에 응답하여 데이터 독출 동작을 실행할 때, 대응하는 뱅크의 제어부는 그와 관련된 기록 커맨드 및 기록 데이터를 래치하고, 대응하는 뱅크에서 데이터 기록 동작을 실행하기 시작한다.

본 발명의 상기 목적은 적어도 하나의 메모리 셀 어레이를 가지며 제1 데이터 버스에 접속된 각각의 뱅크들을 포함하는 반도체 집적 회로 메모리에 대한 데이터 버스 제어 방법에 의하여 달성될 수 있으며, 이 방법은 (a) 커맨드를 수신하는 단계와, (b) 데이터 독출 동작이 독출 커맨드에 응답하여 하나의 뱅크들에서 실행될 때, 다른 뱅크로 실행하는 기록 커맨드 및 그와 관련된 기록 데이터가 래치되고, 상기 다른 뱅크의 데이터 기록이 저장되도록 커맨드에 기초하여 데이터 기록/독출 동작을 각 뱅크에 대하여 제어하는 단계를 포함한다.

본 발명의 다른 목적, 특징 및 이점은 하기의 도면을 참조로한 상세한 설명에 의하여 더 명백해 질 것이다.

도 9는 본 발명의 제1 실시예에 따른 반도체 집적 회로 메모리의 블록도이다.

도 9에 도시된 메모리는 커맨드 입력부(1)와, 어드레스 입력부(2)와, 커맨드 디코더(3)와, 뱅크(4, 24)와, 직렬 병렬(S/P) 변환기(5)와, 병렬 직렬(P/S)변환기(6) 및 데이터 입/출력부(7)를 포함한다. 뱅크(4, 24)는 공통 주변부 또는 내부 데이터 버스(200)에 의하여 데이터 입/출력부(7)에 접속된다. 입/출력부(7)는 외부 또는 전체 데이터 버스(300)에 접속된다. 센스 앰프(13) 및 입/출력 데이터 래치부(14)는 코어 데이터 버스(400)에 의해 함께 접속된다. 이와 유사하게, 센스 앰프(33) 및 입/출력 데이터 래치부(34)는 코어 데이터 버스(440)에 의하여 함께 접속된다. 본 발명의 제1 실시예에 따라서, 데이터 기록 동작은 실행되는 데이터 기록 동작으로부터 유발된 레이턴시 구간을 사용함으로써 실행된다.

본 발명의 제1 실시예에서 사용된 메모리 셀은 DRAM 형 셀 구조를 갖는다. 이 메모리 셀은 매트릭스 형태로 배치되고, 뱅크(4, 24)의 메모리 셀 어레이부(12, 32) 내에 포함된다. 메모리 셀 어레이부(12, 32)는 각각 센스 앰프를 포함한다.

커맨드 입력부(1)는 독출 커맨드 및 기록 커맨드와 같은 메모리의 외부로부터 공급된 커맨드를 수신한다. 어드레스 입력부(2)는 메모리의 외부로부터 공급된 메모리 어드레스를 수신한다. 커맨드 디코더(3)는 외부에서 공급된 커맨드를 디코드하며, 디코드된 커맨드는 뱅크(4, 24)의 제어부(8, 28)에 공급된다. S/P 변환기(5)는 데이터 입/출력부(7)를 통하여 직렬로 입력되는 기록 데이터를 병렬 데이터로 변환하고, 이 병렬 데이터는 뱅크(4, 24)에 공급된다. P/S 변환기(6)는 뱅크(4, 24)로부터 독출된 병렬 데이터를 직렬 데이터로 변환하며, 이 직렬 데이터는 데이터 입/출력부(7)를 통하여 메모리의 외부로 출력된다.

뱅크(4)는 제어부(8) 및 메모리 셀 어레이(12) 외에, 어드레스 래치부(9)와, 컬럼 디코더(10)와, 로우 디코더(11)와, 복수의 센스 앰프를 포함하는 센스앰프부(13) 및 입/출력 데이터 래치부(14)를 포함한다. 어드레스 래치부(9)는 어드레스 입력부(2)로부터 어드레스를 디코드하고, 대응하는 어드레스를 래치한다. 로우 디코더(11)는 디코드된 어드레스에 의해 지정된 로우에 접속된 메모리 셀을 선택하는 워드 라인 선택 신호를 발생시킨다. 센스 앰프부(13)는 워드 라인 선택 신호에 의해 선택된 메모리 셀 어레이부(12) 내에서 메모리 셀로부터 독출된 데이터를 내장된 센스 앰프에서 수신하고 유지한다. 컬럼 디코더(10)는 센스 앰프부(13)의 센스 앰프들 사이에서 특정 센스 앰프를 선택하는 컬럼 라인 선택 신호를 발생시킨다. 입/출력 데이터 래치부(14)는 컬럼 라인 선택 신호에 의해 선택된 기록 데이터와 외부에서 공급된 기록 데이터를 래치한다. 제어부(8)는 디코드된 커맨드 상태를 저장하고 뱅크(4)의 데이터 독출 동작 및 데이터 기록 동작을 제어하며, 이 동작들은 뱅크(24)의 동작과는 독립적으로 실행될 수 있다.

뱅크(24)는 전술된 제어부(28) 및 메모리 셀 어레이부(32) 외에, 어드레스 래치부(29)와, 컬럼 디코더(30)와, 로우 디코더(31)와, 센스 앰프부(32) 및 입/출력 데이터 래치부(34)를 포함하며, 이 구성 소자들은 뱅크(4)의 대응하는 소자들과 같다.

도 9에 도시된 메모리는 2개의 뱅크(4, 24)를 포함하지만, 2개 이상의 뱅크를 포함할 수도 있다.

이제, 본 발명의 제1 실시예에 따른 메모리의 동작이 설명된다.

도 17은 상기 설명된 것과 동일한 뱅크에 대하여, 실행되는 뱅크(예를 들면, 뱅크 4)의 데이터 독출 동작에 기인한 레이턴시 구간 중, 데이터 기록 동작이 실행되는 동작의 타이밍 차트이다. 독출 커맨드(R0) 및 기록 커맨드(W0)는 동일한 뱅크(예를 들면, 뱅크 4)와 관련되어 있는 것으로 가정한다.

데이터가 뱅크(4)의 메모리 셀 어레이(12)로부터 독출될 때, 데이터는 선택된 워드 라인에 접속된 메모리 셀로부터 비트 라인(BL, /BL)으로 새로이 판독된다. 메모리 셀로부터 독출된 데이터(Q01, Q02)는 독출 커맨드(R0)가 클록(CK 및 /CK)의 전환점 또는 시간 0에서 래치된 후에 예를 들면 32ns와 같은 액세스 시간(tRAC)이 경과한 때 외부 데이터 버스(300)(도 9)에 출력된다. 32ns와 같은 액세스 시간은 커맨드 디코더(3)에 의한 커맨드 디코드 동작과, 메모리 셀 주변부의 회로 동작(특히, 어드레스 래치 회로(9), 제어부(8), 컬럼 디코더(10), 로우 디코더(11) 및 메모리 셀 어레이(12)) 및 센스 앰프부(13)의 동작에 기인한 레이턴시이다.

다음 커맨드가 입력되기 전에 비트 라인(BL, /BL)을 프리차지할 필요가 있다. 그러므로, 다음 커맨드는 독출 커맨드(R0)가 클록 전환점(0)에서 입력된 후에 예를 들면 22ns의 시간 간격(tRC)이 경과한 때 입력된다. 즉, 독출 커맨드(R0)에 이어서 기록 커맨드(W0)는 클록 전환점(6)에서 래치되고, 데이터(D01, D02)는 직렬로 래치된다. 종래의 SDRAM 장치는 뱅크에 각각 제공된 제어부를 갖지 않지만 뱅크에 공통으로 단일 제어부를 갖는다는 것은 주지되어 있다. 그러므로, 종래의 SDRAM 장치는 데이터 버스를 독출 또는 기록 동작과 같은 각 동작을 위해 시분할 형태로 사용한다. 예를 들면, 외부 데이터 버스(300)는 데이터 독출 동작이 실행중에 데이터 독출 동작에 의해 점유되는데, 즉 데이터(Q01, Q02)는 완전히 출력된다.

대조적으로, 뱅크(4, 24)는 각 제어부(8, 28)를 갖는다. 독출 데이터(Q01, Q02)가 메모리의 외부로 출력되기 전이라도(즉, 독출 데이터가 실행중이더라도), 데이터 기록 동작이 입/출력 데이터 래치부(14)와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)를 제어하는 제어부(8)의 제어하에서 실행될 수 있다. 특히, 하기의 동작이 클록 전환점 또는 시간(6~8)을 포함하는 레이턴시 구간 중에 실행된다. 첫째, 데이터 입/출력부(7)에 내장된 입력 버퍼가 인에이블된다. 둘째, P/S 변환기(5)의 출력이 인에이블(온)된다. 셋째, S/P 변환기(5)의 출력이 디스에이블(오프)된다. 또한, 기록 데이터(D01, D02)는 입/출력 데이터 래치 회로(14) 내에 래치된다. 그러므로, 데이터(D01, D02)는 레이턴시 구간을 사용하여 메모리 셀 어레이부(12)로 기록될 수 있다.

그러므로, 데이터 독출 동작 및 데이터 기록 동작은 동시에 실행될 수 있다. 다시 말해서, 데이터 기록 동작은 데이터 독출 동작이 필요한 시간에 실행된다. 그러므로, 외부 데이터 버스(300)를 효율적으로 사용하고 전체 독출 및 기록 동작 시간을 감소시키는 것이 가능하다.

도 18은 데이터 기록 동작이 뱅크(a, b)에 대하여 연속적으로 실행되며, 데이터 기록 동작이 뱅크(a, b)와 관련된 데이터 기록 동작으로부터 유발된 레이턴시 구간을 사용함으로써 뱅크(a, b) 이외의 뱅크(뱅크 c로 칭함)에 대하여 실행된다.

뱅크(a)와 관련된 독출 커맨드(Ra) 및 뱅크(b)와 관련된 독출 커맨드(Rb)는 연속적으로 입력된다. 독출 커맨드(Ra, Rb)는 각각 클록 전환점(0, 2)에서 래치된다. 뱅크(a, b)의 메모리 셀 어레이부로부터 데이터를 독출하기 위하여, 도 17에도시된 경우에서와 같이, 선택된 메모리 셀로부터 비트 라인(BL, /BL)으로 데이터를 새로이 독출할 필요가 있다.

독출 데이터(Qa1, Qa2, Qb1, Qb2)는 각각 독출 커맨드(Ra, Rb)가 래치된 후에 예를 들면 32ns의 액세스 시간(tRAC)이 경과한 때 외부 데이터 버스(300)로 각각 출력된다. 즉, 독출 커맨드(Ra, Rb)에 기인한 레이턴시 구간이 존재한다.

그러나, 도 18에 도시된 동작에서, 커맨드(Ra, Rb, Wc)는 서로 다른 뱅크(a, b, c)로 실행한다. 각 뱅크의 비트 라인(BL, /BL)은 다음 커맨드가 입력될 때 프리차지되었다. 그러므로, 다음 커맨드는 독출 커맨드가 클록(CK, /CK)의 클록 전환점(0)에서 래치된 후에 즉시 입력될 수 있다.

특히, 독출 커맨드(R0)는 클록 전환점(0)에서 래치되고, 독출 커맨드(Rb)는 클록 전환점(2)에서 래치된다. 마지막으로, 기록 커맨드(Wc)는 클록 전환점(4)에서 래치된다. 그 후에, 데이터(Dc1, Dc2)는 래치된다.

종래의 메모리에서, 외부 데이터 버스는, 다음 기록 커맨드가 독출 동작이 실행되는 뱅크 및 다른 뱅크에 대하여 실행될 때에도 독출 동작에 의해 외부 데이터 버스로 완전히 독출될 때까지 독출 동작에 의해 점유된다. 즉, 외부 데이터 버스는 독출 동작에 의해 점유되고, 기록 동작은 데이터(Qa1, Qa2, Qb1, Qb2)가 외부 데이터 버스로 출력될 때까지 실행될 수 없다.

대조적으로, 도 18에 도시된 동작에서는, 뱅크(c)의 제어부는 뱅크(c)의 입/출력 데이터 래치부와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부를 제어할 수 있고, 이전의 독출 커맨드에 의해 데이터가 외부 데이터 버스(300)에 독출되기 전이라도 데이터 기록 동작을 실행한다. 특히, 하기의 동작은 클록 전환점(4~6)을 포함한 구간 동안 실행된다. 데이터 입/출력부(7)의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온된다. P/S 컨버터(6)의 출력은 턴 오프된다. 기록 데이터(Dc1, Dc2)는 뱅크(c)의 입/출력 데이터 래치부에 래치된다.

그러므로. 데이터 독출 동작과 데이터 기록 동작은 동시에 실행될 수 있다. 다시 말해서, 데이터 기록 동작은 데이터 독출 동작에 필요한 시간에 실행된다. 그러므로, 외부 데이터 버스(300)를 효율적으로 사용하고 전체 독출 및 기록 동작 시간을 감소시킬 수 있다.

도 19는 뱅크(a)의 데이터 독출 동작이 실행되고, 데이터 기록 동작은 상기 데이터 독출 동작에 기인한 레이턴시 구간을 사용함으로써 뱅크(a) 이외의 뱅크(예를 들면, 뱅크 b 및 c)에 대하여 연속적으로 실행되는 동작의 타이밍 차트이다.

뱅크(a)에 대한 독출 커맨드(Ra)는 입력되고, 클록 전환점(0)에서 래치된다. 뱅크(a)의 메모리 셀 어레이부에 저장된 데이터를 독출하기 위하여, 도 17에 도시된 경우에서와 같이, 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL, /BL)으로 새로이 독출할 필요가 있다. 독출 데이터(Qa1, Qa2)는 소정 시간 후에 외부 데이터 버스(300)로 출력된다. 즉, 도 17에 도시된 경우에서와 같은 요인으로 인하여 독출 동작에 기인한 레이턴시가 존재한다.

도 19에 도시된 경우에서, 데이터 독출 동작과 데이터 기록 동작은 다른 뱅크에 대하여 실행되기 때문에, 다음 커맨드는 도 18에 도시된 경우에서와 같이 독출 커맨드(Ra)가 클록 전환점(0)에서 래치된 후에 즉시 입력될 수 있다.

그러므로, 독출 커맨드(Ra)는 클록 전환점(0)에서 래치되고, 기록 커맨드(Wb)와 관련 데이터(Db1, Db2)는 클록 전환점(2)에서 래치된다. 마지막으로, 기록 커맨드(Wc)와 관련 기록 데이터(Dc1, Dc2)는 클록 전환점(4)에서 래치된다.

종래의 SDRAM에서, 외부 데이터 버스는, 독출 데이터(Qa1, Qa2)가 외부 데이터 버스로 출력될 때까지 독출 동작이 배타적으로 사용된다. 그러므로, 기록 동작은 기록 동작이 독출 동작이 행해지는 뱅크 및 다른 뱅크로 실행할 때에도 독출 동작이 완료될 까지는 실행될 수 없다.

대조적으로, 본 발명에 따라서, 뱅크(b, c)의 제어부는 이전의 데이터 기록 동작이 실행중에도 각각의 입/출력 데이터 래치부, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)를 제어한다. 특히, 하기의 동작은 클록 전환점(2~6)을 포함하는 레이턴시 구간 중 실행된다. 데이터 입/출력부(7)의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온되는 반면, P/S 변환기(6)의 출력은 턴 오프된다. 기록 데이터(Db1, Db2)는 뱅크(b)의 입/출력 데이터 래치부에 래치되고, 기록 데이터(Dc1, Dc2)는 뱅크(c)의 입/출력 데이터 래치부에 래치된다.

그러므로, 데이터 독출 동작과 데이터 기록 동작은 동시에 실행될 수 있다. 다시 말해서, 데이터 기록 동작은 데이터 독출 동작에 필요한 시간에 수행된다. 그러므로, 외부 데이터 버스를 효율적으로 사용하고 전체 독출 및 기록 동작 시간을 감소시킬 수 있다.

도 20은 뱅크(a)의 데이터 기록 동작과, 뱅크(b, c)의 이후의 데이터 독출 동작이 실행되고 뱅크(a~c) 이외의 뱅크의 데이터 기록 동작이 데이터 독출 동작에 기인한 레이턴시 구간을 사용하여 실행되는 동작의 타이밍 차트이다.

뱅크(a)에 대한 기록 커맨드(Wa)는 클록 전환점(0)에서 입력되고 래치된다. 그러므로, 뱅크(b, c)에 대한 독출 커맨드(Rb, Rc)는 클록 전환점(2, 4)에서 각각 래치된다. 도 17에 도시된 경우에서와 같이, 뱅크(b, c)의 메모리 셀 어레이부에 저장된 데이터를 외부 데이터 버스(300)로 독출하기 위하여, 선택된 메모리 셀로부터 비트 라인(BL, /BL)까지 데이터를 새로이 독출할 필요가 있다. 독출 데이터(Qb1, Qb2, Qc1, Qc2)는 소정의 시간 간격이 경과한 후에 외부 데이터 버스(300)로 출력된다.

도 20에 도시된 경우에서, 데이터 독출 동작 및 데이터 기록 동작은 다른 뱅크에서 실행된다. 그러므로, 다음 커맨드는 기록 커맨드(Wa)가 클록 전환점(0)에서 래치된 후에 즉시 입력될 수 있다. 특히, 기록 커맨드(Wa)와 관련 데이터(Da1, Da2)는 클록 전환점(0)에서 래치되고, 독출 커맨드(Rb)는 클록 전환점(2)에서 래치된다. 이후에, 독출 커맨드(Rc)는 클록 전환점(4)에서 래치된다. 도 20에 도시된 경우에서, 이전의 기록 커맨드(도 20에는 도시되지 않음)에 기인한 기록 데이터(Qc1, Qc2, Qd1, Qd2)는 클록 전환점(3) 및 클록 전환점(7) 사이에서 출력된다. 그러므로, 기록 커맨드(Wd)와 관련 기록 데이터(Dd1, Dd2)는 데이터(Qc1, Qc2, Qd1, Qd2)의 독출이 완료되었을 때 클록 전환점(8)에서 래치된다.

종래의 SDRAM에서, 외부 데이터 버스는 배타적으로 사용되고, 기록 커맨드가 독출 동작에 포함된 뱅크와 다른 뱅크로 실행할지라도 독출 데이터(Qb1, Qb2, Qc1, Qc2)가 외부 데이터 버스로 완전히 출력될 때까지 기록 커맨드(Wd)는 입력 될 수 없다.

대조적으로, 본 발명에 따라서, 뱅크(d)의 제어부는 뱅크(d)의 입/출력 데이터 래치부와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)을 제어하고, 독출 데이터(Qb1, Qb2, Qc1, Qc2)가 외부 데이터 버스(300)로 출력되기 전이라도 기록 동작을 실행할 수 있다. 특히, 하기의 동작은 클록 전환점(8~10)을 포함하는 레이턴시 구간 중 실행된다. 데이터 입/출력부(7)의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온되고, P/S 변환기(6)의 출력은 턴 오프된다. 그러므로, 기록 데이터(Dd1, Dd2)는 뱅크(d)의 입/출력 데이터 래치부에 래치된다.

그러므로, 데이터 독출 동작 및 데이터 기록 동작은 동시에 실행될 수 있다. 다시 말해서, 데이터 기록 동작은 데이터 독출 동작에 필요한 시간 내에 실행된다. 그러므로, 외부 데이터 버스를 효율적으로 사용하고 전체 독출 및 기록 동작 시간을 감소시킬 수 있다.

도 21은 뱅크(a, b)에 대한 데이터 기록 동작과, 뱅크(c)에 대한 데이터 독출 동작이 직렬로 실행되고, 데이터 기록 동작이 뱅크(a~c)와 다른 뱅크(d)에 대하여 이어서 실행되는 동작의 타이밍 차트이다.

뱅크(a, b)에 대한 기록 커맨드(Wa, Wb)는 직렬로 입력되고, 클록 전환점(0, 2)에서 각각 래치된다. 뱅크(c)에 대한 독출 커맨드(Rc)는 입력되고, 클록전환점(4)에서 래치된다. 도 17에 도시된 경우에서와 같이, 뱅크(c)의 메모리 셀 어레이부에 저장된 데이터를 독출하기 위하여, 선택된 메모리 셀로부터의 데이터를 비트 라인(BL, /BL)으로 새로이 독출할 필요가 있다. 독출 데이터(Qc1, Qc2)는 레이턴시로 유발되는 소정의 시간 후에 외부 데이터 버스(300)로 출력된다.

도 21에 도시된 경우에서, 데이터 독출 동작 및 데이터 기록 동작은 다른 뱅크에 대하여 각각 실행된다. 그러므로, 도 18에 도시된 경우에서와 같이, 기록 커맨드(Wa)가 클록 전환점(0)에서 래치된 후에 다음 커맨드가 즉시 입력될 수 있다.

특히, 기록 커맨드(Wa)와 관련 래치 데이터(Da1, Da2)는 클록 전환점(0)에서 래치된다. 이어서, 기록 커맨드(Wd)와 관련 기록 데이터(Db1, Db2)는 클록 전환점(2)에서 래치된다. 그러므로, 독출 커맨드(Rc)는 클록 전환점(4)에서 래치된다. 시간 5와 7사이의 구간 동안, 외부 데이터 버스(300)는 이전의 독출 커맨드(도시되지 않음)에 응답하여 독출되는 독출 데이터(Qd1, Qd2)에 의해 점유된다. 그러므로, 클록 전환점(8)에서, 기록 커맨드(Wd)와 관련 데이터(Da1, Da2)는 래치된다.

종래의 SDRAM에서, 외부 데이터 버스는, 관련 독출 데이터(Qc1, Qc2)가 외부 데이터 버스로 출력될 때까지 독출 동작에 의해 점유된다. 이와 대조적으로, 독출 데이터(Qc1, Qc2)가 외부 데이터 버스(300)로 출력되기 전이라도, 뱅크(a, d)의 제어부는 각각의 입/출력 데이터 래치부와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)를 분리하여 제어하며, 각각의 데이터 기록 동작을 실행한다. 특히, 하기의 동작은 클록 전환점(8~12)을 포함한 레이턴시 구간을 사용하여 실행된다. 데이터 입/출력부의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온되고, P/S 변환기(6)의 출력은 턴 오프된다. 그러므로, 기록 데이터(Dd1, Dd2)는 뱅크(d)의 입/출력 데이터 래치부에 기록되고, 기록 데이터(Da1, Da2)는 뱅크(a)의 입/출력 데이터 래치부에 기록된다.

도 22는 데이터 독출 동작이 뱅크(a, b)에 대하여 실행되고, 데이터 기록 동작이 데이터 독출 동작에 기인한 레이턴시 구간을 사용하여 다른 뱅크(c, d)에 대하여 연속적으로 실행되는 동작의 타이밍 차트이다.

뱅크(a, b)에 대한 독출 커맨드(Ra, Rb)는 직렬로 입력되고, 클록 전환점(0, 2)에서 각각 래치된다. 도 17에 도시된 경우에서와 같이, 뱅크(a, b)의 메모리 셀 어레이에 저장된 데이터를 독출하기 위하여, 선택된 메모리 셀로부터의 데이터를 비트 라인(BL, /BL)로 새로이 독출할 필요가 있다. 독출 데이터(Qa1, Qa2, Qb1, Qb2)는 레이턴시로 사용하는 소정의 시간 후에 외부 데이터 버스(300)로 출력된다.

도 22에 도시된 경우에서, 데이터 독출 및 기록 동작은 다른 뱅크에 대하여 실행된다. 그러므로, 도 18에 도시된 경우에서와 같이, 독출 커맨드(Ra)가 클록 전환점(0)에서 래치된 후에 다음 커맨드가 즉시 입력될 수 있다. 특히, 독출 커맨드(Ra)가 클록 전환점(0)에서 래치되고, 이어서 독출 커맨드(Rb)가 클록 전환점(2)에서 래치된다. 그러므로, 기록 커맨드(Wc)와 관련 데이터(Dc1. Dc2)는 클록 전환점(4)에서 래치된다. 또한, 기록 커맨드(Wd)와 관련 데이터(Dd1, Dd2)는 클록 전환점(6)에서 래치된다.

종래의 SDRAM에서, 데이터 기록 동작이 다른 뱅크로 실행할 때에도 독출 데이터(Qa1, Qa2, Qb1, Qb2))가 외부 데이터 버스(300)로 출력될 때까지 외부 데이터 버스는 데이터 독출 동작에 의해 점유된다.

이와 대조적으로, 뱅크(c, d)의 제어부는 각각의 입/출력 데이터 래치부와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)를 분리하여 제어하고, 독출 데이터(Qa1, Qa2, Qb1, Qb2)가 외부 데이터 버스(300)로 출력되기 전이라도 각각의 데이터 기록 동작을 실행한다. 특히, 하기의 동작은 클록 전환점(4~8)을 포함하는 레이턴시 구간 중 실행된다. 뱅크(c, d)의 데이터 입/출력부의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온되고, P/S 변환기(6)의 출력은 턴 오프된다. 그러므로, 기록 데이터(Dc1, Dc2)는 뱅크(c)의 메모리 셀 어레이부에 기록되고, 기록 데이터(Dd1, Dd2)는 뱅크(d)의 메모리 셀 어레이부에 기록된다.

도 23은 데이터 독출 동작이 뱅크(a, c)에 대하여 실행되고, 데이터 기록 동작이 데이터 독출 동작에 기인한 레이턴시 구간을 사용하여 다른 뱅크(b, d)에 대하여 실행되는 동작의 타이밍 차트이다.

뱅크(a)에 대한 독출 커맨드(Ra)가 입력되고 클록 전환점(0)에서 래치된다. 결과적인 독출 데이터(Qa1, Qa2)는 레이턴시로 사용하는 소정의 시간 후에 외부 데이터 버스(300)로 출력된다.

도 22에 도시된 경우에서, 데이터 독출 및 기록 동작은 다른 뱅크에 대하여 실행된다. 그러므로, 도 18에 도시된 경우에서와 같이, 다음 커맨드는 독출 커맨드(Ra)가 클록 전환점(0)에서 래치된 후에 즉시 입력될 수 있다. 특히, 독출 커맨드(Ra)는 클록 전환점(0)에서 래치되고, 이어서 기록 커맨드(Wb)와 관련 기록 데이터(Db1, Db2)는 클록 전환점(2)에서 래치된다. 그러므로, 독출 커맨드(Rc)는 클록 전환점(4)에서 래치된다. 마지막으로, 기록 데이터(Wd)와 관련 기록 데이터(Dd1, Dd2)는 클록 전환점(6)에서 래치된다.

종래의 SDRAM에서, 데이터 기록 동작이 다른 뱅크로 실행되더라도 독출 데이터(Qa1, Qa2, Qc1, Qc2)가 외부 데이터 버스로 출력될 때까지 외부 데이터 버스는 데이터 독출 동작에 의해 점유된다.

대조적으로, 뱅크(b, d)의 제어부는 각각의 입/출력 데이터 래치부와, S/P 변환기(5)와, P/S 변환기(6) 및 데이터 입/출력부(7)를 분리하여 제어하며, 독출 데이터(Qa1, Qa2, Qc1, Qc2)가 외부 데이터 버스(300)에 출력되기 전이라도 각각의 데이터 기록 동작을 실행한다. 특히, 하기의 동작은 클록 전환점(4~8)을 포함하는 레이턴시 구간 중 실행된다. 뱅크(b, d)의 데이터 입/출력부의 입력 버퍼는 인에이블된다. S/P 변환기(5)의 출력은 턴 온되며, P/S 변환기(6)의 출력은 턴 오프된다. 그러므로, 기록 데이터(Db1, Db2)는 뱅크(b)의 메모리 셀 어레이부에 기록되고, 기록 데이터(Dd1, Dd2)는 뱅크(d)의 메모리 셀 어레이부에 기록된다.

이제, 본 발명의 제2 실시예에 따른 반도체 집적 회로 메모리가 도 10을 참조로 설명된다. 도 10에서, 도 9에 도시된 부분들과 동일한 부분들에는 동일한 참조 번호가 부여된다.

도 10에 도시된 메모리는 커맨드 입력부(1)와, 어드레스 입력부(2)와, 커맨드 디코더(3)와, 뱅크(4, 24)와, S/P 변환기 그룹(5a)과, P/S 변환기 그룹(6a) 및데이터 입/출력부 그룹(7a)을 포함한다. 뱅크(4, 24) 및 데이터 입/출력부 그룹(7a)은 각각의 주변 데이터 버스(200A, 200B)에 의해 접속된다. 도 9에 도시된 뱅크(4, 24)는 공통 주변 데이터 버스(200)에 의하여 데이터 입/출력부(7)에 접속된다는 것은 주지되어 있다.

S/P 변환기 그룹(5a)은 뱅크(4, 24)에 각각 제공된 S/P 변환기를 포함한다. 이와 유사하게, P/S 변환기 그룹(6a)은 뱅크(4, 24)에 각각 제공된 P/S 변환기를 포함한다. 뱅크(4, 24)로부터의 독출 데이터는 각각의 주변 데이터 버스(200A, 200B)를 통하여 각각의 P/S 변환기에 입력되고, 데이터 입/출력부 그룹(7a)을 통하여 외부 데이터 버스(300)에 출력된다. 외부 데이터 버스(300)로부터 출력된 기록데이터는 데이터 입/출력부 그룹(7a)을 통하여 S/P 변환기에 입력되고, 각각의 주변 데이터 버스(200A, 200B)를 통하여 뱅크(4, 24)에 입력된다.

도 10에 도시된 메모리는 도 9에 도시된 메모리의 동작을 도시하는 도 17 내지 도 23에 도시된 것과 동일한 방식으로 동작한다. 본 발명의 제2 실시예에 따라서, 뱅크의 각 제어부는 각각의 주변 데이터 버스(200A, 200B)를 분리하여 선택할 수 있고, 버스 아비트레이션은 용이해질 수 있다.

도 11에 도시된 메모리는 커맨드 입력부(1)와, 어드레스 입력부(2)와, 커맨드 디코더(3)와, 뱅크(4a)와, 뱅크(24a)와, S/P 변환기 그룹(5a)과, P/S 변환기 그룹(6a) 및 데이터 입/출력부 그룹(7a)을 포함한다. 뱅크(4a, 24a)를 그룹(5a, 6a)에 각각 접속하는 주변 데이터 버스(200A, 200B)는 기록 데이터만을 전송하기 위한 주변 기록 데이터 버스(200W, 240W) 및 독출 데이터만을 전송하기 위한 주변 독출 데이터 버스(200R, 240R)로 분리된다. 그러므로, 뱅크(4a)의 입/출력 데이터 래치부(14a)는 기록 데이터 전용 래치 및 독출 데이터 전용 래치를 포함한다. 이와 유사하게, 뱅크(34a)의 입/출력 데이터 래치부(34a)는 기록 데이터 전용 래치 및 독출 데이터 전용 래치를 포함한다.

도 11에 도시된 메모리는 도 9에 도시된 메모리의 동작을 나타내는 도 17 내지 도 23에 도시된 것과 같은 방식으로 동작한다. 본 발명의 제3 실시예에 따라서, 뱅크의 각 제어부는 주변 데이터 버스를 분리하여 선택할 수 있고 버스 아비트레이션이 또한 용이해 질 수 있다.

도 12는 도 11에 도시된 본 발명의 제3 실시예의 변형예를 도시한다. 도 12에서, 도 11에 도시된 부분들과 동일한 부분들에는 동일한 참조 번호가 부여된다. 도 12에 도시된 구성에서, 외부 데이터 버스(300)는 외부 기록 데이터 버스(300W)와 외부 독출 데이터 버스(300R)(입/출력 분리)로 분리된다.

도 12에 도시된 구성은, 독출 데이터 및 기록 데이터가 외부 독출 데이터 버스(300R) 및 외부 기록 데이터 버스(300W)에 각각 동시에 존재하도록 한다. 그러므로, 도 12에 도시된 구성은 독출 및 기록 커맨드가 독출 및 기록 커맨드가 임의로 배치되거나 입력되도록 한다. 다시 말해서, 도 12에 도시된 구성은 독출 및 기록 커맨드의 임의의 시퀀스를 받아들인다. 대조적으로, 본 발명의 제1 내지 제3 실시예는 외부 데이터 버스(300)에 기록 및 독출 데이터의 동시 존재를 허용하지 않는다. 이는 기록 및 독출 커맨드가 허용가능한 순서로 배치되어야 한다는 것을 의미한다.

도 31은 데이터 독출 및 기록 동작이 다른 뱅크들에 대하여 직렬로 실행되는 도 12에 도시된 구성의 동작의 타이밍 차트이다. 특히, 도 20에 도시된 경우에서와 같이, 뱅크(a)의 데이터 기록 동작과, 뱅크(b, c)의 이어지는 데이터 독출 동작이 실행되고 뱅크(a~c) 이외의 뱅크(d)의 데이터 기록 동작은 상기의 데이터 독출 동작에 기인한 레이턴시 구간을 사용하여 실행된다.

도 31에 도시된 바와 같이, 커맨드는 무효 동작 구간(NOP) 없이 연속적으로 입력된다. 이는 외부 데이터 버스(300)가 기록 데이터 버스(300W) 및 독출 데이터 버스(300R)로 분리되기 때문이다. 그러므로, 독출 데이터 및 기록 데이터는 기록 데이터 버스(300W) 및 독출 데이터 버스(300R)로 옮겨지게 된다. 예를 들면, 독출데이터(Qa1, Qa2)는 독출 데이터 버스(300R)에 존재하고, 이와 동시에 기록 데이터(Da1, Da2)는 기록 데이터 버스(300W)에 존재한다. 그러므로, 커맨드의 시퀀스를 고려하지 않고, 독출 및 기록 커맨드를 메모리에 연속적으로 입력하는 것이 가능하다.

대조적으로, 도 20에 도시된 바와 같이, 외부 데이터 버스(300)가 독출 및 기록 커맨드에 의해 시분할 형태로 사용될 필요가 있기 때문에 무효 동작 구간이 독출 커맨드(Rc) 및 기록 커맨드(Wd) 사이에 제공된다. 그러므로, 독출 데이터 및 기록 데이터는 외부 데이터 버스(300)에 동시에 존재하지 않는다.

도 32는 뱅크(a)의 데이터 독출 동작이 실행되고 데이터 기록 동작이 상기 데이터 독출 동작에 기인한 레이턴시 구간을 사용하여 뱅크(a) 및 다른 뱅크(b, c)에 대하여 연속적으로 실행되는 도 12에 도시된 구성의 동작의 타이밍 차트이다.

도 32에 도시된 바와 같이, 독출 데이터(Qa1, Qa2)는 독출 데이터 버스(300R)에 출력되고, 이와 동시에 기록 데이터(Da1, Da2, Db1, Db2)는 기록 데이터 버스(300W)에 출력된다. 대조적으로, 도 19에 따라서, 기록 데이터(Da1, Da2, Db1, Db2)는 도 32에 도시된 바와 같이 배치될 수는 없지만, 기록 데이터(Qa1, Qa2) 후에 위치될 필요가 있다. 이는 도 19에 도시된 동작이 기록 커맨드가 도 32에 도시된 바와 같이 배치되는 것을 허용하지 않지만, 독출 커맨드(Rd) 후에 무효 동작 구간을 필요로 한다는 것을 의미한다.

도 13은 본 발명의 제4 실시예에 따른 반도체 집적 회로 메모리의 구성을 도시한다. 도 13에서, 도 12와 동일한 부분은 동일한 참조 번호가 부여되어 있다.

도 13에 도시한 메모리는 커맨드 입력부(1)와, 어드레스 입력부(2)와, 커맨드 디코더(3)와, 뱅크(4b)와, 뱅크(24b)와, S/P 변환기부 그룹(5b)과, S/P 변환기부 그룹(6a) 및 데이터 입력/출력부 그룹(7a)을 포함한다. 도 12에 도시된 구성에서와 같이, 뱅크(4b) 및 데이터 입력/출력부 그룹(7a)을 접속하는 주변 데이터 버스(200)는 주변 기록 데이터 버스(200W) 및 주변 독출 데이터 버스(200R)로 분리된다. 이와 유사하게, 뱅크(24b) 및 데이터 입력/출력부 그룹(7a)을 접속하는 주변 데이터 버스(240)는 주변 기록 데이터 버스(240W) 및 주변 독출 데이터 버스(240R)로 분리된다. 또, 뱅크(4b)에서, 센스 앰프부(13a) 및 입력/출력 데이터 래치부(14b)를 접속하는 코어 데이터 버스(400)는 코어 기록 데이터 버스(400W) 및 코어 독출 데이터 버스(400R)로 분리된다. 이에 부합하여, 입력/출력 데이터 래치부(14b)는 기록 및 독출 데이터를 각각 전송하는 래치를 갖는다. 이와 유사하게, 뱅크(24b)에서, 센스 앰프부(33a) 및 입력/출력 데이터 래치부(34b)를 접속하는 코어 데이터 버스(440)는 코어 기록 데이터 버스(440W) 및 코어 독출 데이터 버스(440R)로 분리된다. 이에 부합하여, 입력/출력 데이터 래치부(34b)는 기록 및 독출 데이터를 각각 전송하는 래치를 갖는다.

외부 데이터 버스(300)는 외부 기록 데이터 버스(300W) 및 외부 독출 데이터 버스(300R)로 분리된다. 그러므로, 도 13에 도시한 메모리는, 도 12에 도시된 메모리와 같이 도 31과 도 32에 도시된 방법으로 외부 데이터 기록 데이터 버스(300W) 및 외부 독출 데이터 버스(300R)를 유효하게 이용한다.

도 14는 본 발명의 제5 실시예에 따른 반도체 집적 회로 메모리의 블록도로서, 도 13에 도시한 부분과 동일한 부분에는 동일한 참조 번호가 부여되어 있다.

도 14에 도시한 메모리는 커맨드 입력부(1)와, 어드레스 입력부(2)와, 커맨드 디코더(3)와, 뱅크(4c)와, 뱅크(24c)와, S/P 변환기부 그룹(5a)과, S/P 변환기부 그룹(6a) 및 데이터 입력/출력부 그룹(7a)을 포함한다. 도 12에 도시한 구성에서와 같이, 뱅크(4c) 및 데이터 입력/출력부 그룹(7a)을 접속하는 주변 데이터 버스는 주변 기록 데이터 버스(200W) 및 주변 독출 데이터 버스(200R)로 분리된다. 그러므로, 뱅크(4c)의 입력/출력 데이터 래치부(14c)는 기록 데이터 및 독출 데이터를 각각 래치하는 래치를 갖는다. 이와 유사하게, 뱅크(24c) 및 데이터 입력/출력부 그룹(7a)을 접속하는 주변 데이터 버스(240)는 주변 기록 데이터 버스(240W) 및 주변 독출 데이터 버스(240R)로 분리된다. 따라서, 뱅크(24c)의 입력/출력 데이터 래치부(34c)는 기록 데이터 및 독출 데이터를 각각 래치하는 래치를 갖는다.

뱅크(4c)는 서브 셀 매트릭스라 칭하는 복수의 셀 어레이부(12, 12')를 포함한다. 그러므로, 뱅크(4c)는 컬럼 디코더(10)와, 로우 디코더(11) 및 센스 앰프부(13) 외에, 컬럼 디코더(10')와, 로우 디코더(11') 및 센스 앰프부(13')를 포함한다. 10', 11' 및 13'은 메모리 셀 어레이부(12')와 결합된다. 뱅크(4c)의 제어부(8)는 컬럼 디코더(10)와, 로우 디코더(11) 및 센스 앰프부(13) 외에, 컬럼 디코더(10')와, 로우 디코더(11') 및 센스 앰프부(13')를 제어한다. 센스 앰프부(13)는 기록 및 독출 데이터가 전송되는 공통 코어 데이터 버스에 의해 입력/출력 데이터 래치부(14c)에 접속된다. 이와 유사하게, 센스 앰프부(13')는 기록 및 독출 데이터가 전송되는 다른 공통 코어 데이터 버스를 통해 입력/출력 데이터 래치부(14c)에 접속된다.

뱅크(24c)는 뱅크(4c)와 동일한 구성을 갖는다. 뱅크(24c)는 컬럼 디코 더부(30)와, 로우 디코더부(31)와, 메모리 셀 어레이부(32) 및 센스 앰프부(33) 외에, 컬럼 디코더부(30')와, 로우 디코더부(31')와, 메모리 셀 어레이부(32') 및 센스 앰프부(33')를 포함한다. 입력/출력 데이터 래치부(34c)는 코어 데이터 버스(440)에 의해 센스 앰프(33)에 접속되며, 코어 데이터 버스(440')에 의해 센스 앰프(33')에 접속된다.

도 14에 도시된 메모리는 도 12의 메모리와 같이 도 31 및 도 32에 도시된 방법으로 외부 데이터 기록 데이터 버스(300W) 및 외부 독출 데이터 버스(300R)를 유효하게 이용한다.

도 15는 본 발명의 제6 실시예에 따른 반도체 집적 회로 메모리의 블록도로서, 도 14와 동일한 부분에는 동일한 참조 번호가 부여되어 있다. 도 15에 도시된 메모리는 뱅크(4d, 24d)를 포함한다. 뱅크(4d)는 센스 앰프부(13a)에 제공된 코어 데이터 버스(400)가 코어 기록 데이터 버스(400W) 및 코어 독출 데이터 버스(400R)로 분리되고, 센스 앰프부(400W')에 제공된 코어 데이터 버스(400')가 코어 기록 데이터 버스(400W') 및 코어 독출 데이터 버스(400R')로 분리된다는 점에서 도 14에 도시된 뱅크(4c)와 다르다. 이와 유사하게, 뱅크(24d)는 코어 기록 데이터 버스(440W, 440W') 및 코어 독출 데이터 버스(440R, 440R')를 포함한다.

도 15에 도시된 메모리는 도 12에 도시된 메모리와 같이 도 31과 도 32에 도시된 방법으로 외부 데이터 기록 데이터 버스(300W) 및 외부 기록 데이터버스(300R)를 유효하게 이용한다.

도 16은 본 발명의 제7 실시예에 따른 반도체 집적 회로 메모리의 블록도로서, 도 13에 도시된 부분과 동일한 부분에는 동일한 참조 번호가 부여되어 있다. 도 16에 도시된 메모리는 뱅크(4e) 및 뱅크(24e)를 포함한다. 뱅크(4e)는 어드레스 래치부(9) 및 입력/출력 데이터 래치부(14e) 외에, 어드레스 래치부(9') 및 입력/출력 데이터 래치부(14e')를 포함한다. 이와 유사하게, 뱅크(24e)는 어드레스 래치부(29) 및 입력/출력 데이터 래치부(34e) 외에, 어드레스 래치부(29') 및 입력/출력 데이터 래치부(34e')를 포함한다.

기록 커맨드가 이전의 독출 커맨드에 의해 독출 데이터가 독출되고 있는 뱅크에 입력되고, 현재의 독출 커맨드에 관련된 독출 어드레스가 어드레스 래치부(9e)에 래치될 때, 기록 커맨드에 이어서 입력되는 기록 어드레스는 어드레스 래치부(9e')에 래치된다. 더욱이, 어드레스 래치부(9e')에 래치된 기록 어드레스와 관련되고 기록 데이터와 결합된 기록 커맨드는 제어부(8)에 일시적으로 저장된다. 실행중이던 데이터 독출 동작이 종료된 후에는 데이터 기록 동작이 실행된다.

도 16에 도시된 메모리는 도 12에 도시된 메모리와 같이 도 31과 도 32와 같은 방법으로 외부 데이터 기록 데이터 버스(300W) 및 외부 독출 데이터 버스(300R)를 유효하게 이용한다. 그러므로, 실행중이던 동작을 고려하는 일 없이 상이한 커맨드를 동일한 뱅크에 임의로 공급하는 것이 가능하다.

도 24는 SDRAM의 블록로서, 본 발명의 반도체 집적 회로 메모리의 일예이다.

SDRAM은 복수의 입력 버퍼(51)와, 커맨드 디코더(52)와, RAS 발생 회로(53)와, 프리차지 신호(PRE) 발생 유닛(54)과, 제어 유닛(55)과, 프리디코더(56)와, 블록 디코더(57)와, 프리디코더(58)와, 모드 레지스터(59)와, 데이터 레이턴시 제어기(60)와, 워드 디코더(61)와, 비트 라인 전송 신호(BLT) 디코더(62)와, 센스 앰프 구동 신호(SA) 발생 유닛(63)과, 1/4 디코더(64)와, 컬럼 디코더(65)와, 제어 유닛(66)과, 독출/기록 버퍼(67)와, 병렬 직렬(P/S) 변환기(68)와, 출력 버퍼(69)와, 입력 버퍼(70)와, 직렬 병렬(S/P) 변환기(71) 및 코어 회로(72)를 포함한다. 도 24에 도시된 SDRAM은 본 발명의 전술한 실시예 및 이의 변형예 중 하나를 포함할 수 있다.

커맨드 디코더(52) 및 모드 레지스터(59)는 전술한 커맨드 디코더(3)와 대응한다. 프리차지 신호 발생 회로(54)와, RAS 발생 유닛(53)과, 제어 유닛(55)과, 데이터 레이턴시 제어기(60) 및 제어 유닛(60)은 전술한 제어부(8, 24)와 대응한다.

프리디코더(56)와, 블록 디코더(57) 및 프리디코더(58)는 본 발명의 제1 내지 제6 실시예에서 이용된 어드레스 래치부(9, 29)에 대응하며, 본 발명의 제7 실시예에서 이용된 어드레스 래치부(9, 9', 29, 29')에 대응한다.

워드 디코더(61)와, 비트 라인 디코더(62)와, 센스 앰프 구동 신호 발생 유닛(63) 및 1/4 디코더(64)는 본 발명의 제1 내지 제4 및 제7 실시예에서 이용된 로우 디코더(11, 31)에 대응하며, 본 발명의 제5 및 제6 실시예에서 이용된 로우 디코더(11, 11', 31, 31')에 대응한다.

컬럼 디코더(65)는 본 발명의 제1 내지 제4 실시예에서 이용된 컬럼 디코더(10, 30)에 대응하며, 본 발명의 제5 및 제6 실시예에서 이용된 컬럼 디코더(10, 10', 30, 30')에 대응한다.

독출/기록 버퍼(67)는 본 발명의 제1 및 제2 실시예에서 이용된 입력/출력 데이터 래치부(14, 34)에 대응하며, 본 발명의 제3, 제4, 제5, 제6 및 제7 실시예에서 이용된 입력/출력 데이터 래치부(14a, 34a; 14b, 34b; 14c, 34c; 14d, 34d; 14e, 14e', 34e, 34e')에 각각 대응한다.

P/S 변환기(68)는 본 발명의 제1 실시예에서 이용된 P/S 변환기(5)에 대응하며, 본 발명의 제2 내지 제7 실시예서의 P/S 변환기 그룹(5a)에 대응한다. S/P 변환기(71)는 본 발명의 제1 실시예에서 이용된 S/P 변환기(6)에 대응하며, 본 발명의 제2 내지 제7 실시예서의 S/P 변환기 그룹(6a)에 대응한다.

코어 회로(72)는 본 발명의 제1 내지 제3 및 제7 실시예에서의 메모리 셀 어레이부(12, 32) 및 센스 앰프부(13, 33)에 대응한다. 본 발명의 제4 실시예의 메모리 셀 어레이부(12, 32) 및 센스 앰프부(13a, 33a)는 코어 회로(72)를 형성한다. 본 발명의 제5 실시예의 메모리 셀 어레이부(12, 12', 32, 32') 및 센스 앰프부(13, 13', 33, 33')는 코어 회로(72)를 형성한다. 본 발명의 제6 실시예의 메모리 셀 어레이부(12, 12', 32, 32') 및 센스 앰프부(13a, 13a', 33a, 33a')는 코어 회로(72)를 형성한다.

도 24에 도시된 SDRAM은 외부 데이터 버스가 각 뱅크에 데이터의 입력과 출력을 분리하여 제어함으로써 유효하게 이용될 수 있도록 동작한다.

더욱 구체적으로는, SDRAM의 뱅크 중 하나로 향하는 활성 커맨드(ACT) 및 독출 커맨드(RD)인 소정의 제어 신호가 SDRAM의 외부로부터 대응하는 입력 버퍼(51)에 입력된다. 각 제어 신호는 로우 어드레스 스트로브 신호(/RAS)와, 컬럼 어드레스 스트로브 신호(/CAS)와, 기록 인에이블 신호(/WE) 및 칩 선택 신호(/CS)(이들 신호는 간결을 위해 도 24에 도시되지 않았다)의 조합에 의해 형성될 수 있다. 이어서, 특정 뱅크에서 데이터 독출 동작이 초기화된다. 대응하는 입력 버퍼(51)에 입력된 제어 신호는 커맨드 디코더(52)에 의해 디코드되고, 디코드된 신호는 RAS 발생 회로(53) 및 데이터 레이턴시 제어기(60)를 제어한다. 로우 어드레스 신호는 대응하는 입력 버퍼(51)를 통해 모드 레지스터(59)에 공급된다. 컬럼 어드레스 신호는 대응하는 입력 버퍼(51)를 통해 프리디코더(58)에 공급된다.

RAS 발생 유닛은 활성 커맨드(ACT)의 수신에 응답하여 내부 로우 어드레스 스트로브 신호(RASZ)를 발생한다. 신호(RASZ)는 센스 앰프에 의해 독출되는 메모리 셀 어레이에 저장된 데이터를 명령하는 신호이다.

제어 유닛(55)은 신호(RASZ)를 수신하고, 워드 라인 선택 신호(MW, SW)와, 비트 라인 전송 신호(BLT) 및 센스 앰프 구동 신호(SA1, SA2)가 적절한 타이밍으로 발생되도록 워드 디코더(61)와, BLT 디코더(62)와, SA 발생 유닛(63) 및 1/4 디코더(64)를 제어한다. 또, 제어 유닛(55)은 후술하는 바와 같이 제어기(66)에 공급되는 신호를 발생한다.

프리디코더(56)는 공급된 로우 어드레스를 래치하고 프리디코드한다. 프리디코드된 로우 어드레스는 블록 디코더(57)에 공급되고, 워드 디코더(61)와, BLT디코더(62) 및 SA 발생 유닛(63)에 공급된다. 블록 디코더(57)는 코어 회로(72)에서 각 뱅크로 배열된 복수의 메모리 블록 중 하나를 선택한다. 워드 디코더(61)와, BLT 디코더(62) 및 SA 발생 유닛(63)은 단지 선택된 메모리 블록에서만 동작하고, 센스 앰프에 의해 메모리 셀로부터 데이터를 독출한다.

제어 유닛(66)은 독출 커맨드(RD)가 공급되어 주변 컬럼 어드레스 스트로브 신호(CASZ)를 발생한다. 신호(CASZ)는 센스 앰프로부터 데이터를 독출하는 명령 신호이며, 독출 데이터를 독출/기록 버퍼(67)에 출력한다. 제어 유닛(66)은 컬럼 디코더(65)를 제어하고, 컬럼 라인 선택 신호(CL)를 발생한다. 제어 유닛(66)의 상세한 구성은 후술될 것이다.

프리디코더(58)는 공급된 컬럼 어드레스를 래치하고 프리디코드한다. 프리디코드된 어드레스 신호는 컬럼 디코더(65)에 공급된다. 이어서, 컬럼 디코더(65)는 컬럼 라인 선택 신호(CL)를 디코드된 컬럼 어드레스에 의해 특정된 컬럼에 공급하며, 선택된 컬럼에 접속된 센스 앰프로부터 병렬 데이터를 독출한다. 따라서, 독출된 병렬 데이터는 독출/기록 버퍼(67)에 공급된다.

독출/기록 버퍼(67)는 수신된 병렬 데이터를 래치하고 증폭한다. 이어서, 병렬 데이터는 P/S 변환기(68)에 의해 직렬 데이터로 변환되며, 출력 버퍼(69)를 통해 SDRAM의 외부로 출력된다.

따라서, 독출된 데이터는 독출 커맨드(RD)가 제어 유닛(66)에 의해 래치된 후에 레이턴시 구간에 대응하는 소정의 시간이 경과할 때에 외부 데이터 버스에 출력된다. 도 24에 도시된 SDRAM에서, 외부 데이터 버스는 전술한 바와 같이 제어된다. 더욱 구체적으로, 제어 유닛(55, 66)은 각 뱅크에 제공되고, 각 뱅크에는 레이턴시를 관리하고 제어하는 레이턴시 제어기(60)가 제공된다. 그러므로, 외부 데이터 버스는 실행중에 데이터 독출 동작에 의해 점유되지 않는다. 즉, 데이터 기록 동작은 실행중에 데이터 독출 동작을 유발하는 레이턴시 구간을 이용함으로써 실행될 수 있다. 또, 독출 및 기록 데이터를 독출과 기록 데이터 버스로 분리되는 외부 데이터 버스로 동시에 출력하는 것이 가능하다.

더욱 구체적으로, 상기 동작은 제어 유닛(55, 66) 및 데이터 레이턴시 제어기(60)가 독출/기록 버퍼(67)와, P/S 변환기(68)와, S/P 변환기(71)와, 출력 버퍼(69) 및 입력 버퍼(70)를 제어하도록 구현될 수 있다. 데이터 독출 동작을 유발하는 레이턴시 구간 중, 입력 버퍼(70)가 인에이블된다. 또, S/P 변환기(71)의 출력은 P/S 변환기(68)가 턴 오프되는 동안 턴 온된다. SDRAM의 외부로부터 공급된 기록 데이터는 독출/기록 버퍼(67)에서 래치되고, 이어서 코어 회로(72)에 기록된다. 또한, 기록 커맨드(WT) 및 기록 어드레스는 기록 데이터와 함께 SDRAM에 공급된다.

도 25는 제어 유닛(55, 66) 및 데이터 레이턴시 제어기(60)에 의해 제어되는 P/S 변환기(68)의 블록도이다. P/S 변환기(68)는 데이터 버스 스위치 유닛(110)과, 제1 레지스터 유닛(120)과, 제2 레지스터 유닛(130)과, 4-2 변환기(140)와, 데이터 출력 타이밍 회로(150)와, 래치 회로(160) 및 출력 버퍼(170)를 포함한다.

데이터 버스 스위치(110)는 독출/기록 버퍼(67)로부터 예컨대, 4 비트로 구성된 병렬 데이터를 수신하고, 버스트 길이 신호(BL) 및 일부의 컬럼 어드레스에기초하여 4 비트 입력 데이터 버스 및 4 비트 출력 데이터 버스 사이의 접속을 전환시킨다. 제1 레지스터 그룹(120)은 데이터 버스 스위치(110)의 4 비트 출력 데이터 버스에 접속된다. 제2 레지스터 그룹(130)은 제1 레지스터 그룹(120)의 4 비트 출력 데이터 버스에 접속된다. 4-2 변환기(140)는 제2 레지스터 그룹(130)으로부터의 4 비트 병렬 데이터를 2 비트 병렬 데이터로 변환시킨다. 데이터 출력 타이밍 회로(150) 및 래치 회로(160)는 2 비트 병렬 데이터를 1 비트 직렬 데이터로 변환시키는 기능을 한다.

더욱 구체적으로, 데이터 버스 스위치(110)는 도 25에 도시된 바와 같이 4 비트 데이터 버스의 데이터 버스 라인(d0, d1, d2, d3)에 제공된 스위치(sw1n, sw2n, sw3n)를 포함한다. 또, 데이터 버스 스위치(110)는 데이터 버스 라인(d1, d3) 사이의 접속을 위한 스위치(sw24)와, 데이터 버스 라인(d0, d3) 사이의 접속을 위한 스위치(sw14)와, 데이터 버스 라인(d0, d2) 사이의 접속을 위한 스위치(sw13)및 데이터 버스 라인(d0, d1) 사이의 접속을 위한 스위치(sw12)를 포함한다. 상기 스위치는 버스트 길이 신호(BL) 및 일부의 컬럼 어드레스 신호(caa0z, caa1z)에 의해 제어된다.

도 26은 버스트 길이가 1, 2 및 4 일 때 상태(state)가 설정되는 데이터 버스 스위치 유닛(110)의 스위치의 상태를 도시한 도면이다. 버스트 길이 신호(BL)가 버스트 길이 4를 지정할 때, 입력측의 데이터 버스 라인(d0-d4)은 출력측의 데이터 버스 라인(d0'-d4')에 접속된다. 즉, 전술한 경우에, 스위치(sw24, sw14, sw13, sw12)는 온(클로즈)되고, 스위치(sw24, sw14, sw13, sw12)는 오프(오픈)된다.

버스트 길이 신호(BL)가 버스트 길이 2를 지정할 때, 도 25에 도시된 P/S 변환기는 데이터 버스 라인(d0', d1')을 통해 전송된 데이터 신호가 SDRAM의 외부에 전달되도록 설계된다. 그러므로, 이러한 경우에, 한쌍의 데이터 버스 라인(d0 또는 d1) 또는 다른 쌍의 데이터 버스 라인(d2, d2')은 컬럼 어드레스 신호(caa0z)의 논리 값에 따라서 데이터 버스 라인(d0', d1')에 전달된다. 더욱 구체적으로, 데이터 버스 라인(d0, d1)이 데이터 버스 라인(d0', d1')에 각각 접속될 때, 컬럼 어드레스 신호(caa0z)는 로우 레벨로 설정된다. 따라서, 스위치(sw1n, sw2n, sw3n)가 턴 온되고, 스위치(sw24, sw14, sw13, sw12)는 턴 오프된다. 데이터 버스 라인(d2, d3)이 데이터 버스 라인(d0', d1')에 각각 접속될 때, 컬럼 어드레스 신호(caa0z)는 하이 레벨로 설정된다. 그러므로, 스위치(sw3n, sw24, sw13)는 턴 온되고, 스위치(sw1n, sw2n, sw14, sw12)는 턴 오프된다. 따라서, 데이터 버스 라인(d2)의 데이터는 데이터 버스 라인(d0')에 전송되고, 데이터 버스 라인(d3)의 데이터는 데이터 버스 라인(d1')에 전송된다. 버스트 길이가 2일 때, 다른 컬럼 어드레스 신호(caa1z)는 데이터 버스 스위치 유닛(110)의 스위치를 제어하는데 이용되지 않는다.

버스트 길이 신호(BL)가 버스트 길이 1을 지정할 때, 데이터 버스 라인(d0-d3) 중 하나가 선택되고, 선택된 비트가 SDRAM의 외부로 출력되는 데이터 버스 라인(d0')에 전달된다. 상기 선택은 컬럼 어드레스 신호(caa0z, caa1z)의 값의 조합에 의해 실행된다. 더욱 구체적으로, 데이터 버스 라인(d0)의 데이터가 선택될때, 컬럼 어드레스 신호(caa0z, caa1z)는 모두 로우 레벨로 설정된다. 그러므로, 스위치(sw21n, sw2n, sw3n)가 턴 온되고, 스위치(sw24, sw14, sw13, sw12)는 턴 오프된다. 이러한 경우에, 데이터 버스 라인(d0)의 데이터는 데이터 버스 라인(d0')에 전달된다. 데이터 버스 라인(d1)의 데이터가 선택될 때, 컬럼 어드레스 신호(caa0z, caa1z)는 하이와 로우 레벨로 각각 설정된다. 따라서, 스위치(sw2n, sw3n, sw12)는 턴 온되고, 스위치(sw1n, sw24, sw14, sw13)는 턴 오프된다. 결국, 데이터 버스 라인(d1)의 데이터는 스위치(sw12)를 통해 데이터 버스 라인(d0')에 전달된다. 데이터 버스 라인(d2 또는 d3)의 데이터가 선택될 때, 스위치는 도 26에 도시된 테이블에 따라 턴 온 및 턴 오프된다.

병렬 데이터(d0', d1', d2', d3')는 제1 레지스터 유닛(120) 및 제2 레지스터 유닛(130)에 전송된다. 제1 레지스터 유닛(120)은 제1 제어 신호(po0z)에 따라 데이터를 래치하는 4개의 지연 플립 플롭(DFF)(121, 122, 123, 124)을 포함한다. 제2 레지스터(130)는 제2 제어 신호(po1z)에 따라 래치하는 4개의 지연 플립 플롭(DFF)(131, 132, 133, 134)을 포함한다.

도 27은 제1 및 제2 레지스터 유닛(120, 130)의 동작의 타이밍 챠트이다. 도 27에서, d[0, 2]는 데이터 버스 라인(d0', d2')의 데이터를 의미하고, d[1, 3]는 데이터 버스 라인(d1', d3')의 데이터를 의미한다.

도 27에 도시된 시간(t1)에서, 병렬 데이터는 데이터 버스 라인(d0', d1', d2', d3')에 나타난다. 시간(t2)에서, 제1 제어 신호(po0z)는 하이 레벨에서 로우 레벨로 전환되고, 제1 레지스터 유닛(120)의 플립 플롭(121-124)는 데이터 버스 라인(d0'-d3')의 데이터를 각각 래치한다. 시간(t3)에서, 제2 제어 신호는 로우 레벨로부터 하이 레벨로 전환되고, 제2 레지스터 유닛(130)의 플립 플롭(131-134)은 플립 플롭(121-124)로부터 출력된 데이터를 각각 수신한다. 시간(t4)에서, 수신된 데이터는 플립 플롭(131-134)에서 래치된다. 이어서, 제1 제어 신호는 로우 레벨로부터 하이 레벨로 전환되고, 플립 플롭(121-124)은 데이터 버스 라인(d0'-d3')의 다음 데이터를 수신하도록 준비된다. 전술한 바와 같이, 데이터 버스 라인(d0', d1', d2', d3')의 병렬 데이터는 제1 레지스터 유닛(120) 및 제2 레지스터 유닛(130)에 연속적으로 전송된다.

제2 레지스터 유닛(130)에서 래치된 데이터는 4 비트 병렬 데이터를 2 비트 병렬 데이터로 변환시키는 4-2 변환기(140)에 전달된다. 4-2 변환기(140)는 플립 플롭(DFE)(141, 142, 143) 및 출력 버퍼 회로(144-147)를 포함한다. 4-2 변환기(140)에는 출력 버퍼 회로(144-147)의 출력 타이밍 및 플립 플롭(141-143)의 데이터 래치 타이밍을 제어하는 4개의 제어 클록 신호(psclk0z-psclk3z)가 공급된다. 출력 버퍼 회로(144, 146)의 출력 라인은 와이어(wired)-OR 형태로 노드(dd0)에 접속된다. 이와 유사하게, 출력 버퍼 회로(145, 147)의 출력 라인은 와이어-OR 형태로 노드(dd1)에 접속된다. 데이터가 출력 버퍼 회로(144)로부터 출력될 때, 출력 버퍼 회로(146)의 출력단은 하이 임피던스 상태로 설정된다. 데이터가 출력 버퍼 회로(146)로부터 출력될 때, 출력 버퍼 회로(144)의 출력단은 하이 임피던스 상태로 설정된다. 이어서, 2 비트 데이터는 4-2 변환기(140)로부터 노드(dd0, dd1)에 출력되고, 데이터 출력 타이밍 회로(150)에 전송된다. 회로(150)는 출력제어 클록 신호(outp0z, outp1z)에 의해 제어되는 2개의 스위치(swdd0, swdd1)를 포함한다. 회로(150)는 다음과 같이 동작한다. 스위치(swdd0)는 노드(dd0)에 나타나는 데이터 비트가 다음 단의 래치 회로(160)에 전송되도록 클로즈된다. 이어서, 스위치(swdd1)는 노드(dd1)에 나타나는 데이터 비트가 래치 회로(160)에 전송되도록 클로즈된다. 이어서, 래치 회로(160)는 입력 데이터를 래치하고, 입력 데이터의 레벨을 알맞는 레벨로 전환시킨다. 이어서, 레벨 변환된 데이터는 출력 버퍼(170)를 통해 SDRAM의 외부로 출력 데이터(DQ)로서 출력된다.

도 28은 버스트 길이 신호(BL)가 버스트 길이 4를 지정할 때의 4-2 변환기(140)와 래치 회로(160) 사이 부분의 동작의 타이밍 챠트이다.

초기 상태에서, 독출 데이터는 제2 레지스터 유닛(130)의 플립 플롭(131-134)에 래치된다. 도 28에 도시된 바와 같이, 제어 클록 신호(psc1k0z-psc1k3z)는 그 순으로 하이 레벨로 직렬 스위치한다. 제어 클록 신호(psc1k0z)가 하이 레벨로 스위치할 때 플립 플롭(131)로부터 수신되고 출력 버퍼 회로(144)에 저장된 데이터는 그로부터 독출되어 노드(dd0)에 출력된다. 이와 동시에, 플립 플롭(132)으로부터 출력된 데이터는 플립 플롭(141)에 래치된다. 다음에, 신호(psc1k1z)는 하이 레벨에 스위치하고, 플립 플롭(141)로부터 수신되고 출력 버퍼 회로(145)에 저장된 데이터는 그로부터 독출되는 동시에 노드(d11)에 출력된다. 이와 동시에, 플립 플롭(133)으로부터 출력된 데이터는 플립 플롭(142)에 래치된다. 전술한 동작은 반복되고, 노드(dd0, dd1)에는 도 34에 도시된 바와 같이 4-2 변환기(140)로부터 새롭게 독출된 데이터가 교호로 공급된다.

4-2 변환기(140)의 플립 플롭(141-143)은 4-2 변환기(140)가 4-2 변환 동작을 실행하는 동안 다음의 데이터가 제2 레지스터 유닛(130)에 래치될 수 있도록 제공된다. 그러므로, 데이터는 연달아 데이터 출력 단자(DQ)를 통해 직렬로 출력될 수 있다.

데이터 출력 타이밍 신호(150)의 동작을 제어하는 출력 제어 클록 신호(outp0z, outp1z)는 도 28에 도시된 바와 같이 하이 레벨에 교호로 스위치한다. 노드(dd0)에 새로운 데이터가 나타날 때, 출력 제어 클록 신호(outp0z)는 소정 시간 후의 하이 레벨에 스위치하고, 스위치(swdd0)는 턴 온된다. 그러므로, 노드(dd0)에서 데이터는 래치 회로(160)에 전송된다. 노드(dd1)에 새로운 데이터가 나타날 때, 출력 제어 클록 신호(outp1z)는 소정 시간 후의 하이 레벨에 스위치하고, 스위치(swdd1)는 턴 온된다. 그러므로, 노드(dd1)에서 데이터는 래치 회로(160)에 전송된다. 전술한 동작은 노드(dd0, dd1)에서 데이터가 래치 회로(160)에 교호로 전달될 수 있고 2-1 비트 변환이 실행될 수 있도록 반복적으로 실행된다.

도 29a 및 도 29b는 버스트 길이 신호(BL)가 버스트 길이 1을 지정할 때 얻어진 클록 신호(psc1k0z-psc1k3z)와 출력 제어 신호(outp0z, outp1z)의 상태를 도시한다.

도 25에 도시된 P/S 변환기(68)는 4-2 변환기(140)에 의해 4 비트 데이터를 2 비트 데이터로 변환시키고, 데이터 출력 타이밍 회로(150)와 래치 회로(160)에 의해 2 비트 데이터를 1 비트 데이터로 변환시킨다. 즉, 병렬 직렬 변환은 2 단동작에 의해 실행된다.

4-2 변환기(140)를 생략하고 4 비트 데이터를 데이터 출력 타이밍 회로(150)에 직접 공급하는 것이 가능하다. 이러한 경우에, 병렬 직렬 변환은 단일 단의 동작에 의해 실행된다. 이러한 경우, 데이터 출력 타이밍 회로(150)는 4개의 출력 제어 클록 신호에 응답하여 연속적으로 턴 온되는 4개의 스위치를 포함한다. 단일 단의 배치는 2 단 배치보다 단순하다. 하지만, 클록 신호의 주파수가 커질 때 4개의 출력 제어 클록 신호를 발생시키는 것이 더욱 곤란해질 수 있다. 그러한 경우에, 2단 배치는 단일 배치보다 더 유익하다.

도 30은 도 24에 도시된 S/P 변환기(71)의 회로도이다. 변환기(71)는 래치 회로(250)와, 출력 레지스터 유닛(260)과, 펄스 발생 회로(270)와, 전송 게이트(271-274)와, 인버터(275) 및 래치 회로(281-284)로 구성된다. 래치 회로(200)는 SDRAM의 외부로부터 공급된 직렬 데이터를 래치한다. 레지스터 유닛(260)은 4개의 플립 플롭(DFF)(261-264)을 포함하고, 4 비트 병렬 데이터가 출력될 수 있도록 래치 회로(250)에 래치된 직렬 데이터를 직렬로 래치한다. 펄스 발생 회로(270)는 플립 플롭(261-264)이 대응 데이터를 각각 래치하는 타이밍을 발생한다. 전송 게이트(271-274)는 레지스터 유닛(260)으로부터의 4 비트 병렬 데이터의 대응 비트를 각각 게이트한다. 래치 회로(281-284)는 전송 게이트(271-274)로부터의 4 비트 병렬 데이터의 대응 비트를 각각 래치하고 증폭한다.

직렬 데이터(DI)가 P/S 변환기(71)에 공급될 때, 래치 회로(250)는 직렬 데이터(DI)를 직렬로 래치하고, 이것을 레지스터(250)에 전달한다. 펄스 발생회로(270)는 클록 신호로부터의 클록 신호(intp1-intp4)와, 도 24에 도시된 커맨드 디코더(52)로부터의 기록 동작 지시 신호와, 모드 레지스터(59)로부터의 버스트 길이 신호(BL) 및 데이터 레이턴시 제어기(60)와 제어 유닛(55, 66)으로부터의 미리 설정된 제어 신호를 구동한다. 클록 신호(intp1-intp4)는 intp4→intp3→intp2→ intp1의 순으로 하이 레벨로 스위치된다.

레지스터 유닛(260)은 클록 신호(intp1-intp4)에 따라서 래치 회로(250)로부터의 직렬 데이터를 래치하고, 전송 게이트(271-274)에 4 비트 병렬 데이터를 출력한다. 제어 신호(GO)는 데이터 레이턴시 제어기 또는 제어 유닛(55 또는 66)으로부터 전송 게이트(271-274)에 공급되고, 4 비트 병렬 데이터는 전송 게이트(271-274)를 통해 동시에 통과될 수 있다. 이어서, 그렇게 하여 얻어진 4 비트 병렬 데이터가 기록 데이터(DB01-DB04)로서 래치 회로(281-284)를 통해 코어 회로(72)에 출력된다.

도 33은 도 24에 도시된 독출/기록 버퍼(67)의 구조의 블록도이며, 도 34는 도 24 및 도 33에 도시된 제어기(66)의 구조의 블록도이다. 도 33 및 도 34에서, 전술한 설명의 구성과 동일한 부분은 동일한 참조 번호가 부여되어 있다.

도 33을 참조하면, 독출/기록 버퍼(67)는 기록 앰프(67a)와, 출력 앰프(67b) 및 단락 회로 유닛(67c)으로 구성된다. 기록 앰프(67a)는 제어 유닛(66)으로부터 공급된 신호(WEN, WRT, SBE, GRS)에 의해 제어되며, 주변 데이터 버스(75)의 데이터를 코어 데이터 버스(74)에 기록한다. 주변 데이터 버스(75)는 도 24에 도시된 P/S 변환기(68)와 S/P 변환기(71)에 접속된다. 코어 데이터 버스(74)는 도 24에도시된 코어 회로(72)에 제공된 메모리 셀 어레이(도 33에 도시 않됨)에 접속된다. 출력 앰프(67a)는 제어 유닛(66)으로부터 공급된 신호(WRT, WBE, GRS)에 의해 제어되고, 코어 데이터 버스(74)의 데이터를 증폭하고 이 증폭된 데이터를 주변 데이터 버스(75)에 기록한다. 단락 회로 유닛(67c)은 데이터 버스(74)의 한쌍의 데이터 버스 라인을 단락 회로화한다.

복수의 선택 회로(73)는 데이터 버스를 통해 각각의 센스 앰프에 제공되고, 센스 앰프로부터의 데이터를 수신하는 데이터 버스 라인을 선택한다.

도 34를 참조하면, 제어 유닛(66)은 제어 유닛(55)으로부터 제어 신호(WRT, WSW, WRCT, DM, WERP, CLP)를 수신하고, 제어 신호(WRT, SBE, WEN, GRS)를 발생한다. 제어 신호(WRT)는 관련 뱅크가 기록 상태에 있다는 것을 가르킨다. 제어 신호(WSW)는 소정의 시간 만큼 제어 신호(WRT) 뒤에서 지연된다. 제어 신호(WRCT)는 관련 뱅크가 기록 상태의 시간에서 기록 마스크 상태인지를 결정하기 위한 신호이다. 제어 신호(DM)는 관련 뱅크가 기록 마스크 상태인지를 가르키는 신호이다. 제어 신호(CLP)는 컬럼 디코더(65)를 활성화하는 컬럼 선택 신호이다. 제어 신호(WERP)는 컬럼 선택 신호(CLP)가 출력한 후의 기록 타이밍을 한정한다. 제어 신호(SBE)는 도 33에 도시된 출력 앰프(67b)를 활성화하는 센스 버퍼 인에이블 신호이다. 제어 신호(WEN)는 도 33에 도시된 기록 앰프(67a)를 활성/비활성화하는 기록 인에이블 신호이다. 제어 신호(GRS)는 단락 회로 유닛(67c)을 활성화하는 동시에 기록 앰프(67a) 및 출력 앰프(67b)를 비활성화한다.

제어 유닛(66)은 주변 신호 발생 회로(66a, 66e, 66f)와, WRT 발생회로(66b)와, SBE 발생 회로(66c)와, WEN 발생 회로(66d) 및 GRS 발생 회로(66g)로 구성된다. 회로(66a)는 제어 신호(WRCT, DM)로부터의 내부 신호를 구동하는데, 내부 신호는 관련 뱅크가 기록 상태의 시점에서 기록 마스크 상태인지를 가르키는 신호이다. WRT 발생 회로(66b)는 도 33에 도시된 독출/기록 버퍼(67)에 제어 신호(WRT)를 전송한다. SBE 발생 회로(66c)는 제어 신호(WRT, CLP)로부터 신호(SBE)를 발생한다. 내부 신호 발생 회로(66e)는 제어 신호(WERP)와 제어 신호(WSW)로부터의 데이터 기록 타이밍을 가르키는 내부 신호를 발생한다. 내부 신호 발생 회로(66f)는 제어 신호(CLP)로부터 데이터 기록 타이밍 신호를 발생하는데, 내부 신호는 컬럼 선택 신호(CLP)가 수신되지 않을 때의 데이터 버스 단락 회로화 타이밍을 가르킨다. GRS 발생 회로(66g)는 회로(66f)의 내부 제어 신호 및 제어 신호(SBE)로부터 제어 신호(GRS)를 발생한다.

도 35는 도 33과 도 34에 도시된 구성의 동작의 타이밍 챠트이다. 이 타이밍 챠트의 좌측부는 독출 모드 시의 동작을 도시하고, 우측부는 기록 모드 시의 동작을 도시한다. 타이밍 신호(BTWL, BTWLP, SLEX, SLEP)는 로우 어드레스 스트로브 신호(RAS)로부터 제어 유닛(55)에 의해 발생되고, 도 33에 도시된 센스 앰프에 공급된다. 기호 BLX/BLZ는 도 33에 도시된 한쌍의 코어 데이터 버스 라인(74)의 전위의 전환을 나타낸다. 기호 GDBX와 GDBZ는 도 33에 도시된 주변 데이터 버스 라인(75)의 전위의 전환을 나타낸다.

독출 모드 시에, 제어 유닛(55)은 로우 어드레스 스트로브 신호(RAS)를 수신하고, 도 33에 도시된 센스 앰프에 공급되는 제어 신호(BTWL, BTWLP, SLE, SLEP)를발생한다. 제어 유닛(55)에 의해 발생된 컬럼 선택 신호(CLP)는 도 33에 도시된 컬럼 디코더(65)에 공급된다. 따라서, 도 35에 도시된 바와 같이, 선택된 센스 앰프는 대응하는 코어 비트 라인(74)의 데이터를 감지하고 코어 데이터 버스 라인(74)(BLX, BLZ) 사이의 전위 차를 증폭하기 시작한다. 신호(CL)는 선택된 컬럼 디코더(65)에서 발생된 컬럼 선택 신호(CLP)의 지연 신호이며, 선택된 컬럼 라인에 공급된다. 신호(CL)가 활성화되면, 신호(CL)는 Vii 레벨로 스위치되는데, 이 레벨은 vii 전위보다 높은 외부 전원 공급 전압(Vdd)을 스텝 다운하여 얻어진 스텝 다운 전위이다. 컬럼 선택 신호(CLP)의 상승 에지에 응답하여, 제어 신호(GRS)는 상승하고, 이어서 제어 신호(SBE)가 상승한다. 제어 신호(GRS)에 응답하여, 코어 데이터 버스 라인(74)은 단락 회로 유닛(67c)에 의해 단락 회로화된다. 제어 신호(SBE)가 상승하면, 출력 앰프(67b)는 활성화되고 코어 데이터 버스 라인(74)에서 독출된 데이터는 주변 데이터 버스 라인(75)에 출력되어, 주변 데이터 버스 라인(GDBX/GDBZ)의 전위는 도 35에 도시된 바와 같이 전환된다.

기록 모드 시에, 제어 신호(GRS)는 제어 신호(WSW)의 상승 에지에 응답하여 상승하고, 코어 데이터 버스 라인(74)은 단락 회로화된다. 또, 코어 신호(WEN)가 하강하고, 기록 앰프(67a)가 활성화된다. 제어 신호(WSW)의 상승 에지에 응답하여, 컬럼 선택 신호(CLP, CL)는 연속적으로 상승하고, 주변 데이터 버스 라인(75)의 데이터는 코어 데이터 버스 라인(74)에 기록된다. 이러한 경우에, 컬럼 선택 신호(CL)의 전위는 Vii보다 높은 외부 전원 전압(Vdd)으로 설정된다. 도 35에 도시된 경우에서, 코어 데이터 버스 라인(74)의 전위는 서로 반전되고, 이어서 제어신호(SLEP)의 하강 에지에 응답하여 증폭된다.

상기한 바와 같은 본원 발명에 따르면, 데이터 버스를 더 효율적으로 사용하여 데이터 기록 및 독출 동작의 속도를 증가시킬 수 있다. 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 사상으로부터 이탈하는 일 없이 변형 및 수정이 가능하다.

Claims

적어도 하나의 메모리 셀 어레이를 갖고 제1 데이터 버스에 접속된 각각의 뱅크를 포함하는 반도체 집적 회로 메모리에 있어서,

상기 각각의 뱅크는 커맨드에 의해서 지시되는 정보가 공급되고 대응 뱅크의 데이터 기록 또는 데이터 독출 동작을 제어하는 제어부를 포함하고;

상기 제어부는 독출 데이터가 데이터 독출 동작에 의해 제1 데이터 버스로 출력될 때까지 대응 뱅크가 제1 데이터 버스를 점유하지 못하도록 대응 뱅크의 데이터 기록 및 데이터 독출 동작을 제어하는 것을 특징으로 하는 반도체 집적 회로 메모리.
제1항에 있어서, 상기 뱅크는 상기 뱅크에 분리하여 제공되는 각 제2 데이터 버스를 통해 제1 데이터 버스에 결합되는 반도체 집적 회로 메모리.
제1항에 있어서, 상기 뱅크는 상기 뱅크에 분리하여 제공되는 각 제2 데이터 버스를 통해 제1 데이터 버스에 결합되고, 상기 각 제2 데이터 버스는 기록 데이터 버스 및 독출 데이터 버스로 분리되는 반도체 집적 회로 메모리.
제1항에 있어서, 상기 각 뱅크는 센스 앰프부에 접속되는 동시에 기록 데이터 버스 및 독출 데이터 버스로 분리되는 제3 데이터 버스를 갖는 반도체 집적 회로 메모리.
적어도 하나의 메모리 셀 어레이를 갖고 제1 데이터 버스에 연결된 각각의 뱅크를 포함하는 반도체 집적 회로 메모리용 데이터 버스 제어 방법에 있어서,

(a) 커맨드를 수신하는 단계와;

(b) 독출 데이터가 상기 제1 데이터 버스에서 출력될 때까지 실행중인 상기 뱅크 중 하나의 데이터 독출 동작에 의해 상기 제1 데이터 버스가 점유되지 못하도록 커맨드에 기초하여 각각의 뱅크에 대한 데이터 기록/독출 동작을 제어하는 단계를 포함하는 것을 특징으로 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 상기 뱅크에 분리하여 제공되는 제2 데이터 버스를 각각 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 제어하는 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 상기 뱅크에 분리하여 제공되는 제2 데이터 버스를 각각 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 제어하며, 상기 각 제2 데이터 버스는 기록 데이터 버스 및 독출 데이터 버스로 분리되는 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 각 뱅크에서 제공되고 센스 앰프부에 접속된 제3 데이터 버스를 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 제어하고, 상기 각 제3 데이터 버스는 기록 데이터 버스 및 독출 데이터 버스로 분리되는 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 상기 뱅크 중 하나의 데이터 독출 동작이 실행되는 동안, 상기 뱅크 중 다른 하나의 데이터 기록 동작이 실행되도록 상기 데이터 기록/독출 동작을 제어하는 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 상기 뱅크 중 하나의 데이터 독출 동작이 실행중일 때 상기 뱅크 중 하나로 향하는 기록 커맨드가 수용되지 않도록 상기 기록/독출 동작을 제어하는 데이터 버스 제어 방법.
제5항에 있어서, 상기 단계 (b)는 상기 제1 뱅크의 데이터 독출 동작이 실행중이고 관련된 독출 어드레스가 다른 어드레스 래치부에서 래치되는 동안, 상기 뱅크 중 하나인 제1 뱅크로 향하는 기록 커맨드와 관련된 기록 어드레스가 어드레스 래치부에 래치되도록 상기 데이터 기록/독출 동작을 제어하는 데이터 버스 제어 방법.
적어도 하나의 메모리 셀 어레이를 갖고 제1 데이터 버스에 접속된 각각의 뱅크를 포함하는 반도체 집적 회로 메모리에 있어서,

각 뱅크는 기록 커맨드 및 독출 커맨드가 공급되고 대응 뱅크의 데이터 기록 또는 데이터 독출 동작을 제어하는 제어부를 포함하고;

상기 뱅크 중 다른 하나의 상기 제어부가 독출 커맨드에 응답하여 데이터 독출 동작을 실행할 때, 대응 뱅크의 상기 제어부는 기록 커맨드와 이와 관련된 기록 데이터를 래치하고 대응 뱅크의 데이터 기록 동작을 실행하기 시작하는 것을 특징으로 하는 반도체 집적 회로 메모리.
제12항에 있어서, 상기 제1 데이터 버스는 기록 데이터 버스 및 독출 데이터 버스로 분리되는 반도체 집적 회로 메모리.
적어도 하나의 메모리 셀 어레이를 갖고 제1 데이터 버스에 접속된 각각의 뱅크를 포함하는 반도체 집적 회로 메모리용 데이터 버스 제어 방법에 있어서,

(a) 커맨드를 수신하는 단계와;

(b) 데이터 독출 동작이 독출 커맨드에 응답하여 뱅크 중 하나에서 실행될 때 상기 뱅크 중 다른 하나로 향하는 기록 커맨드와 이와 관련된 기록 데이터가 래치되고 상기 뱅크 중 다른 하나의 데이터 기록 동작이 시작되도록 커맨드에 기초하여 각 뱅크에 대한 기록/독출 동작을 제어하는 단계를 포함하는 것을 특징으로 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 기록 데이터 버스 및 독출 데이터 버스로분리되는 제1 데이터 버스를 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 실행하는 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 상기 뱅크에 분리하여 제공되는 각 제2 데이터 버스를 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 실행하는 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 상기 뱅크에 분리하여 제공되는 각 제2 데이터 버스를 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 실행하고, 각 제2 데이터 버스는 기록 데이터 버스 및 독출 데이터 버스로 분리되는 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 센스 앰프부에 연결되는 동시에 기록 데이터 버스 및 독출 데이터 버스로 분리되는 제3 데이터 버스를 이용하여 각 뱅크에서 데이터 기록/독출 동작을 독립적으로 실행하는 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 상기 뱅크 중 하나의 데이터 기록 동작이 실행되고 상기 뱅크 중 하나로 향하는 기록 커맨드가 수용되지 않도록 상기 데이터 기록/독출 동작을 실행하는 데이터 버스 제어 방법.
제14항에 있어서, 상기 단계 (b)는 상기 제1 뱅크의 데이터 독출 동작이 실행중이고 관련된 독출 어드레스가 다른 어드레스 래치부에서 래치되는 동안, 상기 뱅크 중 하나인 제1 뱅크로 향하는 기록 커맨드와 관련된 기록 어드레스가 어드레스 래치부에 래치되도록 상기 데이터 기록/독출 동작을 제어하는 데이터 버스 제어 방법.