KR19980082919A - 가산 비교 선택 회로를 갖는 비터비 디코더 - Google Patents
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Abstract
본 발명은 비터비 디코더에 관한 것으로서, 더 구체적으로는 ACS 회로를 포함하는 비터비 디코더에 관한 것으로서, 외부로부터 인가된 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 1 램과; 외부로부터 인가되는 제어신호에 응답하여 순차적으로 증가하는 클럭신호들을 발생하는 카운터와; 상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 패스 메트릭스를 인가받고, 상기 패스 메트릭스들 중 하나를 선택하여 이를 상기 제 1 램에 전달하기 위한 제 1 멀티 플렉서와; 상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스를 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 2 멀티 플렉서와; 상기 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 2 램과; 상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 매트릭스를 인가받고, 이것들 중 하나를 선택하여 제 2 램에 전달하기 위한 제 3 멀티 플렉서와; 상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스들을 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 4 멀티 플렉서와; 상기 클럭신호들 중 첫번째 클럭 신호에 동기된 처음 상태의 패스 메트릭스를 전체 패스 메트릭스이 읽고, 쓰는 동작이 수행되는 저장하기 위한 제 1 레지스터와; 상기 클럭 신호들 중 마지막 클럭신호에 동기되어 마지막 상태의 패스 메트릭스를 전체 패스 메트릭스들이 읽고, 쓰는 동작이 수행되는 동안 저장하기 위한 제 2 레지스터와; 상기 제 1 램과 제 2 램 중 읽기 수행하여 발생되는 한쌍의 패스 메트릭스들 중 먼저 읽은 패스 메트릭스를 저장하기 위한 버퍼와; 상기 제 1 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 5 멀티 플렉서와; 상기 제 2 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 6 멀티 플렉서를 포함한다.
Description
본 발명은 비터비 디코더(viterbi decoder)에 관한 것으로서, 더 구체적으로는 가산 비교 선택 회로(Add Compare Select Circuit)를 포함하는 비터비 디코더에 관한 것이다.
비터비 디코더는 CDMA(Code Division Multiple Access) 방식의 이동 통신용 단말기의 모뎀 칩의 구성요소 중의 하나이다. 상기 비터비 디코더는 길쌈부호화된 이진 심볼 스트림으로부터 본래의 심볼과 데이터를 얻는 기능을 수행한다. 상기와 같이 길쌈부호 및 비터비 디코더를 사용하는 이유는 전송되는 신호에 의해 발생되는 노이즈(noise) 및 채널 페이딩을 줄이기 위함이다.
상기 길쌈 부호를 사용하는 과정은 본래 데이터 심볼에 상관(correlation)을 부여하여 전송을 하게 된다.
비터비 디코더는 입력 심볼에 대해 가장 유사한 해독 시퀀스를 찾아내며, 그 과정은 가지 평가 생성단계(Branch Metric) , 경로 평가 생성 단계(Path Metric), 전이 선택 단계, 그리고 체인백 단계(chain back)를 거치게 된다.
가지 평가는 현단계에 수신된 데이터를 모든 가지와의 연관성을 나타내는 단위이다. 가지 평가 생성 단계는 입력 심볼이 단일 크기(singled - magnitude)의 형태로 주어지며, 상기 가지 평가는 2N-1개의 상태들(state)로부터 두 개의 가지를 갖는다. 즉, 2N개의 가지에 대해 각각의 가지의 길쌈부호와 신호의 비트가 다른 입력 심볼의 크기가 합해진 두 개의 가지를 갖게 된다.
여기서 상기 N은 길쌈 부호기의 강제 길이(constrint length)이다.
상기 경로 평가 생성 단계 및 전이 선택 단계는 가지 평가 생성 단계의 각각의 가지에 대해 가지 평가량(branch metric value) 을 누적하며, 그에 따라 경로 평가량(path metric value)을 구하고, 이를 비교하여 가장 최소 경로 평가량을 갖는 경로(path)를 찾으면, 그 상태로 이르는 전이를 얻을 수 있다. 그리고 m 개의 심볼이 입력될 때, 각 상태는 두 개의 가지를 갖고 있으므로, 전 단계의 각 상태마다 2 개의 경로 평가량을 비교하여 작은 값을 갖는 가지 평가량과 경로 평가량을 저장한다. 이는 다음 단계에서 사용된다.
다음으로 체인 백 단계에서는 원래의 데이터를 복원하기 위하여 체인백을 수행한다. 상기 체인 백 단계에서는 연속하는 64 단계의 경로 평가량과 각 상태의 전이를 저장하며, 최소의 경로 평가량에서부터 각 상태로 전이를 따라 64단계만큼 트레이스 백(trace back)이 수행된다.
가산비교선택부는 각각의 가지에 대해 가지 평가량을 구하고, 이를 비교하여 각 상태의 전이를 구한다. 그리고 전단계의 두 개의 상태와 현단계의 두 개의 상태들은 버터플라이 구조(butterfly)를 이루어 수행하게 된다.
도 1은 패스 메트릭스 가산 비교 선택을 위한 램블록도가 도시되어 있다.
CDMA 단말기에 사용되는 비터비 디코더는 강제 길이가 9이다. 가산비교선택모듈(ACS)에서는 각 상태의 경로 평가량을 기록하기 위하여 256*6 크기를 갖는 두 개의 램(RAM)을 사용한다. 상기 램들중 제 1 램은 전단계에 대한 상태의 경로 평가량을 위해 사용되고, 제 2 램은 현단계에 대한 상태의 경로 평가량을 위해 필요하다. 그러므로 상기 램들은 각 단계마다 번갈아 가며 동작을 수행한다. 전단계의 경로 평가량들을 위한 제 1 램에서는 읽기 동작이 수행되며, 현단계의 경로 평가량을 위한 제 2 램에서는 기입 동작이 수행된다. 그리고 상기 제 1 램은 처음으로 데이터를 읽기 때문에 모든 워드라인들을 리셋 시켜야만 한다.
도 2는 종래 실시예에 따른 램 액세스를 위한 어드레스 코딩 방법을 보여주는 도면이다.
256 클럭동안에 짝수번째 클럭들에는 전단계에 대한 패스 메트릭스 읽기 동작을 수행하며, 홀수 번째 클럭들에는 현단계에 대한 패스 메트릭스 쓰기 동작을 수행한다. 만일에 전단계에서 제 1 램의 워드라인 0과 워드라인 128에 독출된 경로 평가는 두 개의 가지 평가와 합해져 현단계에 대한 제 2 램의 워드라인 0과 워드라인 1에 기록되는 경로 평가가 구해진다.
상기와 같은 어드레싱 방법은 연속 모드(continuous mode)나 패킷 모드(packet mode) 등에 리셋 단계에 상관없이 사용된다.
그러나, 상술한 바와 같은 비터비 디코더에서의 가산비교선택 모듈에서는 두 개의 워드라인을 동시에 읽음으로써, 두 개의 워드라인을 동시에 사용하는 메모리 어드레스 방법을 사용하였다. 상기와 같이 두 개의 워드라인들을 제어하기 위하여 두 개의 램들을 필요로 하였다. 상기 램은 듀얼 포트 램(dual port RAM)으로써 면적은 동일한 워드 깊이(depth)와 워드 폭(width)을 갖는 싱글 포트 램(single port RAM)에 비해 약 1.8∼2.2배 정도가 크다. 그러므로 칩내의 면적을 많이 차지하는 문제점이 발생하게 된다.
따라서 본 발명의 목적은 듀얼 포트 램대신에 싱글 포트 램을 사용하여 전체 칩 면적을 줄일 수 있는 비터비 디코더를 제공하는 것이다.
도 1은 종래 실시예에 따른 ACS 회로의 구성을 개략적으로 보여주는 블록도;
도 2는 종래 실시예에 따른 램 액세스를 위한 어드레스 코딩 방법을 보여주는 도면;
도 3은 본 발명의 실시예에 따른 ACS 회로의 구성을 상세하게 보여주는 블록도;
도 4는 본 발명의 실시예에 따른 램 액세스를 위한 어드레스 코딩 방법을 보여주는 도면;
*도면의 주요부분에 대한 부호 설명 *
10 : 제 1 램 20 : 제 1 멀티 플렉서
30 : 제 2 멀티 플렉서 40 : 제 2 램
50 : 제 3 멀티 플렉서 60 : 제 4 멀티 플렉서
70 : 제 1 레지스터 80 : 제 2 레지스터
90 : 버퍼 100: 제 5 멀티 플렉서
110: 제 6 멀티 플렉서
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 인가된 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 1 램과; 외부로부터 인가되는 제어신호에 응답하여 순차적으로 증가하는 클럭신호들을 발생하는 카운터와; 상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 패스 메트릭스를 인가받고, 상기 패스 메트릭스들 중 하나를 선택하여 이를 상기 제 1 램에 전달하기 위한 제 1 멀티 플렉서와; 상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스를 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 2 멀티 플렉서와; 상기 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 2 램과; 상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 매트릭스를 인가받고, 이것들 중 하나를 선택하여 제 2 램에 전달하기 위한 제 3 멀티 플렉서와; 상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스들을 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 4 멀티 플렉서와; 상기 클럭신호들 중 첫번째 클럭 신호에 동기된 처음 상태의 패스 메트릭스를 전체 패스 메트릭스이 읽고, 쓰는 동작이 수행되는 저장하기 위한 제 1 레지스터와; 상기 클럭 신호들 중 마지막 클럭신호에 동기되어 마지막 상태의 패스 메트릭스를 전체 패스 메트릭스들이 읽고, 쓰는 동작이 수행되는 동안 저장하기 위한 제 2 레지스터와; 상기 제 1 램과 제 2 램 중 읽기 수행하여 발생되는 한쌍의 패스 메트릭스들 중 먼저 읽은 패스 메트릭스를 저장하기 위한 버퍼와; 상기 제 1 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 5 멀티 플렉서와; 상기 제 2 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 6 멀티 플렉서를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 레지스터는 패스 메트릭스가 인가되는 입력단자와, 상기 클럭신호가 인가되는 클럭단자로 구성된 제 1 디 플립플롭을 포함한다.
바람직한 실시예에 있어서, 상기 제 2 레지스터는 패스 메트릭스가 인가되는 입력단자와, 상기 클럭 신호들 중 마지막 클럭신호가 인가되는 클럭단자로 구성되는 제 2 디 플립플롭을 포함한다.
바람직한 실시예에 있어서, 상기 버퍼는 제 1 램과 제 2 램의 출력단이 접속되는 입력단자와, 상기 클럭신호가 인가되는 클럭단자로 구성된 제 3 디 플립플롭을 포함한다.
바람직한 실시예에 있어서, 상태가 짝수일때는 홀수 워드라인에 패스 메트릭스를 쓰고, 상태가 홀수일때는 짝수 워드라인에 패스 메트릭스 쓰는 것을 특징으로 한다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 3내지 도 4에 의거하여 설명하면 다음과 같다.
도 3에는 ACS연산을 위한 싱글 포트 램들의 구성을 보여주는 블록도가 도시되어 있다.
상기 ACS 회로는 제 1 램(10), 카운터, 패스 메트릭스를 상기 제 1 램(10)에 전달하기 위한 제 1 멀티 플렉서(20) 및 제 2 멀티 플렉서(30), 제 2 램(40), 페스 메트릭스를 상기 제 2 램(40)에 전달하기 위한 제 3 멀티 플렉서(50) 및 제 4 멀티 플렉서(60), 제 1 레지스터(70), 제 2 레지스터(80), 버퍼(90), 그리고 제 1 램(10) 및 제 2 램(40) 그리고 제 1 레지스터(70) 및 제 2 레지스터(80)의 패스 메트릭스들 중 하나를 선택하여 출력하기 위한 제 5 멀티 플렉서(100)와 제 6 멀티 플렉서(110)를 포함한다.
상기 제 1 멀티 플렉서(20)는 전단계와 현단계의 매트릭스를 인가받아 이중 하나를 선택하여 제 1 램(20)에 전달한다. 그리고 상기 카운터는 외부로부터 인가된 제어신호에 응답하여 순차적으로 증가하는 클럭신호를 발생한다. 상기 제 2 멀티 플렉서(20)는 홀수번째 상태(state)의 패스 메트릭스와 짝수번째 상태의 패스 메트릭스를 인가받아 이를 중 하나를 선택하여 제 1 램(10)에 전달한다. 상기 제 1 램(10)은 ACS 단계가 변할 때마다 패스 메트릭스 읽기 동작과 쓰기 동작이 번갈아 가며 수행된다.
그리고 상기 제 3 멀티 플렉서(50)는 외부로부터 전단계의 패스 메트릭스와 현단계의 패스 메트릭스를 인가받고, 그들 중 하나를 선택하여 제 2 램(40)이 전달한다. 제 4 멀티 플렉서(60)는 짝수번째 상태의 패스 메트릭스와 홀수번째 상태의 패스 메트릭스를 인가받아 이를 선택하여 상기 제 2 램(40)에 전달한다. 제 1 레지스터(70)는 카운터의 첫 번째 클럭신호에 동기되어 W0 패스 메트릭스를 일시 저장하여 출력한다.
상기 제 2 레지스터(80)는 카운터의 255번째 클럭신호에 동기되어 메모리의 워드라인 255의 패스 메트릭스를 사용하지 않고 W255의 패스 메트릭스를 일시 저장하여 출력한다.
상기 버퍼(90)는 제 1 램(10)과 제 2 램(40)으로부터 발생되는 패스 메트릭스 중 먼저 읽은 것을 일시 저장한다. 제 5 멀티 플렉서(100)는 제 1 램(10)과 제 2 램(40)의 출력단로부터 발생되는 패스 메트릭스와 0번째 패스 메트릭스를 받고, 그것들 중 하나를 선택하여 출력한다. 상기 제 6 멀티 플렉서(110)는 상기 제 1 램(10)과 제 2 램(40)의 출력단들로부터 발생되는 패스 메트릭스들과, W255 패스 메트릭스를 받고, 그것들 중 하나를 선택하여 출력한다.
도 4에는 본 발명의 실시예에 따른 싱글 포트 램의 액세스를 위한 어드레스 코딩 방법을 보여주는 도면이 도시되어 있다.
한단계의 256 클럭중에서 0, 2, 4, ‥‥ , 256과 같은 짝수번째 클럭에서는 홀수 워드라인 패스 메트릭스를 쓰며, 1, 3, 5, ‥‥ ,255와 같은 홀수번째 클럭에서는 짝수 워드라인 패스 메트릭스를 쓰는 동작을 수행한다. 그러므로 한 클럭에 한 워드라인만을 제어하도록 타이밍이 조절되었음을 알 수 있다. 도 3에서 PM0은 짝수번째 상태이며, PM1은 홀수번째 상태이다. 전단계에 대한 램의 워드라인0과 워드라인 128에서 읽은 패스 메트릭스들과 외부로부터 인가받은 두 개의 가지 메트릭스를 각각 합한다. 즉 워드라인 0의 패스 메트릭스를 PM0, 워드라인 128의 패스 메트릭스를 PM1, 제 1 가지 메트릭스를 BM0, 그리고 제 2 가지 메트릭스를 BM1라 하면 다음과 같은 식 RM0 + BM0, RM1 + BM0 더한 다음 둘중 작은 값의 패스 메트릭스를 취하고, RM0 + BM1 , RM1 + BM0 더하여 둘 중의 작은값을 갖는 패스 메트릭스를 선택하여 다음 단계의 패스 메트릭스를 제공한다.
그러므로 본 발명에서는 0번째 클럭이 지난 후에 워드 0과 워드 128의 패스 메트릭스를 읽어야하고, 다음 두 개의 클럭동안 워드 0과 워드 1에 새로운 패스 메트릭스를 쓰기 해야 한다. 그런데 상기와 같이 하기 위해서는 카운터의 클럭값을 CNT라 하면, 전단계의 패스 메트릭스를 읽기 위하여 다음과 같은 방법으로 어드레스싱을 한다. 즉, { A[0] , A[7:1] }, A = CNT + 1 이다. 그리고 현단계의 패스 메트릭스를 쓰기 위한 메모리 어드레싱은 B[7:0] = CNT - 1과 같이 된다. 상기와 같은 방법을 사용하면 동시에 두 개의 워드라인을 제어하는 것을 막을 수 있다.
동시에 사용되는 패스 메트릭스를 연속되어 발생되는 클럭에 따라 나누어 읽으므로, 먼저 읽은 패스 메트릭스에 대해서는 이를 일시 저장할 수 있는 버퍼(90)가 필요하다. 상기 버퍼(90)는 메모리의 하나의 워드라인과 같은 6 비트가 된다. 그러나 현단계에서 새로운 패스 메트릭스에 한해서는 버퍼를 사용하지 않아도 된다. 새롭게 선택된 패스 메트릭스는 다음 두 상태에 대한 패스 메트릭스와 더하고, 이는 패스 메트릭스를 저장하기 이전의 두 클럭동안에 메모리에 쓴다.
도 4를 참고하면, ACS 첫단계의 0 번째 클럭에는 워드 128에서 패스 메트릭스를 읽는다. 그리고 다음 두 클럭동안에는 더하여 발생되는 패스 메트릭스는 워드 0과 워드 1에 쓰기 동작이 수행된다. 그러나 상기 패스 메트릭스를 더하기 이전에 전단계에 대한 상태 0의 패스 메트릭스가 필요하게 된다. 상기 워드 0에 대한 패스 메트릭스는 메모리가 아닌 제 1 레지스터(70)에 이를 저장한다. 그리고 마지막 ACS 단계에서 253과 254번째 클럭에서 워드 127과 워드 255에서 패스 메트릭스를 읽어 ACS 연산을 수행한다. 그리고 더하고 비교하여 선택된 페이스 메트릭스는 워드 254와 255에 새롭게 기록된다.
255번째 클럭에서는 워드 254에 패스 메트릭스를 기록한다. 그러나 다음 클럭에서 ACS단계가 변화면서, 원래 워드 255에 패스 메트릭스를 기록해야 함에도 불구하고 워드 128의 패스 메트릭스를 읽어야 한다. 이와 같은 메모리의 충돌을 막기 위하여 워드 255에 대한 패스 메트릭스도 워드 0에서와 같이 메모리에 저장하지 않고 이를 제 2 레지스터(80)에 일시 저장한다. 나머지 워드라인들의 패스 메트릭스는 메모리에 저장된다. 메모리의 워드 0과 워드 255를 사용하지 않고 제 1 레지스터(70)와 제 2 레지스터(80)를 사용함으로써 각각의 ACS 연산입력으로 상태 0에는 W0을 사용하고, 상태 255에는 W255를 사용한다. 바람직한 ACS동작을 위해 종래에서와 같이 패스 메트릭스는 초기와 한다. 그리고 추가의 W0과 W255에 대한 리셋을 수행한다.
이와 같은 싱글 포트 반도체 램으로 비터비 디코더를 수행함으로써 면적을 상당히 줄일 수 있다.
상술한 바와 같은, 비터비 디코더의 가산 비교 선택회로는 싱글 포트 램으로 구성되어 있어 듀얼 포트 램을 사용할 때보다 면적을 월등히 줄일 수 있는 효과가 있다.
Claims (5)
- 외부로부터 인가된 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 1 램과;외부로부터 인가되는 제어신호에 응답하여 순차적으로 증가하는 클럭신호들을 발생하는 카운터와;상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 패스 메트릭스를 인가받고, 상기 패스 메트릭스들 중 하나를 선택하여 이를 상기 제 1 램에 전달하기 위한 제 1 멀티 플렉서와;상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스를 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 2 멀티 플렉서와;상기 제어신호에 응답하여 패스 메트릭스 읽기 동작과 쓰기 동작이 수행될 때 데이터를 저장하는 제 2 램과;상기 클럭신호에 동기되어 전단계의 패스 메트릭스와 현단계의 매트릭스를 인가받고, 이것들 중 하나를 선택하여 제 2 램에 전달하기 위한 제 3 멀티 플렉서와;상기 클럭신호들 중 짝수번째 클럭신호들에 각각 동기된 패스 메트릭스를 받고, 홀수번째 클럭신호들에 각각 동기된 패스 메트릭스들을 인가받아 이것들 중 하나를 선택하여 상기 제 1 램에 전달하기 위한 제 4 멀티 플렉서와;상기 클럭신호들 중 첫번째 클럭 신호에 동기된 처음 상태의 패스 메트릭스를 전체 패스 메트릭스들이 읽고, 쓰는 동작이 수행되는 동안 저장하기 위한 제 1 레지스터와;상기 클럭 신호들 중 마지막 클럭신호에 동기되어 마지막 상태의 패스 메트릭스를 전체 패스 메트릭스들이 읽고, 쓰는 동작동안 수행되는 동안 저장하기 위한 제 2 레지스터와;상기 제 1 램과 제 2 램 중 읽기 수행하여 발생되는 한쌍의 패스 메트릭스들 중 먼저 읽은 패스 메트릭스를 저장하기 위한 버퍼와;상기 제 1 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 5 멀티 플렉서와;상기 제 2 레지스터로부터 발생되는 패스 메트릭스와 제 1 램과 제 2 램으로부터 발생되는 패스 메트릭스들 중 하나를 선택하기 위한 제 6 멀티 플렉서를 포함하는 비터비 디코더
- 제 1 항에 있어서,상기 제 1 레지스터는패스 메트릭스가 인가되는 입력단자와, 상기 클럭신호가 인가되는 클럭단자로 구성된 제 1 디 플립플롭을 포함하는 비터비 디코더.
- 제 1 항에 있어서,상기 제 2 레지스터는패스 메트릭스가 인가되는 입력단자와, 상기 클럭 신호들 중 마지막 클럭신호가 인가되는 클럭단자로 구성된 제 2 디 플립플롭을 포함하는 비터비 디코더.
- 제 1 항에 있어서,상기 버퍼는제 1 램과 제 2 램의 출력단이 접속되는 입력단자와, 상기 클럭신호가 인가되는 클럭단자로 구성된 제 3 디 플립플롭을 포함하는 비터비 디코더.
- 제 1 항에 있어서,상태가 짝수일때는 홀수 워드라인에 패스 메트릭스를 쓰고, 상태가 홀수일때는 짝수 워드라인에 패스 메트릭스 쓰는 것을 특징으로 하는 비터비 디코더.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970018025A KR100240663B1 (ko) | 1997-05-09 | 1997-05-09 | 가산 비교 선택 회로를 갖는 비터비 디코더 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970018025A KR100240663B1 (ko) | 1997-05-09 | 1997-05-09 | 가산 비교 선택 회로를 갖는 비터비 디코더 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980082919A true KR19980082919A (ko) | 1998-12-05 |
| KR100240663B1 KR100240663B1 (ko) | 2000-01-15 |
Family
ID=19505413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970018025A KR100240663B1 (ko) | 1997-05-09 | 1997-05-09 | 가산 비교 선택 회로를 갖는 비터비 디코더 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100240663B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532283B1 (ko) * | 2002-11-15 | 2005-11-29 | 삼성전자주식회사 | 비터비 복호기의 가산비교선택 연산 장치 및 방법 |
-
1997
- 1997-05-09 KR KR1019970018025A patent/KR100240663B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532283B1 (ko) * | 2002-11-15 | 2005-11-29 | 삼성전자주식회사 | 비터비 복호기의 가산비교선택 연산 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100240663B1 (ko) | 2000-01-15 |
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