JP2011176596A - インタリーブ装置及びインタリーブ方法 - Google Patents

Abstract

【課題】チャネルインタリーブ処理時間を短縮するインタリーブ装置及びインタリーブ方法を提供する。
【解決手段】ＣＱＩ用メモリ書き込み部１０１は、ＣＱＩをチャネルインタリーブ行列に見立てたメモリ１０３の先頭から行方向にシンボル単位で書き込む。ＤＡＴＡ用メモリ書き込み部１０２は、ＣＱＩの書き込み完了アドレス番号及びシンボル番号の続きから、ＤＡＴＡをチャネルインタリーブ行列に見立てたメモリ１０３に行方向にシンボル単位で書き込む。メモリ読み出し部１０４は、メモリ１０３から記憶されたＣＱＩ及びＤＡＴＡをチャネルインタリーブ行列のマッピングに従って、メモリ１０３の先頭から列方向にシンボル単位で読み出し、データ多重部１０５は、読み出されたＣＱＩ及びＤＡＴＡにＲＩチャネルインタリーブデータ及びＡＣＫチャネルインタリーブデータを多重し、チャネルインタリーブデータとして出力する。
【選択図】図１０

Description

本発明は、第３世代移動通信システムの標準化グループである３ＧＰＰ（3rd Generation Partnership Project）の長期的高度化システム（ＬＴＥ：Long Term Evolution）における、上りリンク共有チャネル（ＵＬ−ＳＣＨ:Uplink Shared Channel）のチャネルインタリーブ処理を行うインタリーブ装置及びインタリーブ方法に関する。

無線通信では、フェージングによりバースト誤りが発生し、このバースト誤りによって、誤り訂正符号がその能力を十分に発揮することができず、誤り訂正符号を用いるだけでは、誤り耐性を高めるのに限界がある。このような場合に、誤り系列をランダムにする技術としてインタリーブを用いることが知られている。このインタリーブ技術は、無線通信にはほとんど必須の技術であり、３ＧＰＰ ＬＴＥのＵＬ−ＳＣＨによって送信する信号にも適用され、非特許文献１等に具体的に示されている。以下、非特許文献１に記載のインタリーブ処理について説明する。

図１は、非特許文献１に記載のＵＬ−ＳＣＨの処理フローを示す図である。以下の説明では、図１におけるData and control multiplexing １１及びChannel Interleaver １２がチャネルインタリーブ処理を行うものとする。図１に示すように、非特許文献１に記載のチャネルインタリーブ処理方法は、異なる処理系で符号化された４種類のデータを入力してチャネルインタリーブ処理を行い、チャネルインタリーブデータを出力する。

ここで、４種類の入力データは、ＵＬ−ＳＣＨデータ（以下、「ＤＡＴＡ」と呼ぶ）、ＣＱＩ（Channel Quality Information）、ハイブリッドＡＲＱ−ＡＣＫ（以下、「ＡＣＫ」と呼ぶ）及びＲＩ（Rank Indicator）である。

このようなチャネルインタリーバは、通常、メモリを使用し、メモリのビット方向をチャネルインタリーブ行列の列方向、アドレス方向をチャネルインタリーブ行列の行方向と見立ててデータをマッピングすることにより、チャネルインタリーブ処理を実現する。なお、チャネルインタリーブ行列の行方向は複数のビットからなる変調シンボル単位で扱う。

次に、非特許文献１に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を図２に示し、図２に示したチャネルインタリーバの動作について図３〜図８を用いて説明する。

ステップＳ３１では、ＣＱＩがＣＱＩ用書き込み部２１に入力され、ＤＡＴＡがＤＡＴＡ用書き込み部２２に入力され、ＲＩがＲＩ用書き込み部２３に入力され、ＡＣＫがＡＣＫ用書き込み部２４に入力される。これらの各データは、バッファやレジスタに用意されているものとし、用意されている状態を図４に示す。

図４の例では、ＤＡＴＡは、ｆ０，ｆ１，…，ｆ１８の１９シンボルから成るデータである。同様に、ＣＱＩは、ｑ０，ｑ１，…，ｑ１１の１２シンボル、ＲＩは、ｑ^ＲＩ０，ｑ^ＲＩ１，…，ｑ^ＲＩ１３の１４シンボル、ＡＣＫは、ｑ^ＡＣＫ０，ｑ^ＡＣＫ１，…，ｑ^ＡＣＫ８の９シンボル、からそれぞれ成るデータである。

ステップＳ３２では、ＲＩ用メモリ書き込み部２３がＲＩをチャネルインタリーブ行列に見立てたメモリ２５へ書き込み、非特許文献１に記載されているようにマッピングする。ステップＳ３２が完了した時点におけるマッピングの様子を図５に示す。

ステップＳ３３では、まず、ＣＱＩ用メモリ書き込み部２１が、ＣＱＩをメモリ２５へ書き込み、非特許文献１に記載されているように、ステップＳ３２で既にＲＩをマッピングした位置をスキップしながらマッピングする。そして、ＣＱＩの書き込みが完了したら、ＣＱＩ用メモリ書き込み部２１は、その完了アドレス番号とシンボル番号の情報をＤＡＴＡ用メモリ書き込み部２２に通知する。続いて、ＤＡＴＡ用メモリ書き込み部２２は、ＣＱＩの書き込み完了アドレス番号とシンボル番号とに基づいて、ＣＱＩの最後のシンボルに続けてＤＡＴＡをメモリ２５へ書き込み、非特許文献１に記載されているように、ステップＳ３２で既にＲＩをマッピングした位置をスキップしながらマッピングする。

なお、ステップＳ３３におけるＣＱＩに続けてＤＡＴＡを書き込む処理は、図１のData and control multiplexing １１における処理に相当する。このため、ＣＱＩ、ＤＡＴＡの順に結合したｑ０，ｑ１，…，ｑ１１，ｆ０，ｆ１，…，ｆ１８の計３１シンボルのデータをｇ０，ｇ１，…，ｇ３０と置き換える。ステップＳ３３が完了した時点におけるマッピングの様子を図６に示す。

ステップＳ３４では、ＡＣＫ用メモリ書き込み部２４がＡＣＫをメモリ２５へ書き込み、メモリ２５に書き込まれたＣＱＩ又はＤＡＴＡの一部に非特許文献１に記載されているように上書きマッピングする。ステップＳ３４が完了した時点におけるマッピングの様子を図７に示す。

ステップＳ３５では、メモリ読み出し部２６がメモリ２５からデータを列毎に読み出し、チャネルインタリーブデータとして出力する。チャネルインタリーブデータを図８に示す。

3GPP TS 36.212 V8.4.0 (Figure 5.2.2-1: Transport channel processing for UL-SCH)

しかしながら、上述した非特許文献１に記載のチャネルインタリーブ処理方法では、図９に示すように、各メモリ書き込み部がＲＩ、ＣＱＩ、ＤＡＴＡ、ＡＣＫをメモリ２５へ順番に書き込み、その後にメモリ読み出し部２６がメモリ２５からデータを読み出しており、各処理は前の処理が終了してから始まるため、チャネルインタリーブ処理に時間がかかる。

本発明の目的は、チャネルインタリーブ処理時間を短縮するインタリーブ装置及びインタリーブ方法を提供することである。

本発明のインタリーブ装置は、第１データと第２データとをそれぞれ異なる領域に記憶するメモリと、前記第１データを前記メモリに書き込む第１書き込み手段と、前記第２データを前記メモリに書き込む第２書き込み手段と、前記メモリに記憶された前記第１データと前記第２データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、読み出された前記第１データ及び前記第２データに第３データ及び第４データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、を具備する構成を採る。

本発明のインタリーブ方法は、第１データをメモリに書き込む工程と、前記第１データの書き込みと並行して、第２データを前記第１データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、前記メモリに書き込まれた前記第１データと前記第２データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、読み出された前記第１データ及び前記第２データに第３データ及び第４データを所定のタイミングで多重してインタリーブパターンを形成する工程と、を具備する構成を採る。

本発明によれば、チャネルインタリーブ処理時間を短縮することができる。

非特許文献１に記載のＵＬ−ＳＣＨの処理フローを示す図 非特許文献１に記載のチャネルインタリーブ処理方法を実現するチャネルインタリーバの一般的な構成を示すブロック図 図２に示したチャネルインタリーバの動作を示すフロー図 非特許文献１に記載のチャネルインタリーブ処理の過程を模式的に示す図 非特許文献１に記載のチャネルインタリーブ処理の過程を模式的に示す図 非特許文献１に記載のチャネルインタリーブ処理の過程を模式的に示す図 非特許文献１に記載のチャネルインタリーブ処理の過程を模式的に示す図 非特許文献１に記載のチャネルインタリーブ処理の過程を模式的に示す図 図２に示したインタリーバの処理タイミングを示す図 本発明の実施の形態１に係るチャネルインタリーバの構成を示すブロック図 ＣＱＩ及びＤＡＴＡをメモリにマッピングした様子を示す図 ２ビットＲＩをＣＱＩ及びＤＡＴＡに多重する方法の説明に供する図 ２ビットＲＩをＣＱＩ及びＤＡＴＡに多重する方法の説明に供する図 図１０に示したインタリーバの処理タイミングを示す図 本発明の実施の形態２に係るインタリーバの構成を示すブロック図 ＣＱＩをメモリにマッピングした様子を示す図 ＤＡＴＡをメモリにマッピングした様子を示す図 図１５に示したインタリーバの処理タイミングを示す図 本発明の実施の形態３に係るインタリーバの構成を示すブロック図 ＣＱＩをメモリにマッピングした様子を示す図 ＤＡＴＡをメモリにマッピングした様子を示す図 ＤＡＴＡ読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミングを示す図 ＤＡＴＡ読み出し開始前の初期アドレスの説明に供する図 ＡＣＫ上書き前のチャネルインタリーブ行列へのマッピングの様子を示す図 ＤＡＴＡ読み出しアドレスの生成方法の説明に供する各種パラメータの生成タイミング及びシンボル種別を示す図 図１９に示したインタリーバの処理タイミングを示す図

以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、実施の形態において、同一機能を有する構成には、同一符号を付し、重複する説明は省略する。

（実施の形態１）
図１０は、本発明の実施の形態１に係るチャネルインタリーバ１００の構成を示すブロック図である。この図において、ＣＱＩ用メモリ書き込み部１０１は、入力されたＣＱＩをチャネルインタリーブ行列に見立てたメモリ１０３の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、ＲＩのマッピング位置はスキップして書き込む。ＣＱＩ用メモリ書き込み部１０１は、ＣＱＩの書き込みが完了したら、その完了アドレス番号及びシンボル番号の情報をＤＡＴＡ用メモリ書き込み部１０２に通知する。

ＤＡＴＡ用メモリ書き込み部１０２は、ＣＱＩ用メモリ書き込み部１０１から通知されたＣＱＩの書き込み完了アドレス番号及びシンボル番号の続きから、ＤＡＴＡをチャネルインタリーブ行列に見立てたメモリ１０３に行方向にシンボル単位で書き込み、マッピングする。このときも、チャネルインタリーブ行列のマッピングにおいて、ＲＩのマッピング位置はスキップして書き込む。

メモリ１０３は、ＣＱＩ用メモリ書き込み部１０１によって書き込まれたＣＱＩと、ＤＡＴＡ用メモリ書き込み部１０２によって書き込まれたＤＡＴＡとを記憶し、記憶したＣＱＩとＤＡＴＡとがメモリ読み出し部１０４によって読み出される。メモリ１０３は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、データ（ここでは、ＣＱＩ及びＤＡＴＡ）のマッピング位置を管理する。５行９列のチャネルインタリーブ行列を想定してメモリ１０３が設定された場合、ＣＱＩ及びＤＡＴＡをメモリ１０３にマッピングした様子を図１１に示す。図１１において、skipはデータ書き込み時にスキップしたＲＩのマッピング位置を示す。

メモリ読み出し部１０４は、メモリ１０３から記憶されたＣＱＩ及びＤＡＴＡをチャネルインタリーブ行列のマッピングに従って、メモリ１０３の先頭から列方向にシンボル単位で読み出し、データ多重部１０５に出力する。

データ多重部１０５は、ＲＩチャネルインタリーブデータを生成する。具体的には、ＲＩは１種類又は３種類のシンボル値を繰り返して構成されるという特徴があるため、ＲＩチャネルインタリーブデータもこの１種類又は３種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部１０５は、この１種類又は３種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、ＲＩチャネルインタリーブデータを生成する。

また、データ多重部１０５は、ＡＣＫチャネルインタリーブデータを生成する。具体的には、システムの複信方式がＦＤＤ（Frequency Division Duplex）方式の場合、ＡＣＫもＲＩと同様に、１種類又は３種類のシンボル値を繰り返して構成されるという特徴があるため、ＡＣＫチャネルインタリーバデータもこの１種類又は３種類のシンボル値を適切に並べ替えることで生成できる。すなわち、データ多重部１０５は、この１種類又は３種類のシンボル値を格納したレジスタから適切なタイミングと順番でシンボル値を取り込むことにより、ＡＣＫチャネルインタリーブデータを生成する。

そして、データ多重部１０５は、メモリ読み出し部１０４から出力されたＣＱＩ及びＤＡＴＡ、ＲＩチャネルインタリーブデータ及びＡＣＫチャネルインタリーブデータを多重し、チャネルインタリーブデータを生成して出力する。

ここで、ＲＩが１種類又は３種類のシンボル値を繰り返して構成されることについて説明する。まず、図１に示したＲＩのチャネル符号化（Channel coding）に着目すると、この入力は[O₀ ^RI]又は[O₁ ^RIO₀ ^RI]であり、前者を１ビットＲＩ、後者を２ビットＲＩと呼び、それぞれ１ビット、２ビットからなる。入力されたＲＩはチャネル符号化が行われ、q₀RI,q₁RI,…,q_Q ^RI _RI-1（ビット列）として出力され、Ｑ^ＲＩビット長となる。なお、Ｑ^ＲＩビット長の算出方法は非特許文献１に規定されている。

次に、１ビットＲＩをチャネル符号化する場合について具体的に説明する。以下に示す表１は、非特許文献１に記載のTable 5.2.2.6-3である。

表１において、Ｑ_ｍは変調多値数（１シンボルで送信できるビット数）を表し、Ｑ_ｍ＝２はＱＰＳＫを、Ｑ_ｍ＝４は１６ＱＡＭを、Ｑ_ｍ＝６は６４ＱＡＭをそれぞれ表している。

表１によれば、１ビットＲＩの符号化ＲＩ（Encoded RI）は１シンボルの長さなので、これをシンボル値Ａとおくと、Ｑ_ｍ＝２のときＡ＝[O₀ ^RIy]（２ビット）、Ｑ_ｍ＝４のときＡ＝[O₀ ^RIyxx]（４ビット）、Ｑ_ｍ＝６のときＡ＝[O₀ ^RIyxxxx]（６ビット）となる。ただし、ｙ、ｘは任意の値とする。

チャネル符号化されたＲＩは、q₀ ^RI,q₁ ^RI,…,q_Q ^RI _RI-1として出力され、この出力は符号化ＲＩをＱ^ＲＩ／Ｑ_ｍ（シンボル数）分繰り返して並べたものとなる。すなわち、q₀ ^RI,q₁ ^RI,…,q_Q ^RI _RI-1（ビット列）＝q₀ ^RI,q₁ ^RI,…,q_Q ^RI/Q_m-1RI（シンボル列）＝Ａ，Ａ，…，Ａ（シンボル列）となり、Ａの合計数はＱ^ＲＩ／Ｑ_ｍ個（シンボル数）分となる。

このように、１ビットＲＩをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、Ａという１種類のシンボル値を繰り返したものになる。

次に、２ビットＲＩをチャネル符号化する場合について具体的に説明する。以下に示す表２は、非特許文献１に記載のTable 5.2.2.6-4である。

表２によれば、２ビットＲＩの符号化ＲＩ（Encoded RI）は３シンボルの長さなので、これを１シンボル単位で順にシンボル値Ａ、シンボル値Ｂ、シンボル値Ｃとおくと、Ｑ_ｍ＝２のときＡ＝[O₀ ^RIO₁ ^RI]、Ｂ＝[O₂ ^RIO₀ ^RI]、Ｃ＝[O₁ ^RIO₂ ^RI]（各２ビット）となり、Ｑ_ｍ＝４のときＡ＝[O₀ ^RIO₁ ^RIxx]、Ｂ＝[O₂ ^RIO₀ ^RIxx]、Ｃ＝[O₁ ^RIO₂ ^RIxx]（各４ビット）となり、Ｑ_ｍ＝６のときＡ＝[O₀ ^RIO₁ ^RIxxxx]、Ｂ＝[O₂ ^RIO₀ ^RIxxxx]、Ｃ＝[O₁ ^RIO₂ ^RIxxxx]（各６ビット）となる。ただし、ｘは任意の値とする。また、O₂ ^RI＝O₀ ^RIxorO₁ ^RI（xor：排他的論理和）と定義される。

チャネル符号化されたＲＩは、q₀ ^RI,q₁ ^RI,…,q_Q ^RI _RI-1（ビット列）として出力され、この出力は符号化ＲＩをＱ^ＲＩ／Ｑ_ｍ（シンボル数）分繰り返して並べたものとなる。すなわち、q₀ ^RI,q₁ ^RI,…,q_Q ^RI _RI-1（ビット列）＝q₀ ^RI,q₁ ^RI,…,q_Q ^RI/Q_m-1RI（シンボル列）＝Ａ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，…，Ａ，Ｂ，Ｃ（シンボル列）となり、Ａ，Ｂ，Ｃの合計数はＱ^ＲＩ／Ｑ_ｍ個（シンボル数）分となる。なお、Ｑ^ＲＩ／Ｑ_ｍは必ずしも３の倍数とは限らず、例えば、出力がＡ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，…，Ａ，Ｂとなることもある。

このように、２ビットＲＩをチャネル符号化する場合、チャネル符号化出力、すなわち、チャネルインタリーバへの入力は、Ａ，Ｂ，Ｃという３種類のシンボル値を繰り返したものになる。

上記の説明より、データ多重部１０５が１ビットＲＩの場合には１種類のシンボル値を算出及び保持しておき、また、２ビットＲＩの場合には３種類のシンボル値を算出及び保持しておき、ＣＱＩ及びＤＡＴＡに適切なタイミングかつ適切な順番でＲＩのシンボル値を多重することにより、ＲＩをメモリ１０３に書き込むことなく、チャネルインタリーブを実現することができる。

なお、ＡＣＫの場合についても１ビットＡＣＫ及び２ビットＡＣＫがあり、上述したＲＩと同様に１種類又は３種類のシンボル値を繰り返して構成される。

ここで、２ビットＲＩの場合にデータ多重部１０５が適切なタイミングかつ適切な順番でＡ，Ｂ，Ｃを多重する方法について図１２及び図１３を用いて説明する。図１２及び図１３の場合、ＲＩのシンボル数が１４、チャネルインタリーブ行列の行数が５及び列数が９という条件が上位レイヤから予め指示（レジスタ設定）されているものとする。図１２では、データ多重部１０５に入力されるＲＩが、q₀ ^RI,q₁ ^RI,…,q₁₃ ^RI＝Ａ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，Ａ，Ｂとする。

また、図１３に示すように、チャネルインタリーブ行列の列数が９のとき、ＲＩはシンボル番号（列番号）が０→８→５→３の順に最下行（行番号４）から上方に向かってマッピングされることが非特許文献１に規定されている。

これらのことから、ＲＩのシンボル数１４をＲＩがマッピングされる列数４で除算すると、商３、余り２が求まる。商は、シンボル番号（列番号）０、８、５、３の全ての列において、ＲＩがマッピングされる行が最下行から何行目までかを示し、余りは、さらに一つ上の行に、ＲＩがいくつマッピングされるかを示す。よって、商３、余り２の場合、シンボル番号０、８、５、３の全てにおいて、最下行から３行目まではＲＩがマッピングされ、４行目ではシンボル番号０と８にのみＲＩがマッピングされることが分かる。すなわち、シンボル番号０及び８の列が最下行から４シンボル、また、３及び５の列が最下行から３シンボルにＲＩがマッピングされることが容易に導出される。また、Ａ，Ｂ，Ｃの順番は、行番号０及び３は最下行からＡ→Ｂ→Ｃの順に繰り返し、行番号５はＣ→Ａ→Ｂの順に繰り返し、行番号８はＢ→Ｃ→Ａの順に繰り返すことが一意に決まるので、ＲＩを多重すべき適切なタイミングの行番号と列番号が分かれば、多重すべきＡ，Ｂ，Ｃが一意に決まる。

このように、データ多重部１０５は、メモリ１０３から読み出されたＣＱＩ及びＤＡＴＡに適切なタイミングかつ適切な順番でＡ，Ｂ，Ｃを多重することができる。

図１４は、図１０に示したインタリーバ１００の処理タイミングを示す図である。図１４から分かるように、ＣＱＩ及びＤＡＴＡのメモリ１０３への書き込み処理が終了した時点から、メモリ１０３からＣＱＩ及びＤＡＴＡを読み出すと共に、読み出したＣＱＩ及びＤＡＴＡにＲＩチャネルインタリーブデータとＡＣＫチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図１４と図９とを比較すると、ＲＩ及びＡＣＫのメモリへの書き込み時間を削減していることが分かり、その分チャネルインタリーブ処理時間を短縮していることが分かる。

このように実施の形態１によれば、ＣＱＩとＤＡＴＡのみをメモリに書き込み、ＲＩとＡＣＫとをメモリから読み出されたＣＱＩ及びＤＡＴＡに適切なタイミングかつ適切な順番で多重することにより、ＲＩとＡＣＫをメモリに書き込む時間を不要とし、チャネルインタリーブ処理時間を短縮することができる。

（実施の形態２）
図１５は、本発明の実施の形態２に係るインタリーバ２００の構成を示すブロック図である。図１５が図１０と異なる点は、オフセット値算出部２０３を追加し、ＣＱＩ用メモリ書き込み部１０１をＣＱＩ用メモリ書き込み部２０１に変更し、ＤＡＴＡ用メモリ書き込み部１０２をＤＡＴＡ用メモリ書き込み部２０４に変更し、メモリ１０３をＣＱＩ用メモリ２０２及びＤＡＴＡ用メモリ２０５に変更し、メモリ読み出し部１０４をメモリ読み出し部２０６に変更した点である。

ＣＱＩ用メモリ書き込み部２０１は、入力されたＣＱＩをチャネルインタリーブ行列に見立てたＣＱＩ用メモリ２０２の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、ＲＩのマッピング位置はスキップして書き込む。

ＣＱＩ用メモリ２０２は、ＣＱＩ用メモリ書き込み部２０１によって書き込まれたＣＱＩを記憶し、記憶したＣＱＩがメモリ読み出し部２０６によって読み出される。ＣＱＩ用メモリ２０２は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、ＣＱＩのマッピング位置を管理する。５行９列のチャネルインタリーブ行列を想定してＣＱＩ用メモリ２０２が設定された場合、ＣＱＩをＣＱＩ用メモリ２０２にマッピングした様子を図１６に示す。

オフセット値算出部２０３は、チャネルインタリーブ行列のマッピングにおいて、ＤＡＴＡの先頭シンボルをマッピングする位置（アドレス番号及びシンボル番号）を算出し、算出したオフセット値をＤＡＴＡ用メモリ書き込み部２０４に出力する。図１７の例では、オフセット値は、アドレス番号（行番号）が１、シンボル番号（列番号）が４となる。なお、オフセット値算出部２０３は、ＬＳＩ等の半導体を用いたハードウェア又はＤＳＰ（Digital Signal Processor）及びＤＳＰ上で動作する演算ソフトウェア等によって実現できるが、回路規模の点からＤＳＰ及び演算ソフトウェアによって実現することが好ましい。

ＤＡＴＡ用メモリ書き込み部２０４は、ＣＱＩ用メモリ書き込み部２０１の書き込み処理と並行して、オフセット値算出部２０３から出力されたオフセット値から、ＤＡＴＡをチャネルインタリーブ行列に見立てたＤＡＴＡ用メモリ２０５に行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、ＲＩのマッピング位置はスキップして書き込む。

ＤＡＴＡ用メモリ２０５は、ＤＡＴＡ用メモリ書き込み部２０４によって書き込まれたＤＡＴＡを記憶し、記憶したＤＡＴＡがメモリ読み出し部２０６によって読み出される。ＤＡＴＡ用メモリ２０５は、ＣＱＩ用メモリ２０２と共通するアドレス番号及びシンボル番号を用いて、ＤＡＴＡのマッピング位置を管理する。５行９列のチャネルインタリーブ行列を想定してＤＡＴＡ用メモリ２０５が設定された場合、ＤＡＴＡをＤＡＴＡ用メモリ２０５にマッピングした様子を図１７に示す。

メモリ読み出し部２０６は、ＣＱＩ用メモリ２０２から記憶されたＣＱＩを、ＤＡＴＡ用メモリ２０５から記憶されたＤＡＴＡをそれぞれチャネルインタリーブ行列のマッピングに従って、各メモリの先頭から列方向にシンボル単位で読み出す。このとき、メモリ読み出し部２０６は、書き込みデータの有無にかかわらず、ＣＱＩ用メモリ２０２及びＤＡＴＡ用メモリ２０５に対して同じアドレスを出力し、両メモリからデータを同時に読み出す。読み出されたデータはデータ多重部１０５に出力される。

図１８は、図１５に示したインタリーバ２００の処理タイミングを示す図である。図１８から分かるように、オフセット値の算出が終了した時点から、ＣＱＩ及びＤＡＴＡのメモリへの書き込みを同時に開始し、ＤＡＴＡのＤＡＴＡ用メモリ２０５への書き込み処理が終了した時点から、両メモリからＣＱＩ及びＤＡＴＡを読み出すと共に、読み出したＣＱＩ及びＤＡＴＡにＲＩチャネルインタリーブデータとＡＣＫチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図１８と図９とを比較すると、オフセット値の算出に新たな処理時間を要しているが、ＣＱＩとＤＡＴＡのメモリへの書き込みを並列処理することにより、ＣＱＩの書き込み時間を削減していることが分かる。これは、オフセット値算出に要する処理時間が増えた分を考慮しても、ＣＱＩの書き込み時間の削減効果の方が大きいためである。また、ＲＩ及びＡＣＫのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。

このように実施の形態２によれば、ＣＱＩ用メモリとＤＡＴＡ用メモリとを独立に設け、ＣＱＩとＤＡＴＡのメモリへの書き込みを並列に行うことにより、ＣＱＩのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。

なお、本実施の形態では、ＣＱＩ用メモリ２０２とＤＡＴＡ用メモリ２０５を独立に設けた場合を例に説明したが、これらのメモリを１つのメモリに調停回路を設けて実現してもよい。

（実施の形態３）
図１９は、本発明の実施の形態３に係るインタリーバ３００の構成を示すブロック図である。図１９が図１０と異なる点は、ＣＱＩ用メモリ書き込み部１０１をＣＱＩ用メモリ書き込み部３０１に変更し、ＤＡＴＡ用メモリ書き込み部１０２をＤＡＴＡ用メモリ書き込み部３０３に変更し、メモリ１０３をＣＱＩ用メモリ３０２及びＤＡＴＡ用メモリ３０４に変更し、メモリ読み出し部１０４をメモリ読み出し部３０５に変更した点である。

ＣＱＩ用メモリ書き込み部３０１は、入力されたＣＱＩをチャネルインタリーブ行列に見立てたＣＱＩ用メモリ３０２の先頭から行方向にシンボル単位で書き込み、マッピングする。このとき、チャネルインタリーブ行列のマッピングにおいて、ＲＩのマッピング位置はスキップして書き込む。ＣＱＩ用メモリ書き込み部３０１は、ＣＱＩの書き込みが完了したら、その完了したシンボルの次のシンボルのアドレス番号及びシンボル番号をオフセット値としてメモリ読み出し部３０５に通知する。

ＣＱＩ用メモリ３０２は、ＣＱＩ用メモリ書き込み部３０１によって書き込まれたＣＱＩを記憶し、記憶したＣＱＩがメモリ読み出し部３０５によって読み出される。ＣＱＩ用メモリ３０２は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、ＣＱＩのマッピング位置を管理する。５行９列のチャネルインタリーブ行列を想定してＣＱＩ用メモリ３０２が設定された場合、ＣＱＩをＣＱＩ用メモリ３０２にマッピングした様子を図２０に示す。なお、図２０の例では、オフセット値は、アドレス番号（行番号）が１、シンボル番号（列番号）が４となる。

ＤＡＴＡ用メモリ書き込み部３０３は、ＣＱＩ用メモリ書き込み部３０１の書き込み処理と並行して、ＤＡＴＡをＤＡＴＡ用メモリ３０４に行方向にシンボル単位で書き込む。このとき、チャネルインタリーブ行列のマッピングを意識することなくメモリの先頭から順に書き込みを行う。

ＤＡＴＡ用メモリ３０４は、ＤＡＴＡ用メモリ書き込み部３０３によって書き込まれたＤＡＴＡを記憶し、記憶したＤＡＴＡがメモリ読み出し部３０５によって読み出される。ＤＡＴＡ用メモリ３０４は、行をアドレス番号で、列をシンボル番号でそれぞれ特定することにより、ＤＡＴＡのマッピング位置を管理する。ＤＡＴＡをＤＡＴＡ用メモリ３０４にマッピングした様子を図２１に示す。

メモリ読み出し部３０５は、書き込みデータの有無にかかわらず、ＣＱＩ用メモリ３０２及びＤＡＴＡ用メモリ３０４に対して異なるアドレスを出力し、両メモリからデータを同時に読み出す。具体的には、メモリ読み出し部３０５は、ＣＱＩ用メモリ３０２から記憶されたＣＱＩをチャネルインタリーブ行列のマッピングに従って、メモリの先頭から列方向にシンボル単位で読み出す。また、メモリ読み出し部３０５は、ＣＱＩ用メモリ書き込み部３０１から通知されたオフセット値を用いて、ＤＡＴＡ用読み出しアドレスを生成し、ＤＡＴＡ用メモリ３０４から記憶されたＤＡＴＡをシンボル単位で読み出す。なお、ＤＡＴＡ用メモリ３０４はチャネルインタリーブ行列に見立てたものではないため、ＤＡＴＡ用メモリ３０４をチャネルインタリーブ行列に見立てて使用した場合と同等になるようなアドレスを生成し、ＤＡＴＡを読み出す。読み出されたデータはデータ多重部１０５に出力される。

ここで、メモリ読み出し部３０５におけるＤＡＴＡ読み出しアドレスの生成方法について説明する。ＤＡＴＡ読み出しアドレスの生成方法は、読み出し開始前の初期アドレスと、読み出し中の次アドレスの２つの生成方法に分けられる。始めに、読み出し開始前の初期アドレスの生成方法について図２２を用いて説明する。

図２２は、ＣＱＩ用メモリアドレス番号（行番号）、ＣＱＩ用メモリシンボル番号（列番号）、ＤＡＴＡ用メモリアドレス番号（行番号）、ＤＡＴＡ用メモリシンボル番号（列番号）、ＣＱＩチャネルインタリーブデータ及びＤＡＴＡチャネルインタリーブデータの生成タイミングを示すタイミングチャートである。

ＤＡＴＡ読み出し開始前の初期アドレスは、最初に読み出すＤＡＴＡシンボルを指定するため、図２３を参照すると、ｇ１６を指定するＤＡＴＡ用メモリ上のアドレス番号（ＤＡＤＲ）０、シンボル番号（ＤＳＹＭ）４となる。この値は、ＤＡＴＡ読み出し開始前に導出され、ＣＱＩの読み出し開始後、最初のＤＡＴＡシンボルが読み出されるまで、保持される。

具体的な、ＤＡＴＡ読み出し開始前の初期アドレス生成方法は、まず、ＣＱＩ用メモリ書き込み部３０１から通知されたオフセット値のアドレス番号をＯＦＡ、オフセット値のシンボル番号をＯＦＳ、チャネルインタリーブ行列の行数をＲＯＷ、列数をＮＳＹＭ、全ＲＩシンボル数をＱ’ＲＩとおくと、図２４の例では、ＯＦＡ＝１、ＯＦＳ＝４、ＲＯＷ＝５、ＮＳＹＭ＝９、Ｑ’ＲＩ＝１４となる。なお、ＲＯＷ、ＮＳＹＭ、Ｑ’ＲＩの値は上位レイヤから指示（レジスタ設定）される。

次に、図２４に示すチャネルインタリーブ行列の太枠に含まれるＲＩのシンボル数ＲＩＳを算出する。図２４の例では、ＲＩＳ＝１となる。なお、太枠はＣＱＩ最終行の残りシンボルを範囲とし、ＣＱＩ最終行にＣＱＩ以外のシンボルがないときはＲＩＳ＝０とする。また、ＲＩＳはＯＦＡ、ＯＦＳ、ＲＯＷ、ＮＳＹＭ、Ｑ’ＲＩから算出することができる。

次に、ＤＳＹＭ初期値を以下の式（１）によって求める。なお、ＤＡＤＲ初期値は必ず０になる。
ＤＳＹＭ初期値＝ＮＳＹＭ−ＯＦＳ−ＲＩＳ（ＯＦＳ≠０のとき）
ＤＳＹＭ初期値＝０（ＯＦＳ＝０のとき） …（１）

図２３における“ｇ１６”の場合、ＤＡＤＲ初期値＝０、ＤＳＹＭ初期値＝９−４−１＝４となり、これは、ＤＡＴＡ用メモリにおける“ｇ１６”のアドレス番号（行番号）及びシンボル番号（列番号）と一致することが分かる。

続いて、読み出し中の次アドレスの生成方法について説明する。まず、読み出し中のＣＱＩ用メモリ読み出しアドレス番号（現ＣＡＤＲ）及びシンボル番号（現ＣＳＹＭ）に該当するシンボルが、ＡＣＫ上書き前のチャネルインタリーブ行列のマッピングにおいて、最下行に位置するか否かを判定する。最下行ではない場合には、次シンボルの種別（ＣＱＩ、ＤＡＴＡ又はＲＩ）を判定する。なお、判定したシンボル種別がＤＡＴＡではないシンボルでＤＡＴＡ用メモリ３０４を読み出したデータ（ダミーデータ）は、この後の処理において、ＣＱＩ、ＲＩ、ＡＣＫが多重又は上書きされる。

読み出し中のＣＱＩ用メモリ読み出しアドレス番号（現ＣＡＤＲ）が最下行である場合、次ＤＡＤＲは必ず０となる。また、次ＤＳＹＭは、次ＣＡＤＲ、オフセット値のアドレス番号をＯＦＡ、オフセット値のシンボル番号をＯＦＳ、チャネルインタリーブ行列の行数をＲＯＷ、列数をＮＳＹＭ、全ＲＩシンボル数をＱ’ＲＩ、図２４の太枠に含まれるＲＩのシンボル数ＲＩＳなどと、２０通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。
次ＤＳＹＭ＝次ＣＳＹＭ＋ＮＳＹＭ−ＯＦＳ−ＲＩＳ−１ …（２）
図２５に示す例１の場合、上式（２）より、次ＤＳＹＭ＝２＋９−４−１−１＝５（なお、次ＤＡＤＲは０）となる。

次に、読み出し中のＣＱＩ用メモリ読み出しアドレス番号（現ＣＡＤＲ）が最下行ではなく、次シンボル種別がＣＱＩ又はＲＩである場合、必ず、次ＤＡＤＲ＝現ＤＡＤＲ、次ＤＳＹＭ＝現ＤＳＹＭとなり、現在の値を継続することになる。

最後に、読み出し中のＣＱＩ用メモリ読み出しアドレス番号（現ＣＡＤＲ）が最下行ではなく、次シンボル種別がＤＡＴＡである場合、次ＤＡＤＲ及び次ＤＳＹＭは、現ＤＡＤＲ、現ＤＳＹＭ、次ＣＳＹＭ、チャネルインタリーブ行列の行数をＲＯＷ、列数をＮＳＹＭ、全ＲＩシンボル数をＱ’ＲＩ、図２４の太枠に含まれるＲＩのシンボル数ＲＩＳなどと、９通りの算出式のうちの一つによって算出される。算出式の一例を以下に示す。

次ＤＡＤＲ＝現ＤＡＤＲ＋１、次ＣＳＹＭ＝現ＤＳＹＭ−４ …（３）
図２５に示す例２の場合、上式（３）より、次ＤＡＤＲ＝０＋１＝１、次ＤＳＹＭ＝５−４＝１となる。

図２６は、図１９に示したインタリーバの処理タイミングを示す図である。図２６から分かるように、ＣＱＩ及びＤＡＴＡのメモリへの書き込みを同時に開始し、ＤＡＴＡのＤＡＴＡ用メモリ３０４への書き込み処理が終了した時点から、メモリからＣＱＩ及びＤＡＴＡを読み出すと共に、読み出したＣＱＩ及びＤＡＴＡにＲＩチャネルインタリーブデータとＡＣＫチャネルインタリーブデータとを多重し、チャネルインタリーブデータの生成を開始する。図２６と図９とを比較すると、ＣＱＩとＤＡＴＡのメモリへの書き込みを並列処理することにより、ＣＱＩの書き込み時間を削減していることが分かる。また、ＲＩ及びＡＣＫのメモリへの書き込み時間を削減していることが分かる。これらのことから、チャネルインタリーブ処理時間を短縮していることが分かる。

このように実施の形態３によれば、ＣＱＩ用メモリとＤＡＴＡ用メモリとを独立に設け、ＣＱＩとＤＡＴＡのメモリへの書き込みを並列に行うことにより、ＣＱＩのメモリ書き込み時間を削減することができ、チャネルインタリーブ時間を短縮することができる。

なお、本実施の形態では、ＣＱＩ用メモリ３０２とＤＡＴＡ用メモリ３０４を独立に設けた場合を例に説明したが、これらのメモリを１つのメモリに調停回路を設けて実現してもよい。

本発明にかかるインタリーブ装置及びインタリーブ方法は、移動通信システムの無線通信基地局装置、無線通信端末装置等に適用できる。

１０１、２０１、３０１ ＣＱＩ用メモリ書き込み部
１０２、２０４、３０３ ＤＡＴＡ用メモリ書き込み部
１０３ メモリ
１０４、２０６、３０５ メモリ読み出し部
１０５ データ多重部
２０２、３０２ ＣＱＩ用メモリ
２０３ オフセット値算出部
２０５、３０４ ＤＡＴＡ用メモリ

Claims (7)

1. 第１データと第２データとをそれぞれ異なる領域に記憶するメモリと、
   前記第１データを前記メモリに書き込む第１書き込み手段と、
   前記第２データを前記メモリに書き込む第２書き込み手段と、
   前記メモリに記憶された前記第１データと前記第２データとをそれぞれ書き込まれた順とは異なる順に読み出す読み出し手段と、
   読み出された前記第１データ及び前記第２データに第３データ及び第４データを所定のタイミングで多重してインタリーブパターンを形成する多重手段と、
   を具備するインタリーブ装置。
2. 前記メモリは、
   前記第１データを記憶する第１メモリと、
   前記第２データを記憶する第２メモリと、
   を具備する請求項１に記載のインタリーブ装置。
3. 前記読み出し手段は、前記メモリに設けられた行番号及び列番号によって管理された前記第１データと前記第２データとを列番号の若い順に列毎に、かつ、各列における行番号の若い順に読み出す請求項１に記載のインタリーブ装置。
4. 前記第２データの書き込みを開始する、前記メモリに設けられた行番号及び列番号をオフセット値として算出するオフセット値算出手段を具備し、
   前記第２書き込み手段は、前記第１データの書き込みと並行して、算出された前記オフセット値から前記第２データの書き込みを開始する請求項１に記載のインタリーブ装置。
5. 前記第１書き込み手段は、前記第１データの書き込みが終了した、前記メモリに設けられた行番号及び列番号からオフセット値を算出し、算出した前記オフセット値を前記読み出し手段に通知する請求項２に記載のインタリーブ装置。
6. 前記第３データは、１種類又は３種類のシンボル値の繰り返しからなるＡＣＫであり、
   前記第４データは、１種類又は３種類のシンボル値の繰り返しからなるランクインジケータである請求項１に記載のインタリーブ装置。
7. 第１データをメモリに書き込む工程と、
   前記第１データの書き込みと並行して、第２データを前記第１データが書き込まれる領域とは異なる領域の前記メモリに書き込む工程と、
   前記メモリに書き込まれた前記第１データと前記第２データとをそれぞれ書き込まれた順とは異なる順に読み出す工程と、
   読み出された前記第１データ及び前記第２データに第３データ及び第４データを所定のタイミングで多重してインタリーブパターンを形成する工程と、
   を具備するインタリーブ方法。

Images