JPH0927753A - 暗黙のインタリーブ、システマティックなインタリーバおよびデインタリーバのファミリ - Google Patents
暗黙のインタリーブ、システマティックなインタリーバおよびデインタリーバのファミリInfo
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- JPH0927753A JPH0927753A JP8143370A JP14337096A JPH0927753A JP H0927753 A JPH0927753 A JP H0927753A JP 8143370 A JP8143370 A JP 8143370A JP 14337096 A JP14337096 A JP 14337096A JP H0927753 A JPH0927753 A JP H0927753A
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2742—Irregular interleaver wherein the permutation pattern is not obtained by a computation rule, e.g. interleaver based on random generators
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
- H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
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- H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
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- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 現在のデータ・インタリーブ技法に比べて卓
越したブロック誤り率を得る。 【解決手段】 採用されるインタリーブ方式とは無関係
に送信機のメモリを本質的に無くす実施例が導びかれ
る。暗黙のインタリーブにおいては、すべての入力デー
タはそれがあらかじめインタリーブされているかのよう
に扱われ、そのシーケンスを変えずに、そして本質的に
遅延なしにその宛先へ直接送信される。データの送信と
同時並行的に、そのデータは選択されたインタリーブ方
式に従ってそれがあたかもインタリーブされているかの
ようにそのデータを扱う装置に印加され、そのような処
理に従って冗長シンボルが発生されて送信されるデータ
・ストリームの中に挿入される。受信機においては、入
力データが遅延され、訂正され、そして入力データの中
の情報シンボルは必要に応じて訂正されて、その情報シ
ンボルが受信機に到着したのと同じ順序で、利用者に対
して送られる。
越したブロック誤り率を得る。 【解決手段】 採用されるインタリーブ方式とは無関係
に送信機のメモリを本質的に無くす実施例が導びかれ
る。暗黙のインタリーブにおいては、すべての入力デー
タはそれがあらかじめインタリーブされているかのよう
に扱われ、そのシーケンスを変えずに、そして本質的に
遅延なしにその宛先へ直接送信される。データの送信と
同時並行的に、そのデータは選択されたインタリーブ方
式に従ってそれがあたかもインタリーブされているかの
ようにそのデータを扱う装置に印加され、そのような処
理に従って冗長シンボルが発生されて送信されるデータ
・ストリームの中に挿入される。受信機においては、入
力データが遅延され、訂正され、そして入力データの中
の情報シンボルは必要に応じて訂正されて、その情報シ
ンボルが受信機に到着したのと同じ順序で、利用者に対
して送られる。
Description
【0001】
【発明の属する技術分野】本発明は誤り訂正符号化回路
と組み合わせて使われるシステマティックなインタリー
バおよびデインタリーバに関する。
と組み合わせて使われるシステマティックなインタリー
バおよびデインタリーバに関する。
【0002】
【従来の技術】信号の通信は誤りが誘発されるノイズの
多いチャネルを通じての信号の伝送を絶えず処理しなけ
ればならない。図1はそのような環境に関するかなり高
度化された従来技術の配置のブロック図を示しており、
その中でデータは先ず最初にエンコーダ100に印加さ
れ、符号化されたデータはインタリーバ200に渡さ
れ、インタリーブされたデータがブロック300で変調
され、その変調されたデータがチャネルに印加される。
チャネルから与えられる信号はブロック400の中で復
調され、ブロック500の中でデインタリーブされ、ブ
ロック600の中で復号化される。
多いチャネルを通じての信号の伝送を絶えず処理しなけ
ればならない。図1はそのような環境に関するかなり高
度化された従来技術の配置のブロック図を示しており、
その中でデータは先ず最初にエンコーダ100に印加さ
れ、符号化されたデータはインタリーバ200に渡さ
れ、インタリーブされたデータがブロック300で変調
され、その変調されたデータがチャネルに印加される。
チャネルから与えられる信号はブロック400の中で復
調され、ブロック500の中でデインタリーブされ、ブ
ロック600の中で復号化される。
【0003】
【発明が解決しようとする課題】インタリーバ200は
チャネルの中でのバースト誤りに対処するためにシステ
ムの中に挿入される。特に、インタリーバ200は隣り
合った信号要素を変調の前に時間的に分散させ、バース
ト誤りが元のインタリーブされていない信号の隣り合わ
せの信号要素の多くには影響しないようにする。逆に、
チャネルから入ってくる信号について考えると、時間的
に密集して発生する誤りはその出力においては分散され
るので、お互いに離れた場所に生じる。この分散の結
果、デコーダ600はデコーダ600が利用している信
号の中に含まれている誤り訂正の冗長性のお陰で、デコ
ーダ100の中に入力されたデータを回復することがで
きる。
チャネルの中でのバースト誤りに対処するためにシステ
ムの中に挿入される。特に、インタリーバ200は隣り
合った信号要素を変調の前に時間的に分散させ、バース
ト誤りが元のインタリーブされていない信号の隣り合わ
せの信号要素の多くには影響しないようにする。逆に、
チャネルから入ってくる信号について考えると、時間的
に密集して発生する誤りはその出力においては分散され
るので、お互いに離れた場所に生じる。この分散の結
果、デコーダ600はデコーダ600が利用している信
号の中に含まれている誤り訂正の冗長性のお陰で、デコ
ーダ100の中に入力されたデータを回復することがで
きる。
【0004】よく知られているように、変調器300と
復調器400はそれら自身がしっかりした符号化および
復号化機能を含んでいるサブシステムであってもよい。
たとえば、変調器300はトレリス・エンコーダである
フロント・エンドのセクションを含むことができる。そ
れに対応して、復調器400の後尾にはビタビ・デコー
ダが含まれる。
復調器400はそれら自身がしっかりした符号化および
復号化機能を含んでいるサブシステムであってもよい。
たとえば、変調器300はトレリス・エンコーダである
フロント・エンドのセクションを含むことができる。そ
れに対応して、復調器400の後尾にはビタビ・デコー
ダが含まれる。
【0005】
【課題を解決するための手段】暗黙のインタリーブを採
用することによって、ここに開示されている原理に従っ
てかなりの利点が実現される。暗黙のインタリーバはシ
ステマティックなインタリーバであり、入力のデータ・
シーケンスを変えることなく、そして、訂正されない誤
りバーストがデインタリーバによって分散される現在の
デインタリーブ技術に比べて、卓越したブロック誤り率
が得られるものである。
用することによって、ここに開示されている原理に従っ
てかなりの利点が実現される。暗黙のインタリーバはシ
ステマティックなインタリーバであり、入力のデータ・
シーケンスを変えることなく、そして、訂正されない誤
りバーストがデインタリーバによって分散される現在の
デインタリーブ技術に比べて、卓越したブロック誤り率
が得られるものである。
【0006】他のインタリーブおよび符号化の方法にお
いては、符号化装置にはメモリが必要であり、伝送され
る信号のいくつかにおいて遅延が生じるが、暗黙のイン
タリーブは本質的にすべてのメモリが不要であり、送信
機−エンコーダ間においてそれに対応する遅延がない。
例を示す方法によって、ブロック・インタリーブ、畳み
込みインタリーブ、ランダムおよびプロダクト・インタ
リーブの方法が記述される。必要となるメモリは送信さ
れるデータ・ストリームの中に冗長のシンボルを挿入す
るための余地を作るために、データ・レートをスピード
アップする目的で普通に用意されるメモリだけである。
その伝送と同時並行的に、データは選択されたインタリ
ーブ方式に従ってインタリーブされているかのようにそ
のデータを取り扱う装置に印加される。そのような処理
に従って、冗長のシンボルが発生され、送信されるデー
タ・ストリームの中に挿入される。
いては、符号化装置にはメモリが必要であり、伝送され
る信号のいくつかにおいて遅延が生じるが、暗黙のイン
タリーブは本質的にすべてのメモリが不要であり、送信
機−エンコーダ間においてそれに対応する遅延がない。
例を示す方法によって、ブロック・インタリーブ、畳み
込みインタリーブ、ランダムおよびプロダクト・インタ
リーブの方法が記述される。必要となるメモリは送信さ
れるデータ・ストリームの中に冗長のシンボルを挿入す
るための余地を作るために、データ・レートをスピード
アップする目的で普通に用意されるメモリだけである。
その伝送と同時並行的に、データは選択されたインタリ
ーブ方式に従ってインタリーブされているかのようにそ
のデータを取り扱う装置に印加される。そのような処理
に従って、冗長のシンボルが発生され、送信されるデー
タ・ストリームの中に挿入される。
【0007】受信機において、入力のデータは遅延さ
れ、訂正され、そして入力データの中の情報シンボルが
必要に応じて訂正され、受信機に到着した情報シンボル
と同じ順序で利用者に提供される。データのシーケンス
が受信機において変えられないので、デコーダはデイン
タリーブ用メモリの内部でそのデータを直接に操作する
ことができる。したがって、誤りはその場で訂正され、
デコーダの入力段および出力段に複数のデータ記憶を設
ける必要はない。
れ、訂正され、そして入力データの中の情報シンボルが
必要に応じて訂正され、受信機に到着した情報シンボル
と同じ順序で利用者に提供される。データのシーケンス
が受信機において変えられないので、デコーダはデイン
タリーブ用メモリの内部でそのデータを直接に操作する
ことができる。したがって、誤りはその場で訂正され、
デコーダの入力段および出力段に複数のデータ記憶を設
ける必要はない。
【0008】
【発明の実施の形態】インタリーブのアルゴリズムおよ
び技法は、バースト誤りの対象となるシステムの対ノイ
ズ不感性を増加するために通信の技術に導入された。イ
ンタリーブの「アルゴリズム」は伝送チャネル上の異な
る符号ワード・ブロックのデータ・シーケンスの中の関
係を定義し、インタリーブの「技法」はこれらの関係を
実現するための実施方法を定義する。インタリーブのア
ルゴリズムの例としては、ブロック・インタリーブおよ
び畳み込みインタリーブがある。インタリーブ技法の例
としては、データ・インタリーブおよびコード・インタ
リーブがある。
び技法は、バースト誤りの対象となるシステムの対ノイ
ズ不感性を増加するために通信の技術に導入された。イ
ンタリーブの「アルゴリズム」は伝送チャネル上の異な
る符号ワード・ブロックのデータ・シーケンスの中の関
係を定義し、インタリーブの「技法」はこれらの関係を
実現するための実施方法を定義する。インタリーブのア
ルゴリズムの例としては、ブロック・インタリーブおよ
び畳み込みインタリーブがある。インタリーブ技法の例
としては、データ・インタリーブおよびコード・インタ
リーブがある。
【0009】「データ・インタリーブ」においては、情
報は先ずエンコーダへ印加され、エンコーダの出力がイ
ンタリーブされる。「コード・インタリーブ」(ほとん
ど使われない技法)においては、情報は先ずインタリー
ブされてから符号化のプロセスに印加される。この技法
はジョン・ウイリー・アンド・サンズ社、1968年発
行の「情報理論および高信頼通信(Informati
on Theoryand Reliable Com
munication)」の286ページ以降において
R.G.ガラガーによって記述されている(図2)。ガ
ラガーは入力情報が複数のエンコーダへゲートされてい
るブロック・インタリーブ型の配置において「インター
レース型のインタリーブ」を提供している。インターレ
ース型のインタリーブの方法は情報が先ずインタリーブ
されてから符号化されるコード・インタリーブの一例で
あり、ガラガーは複数のエンコーダを採用している。結
果的にガラガーは情報をデインタリーブし、そのデイン
タリーブされた情報をエンコーダへ回送し、次に、その
情報および冗長シンボルを再インタリーブする。ガラガ
ーはデータがあらかじめインタリーブされていると見ら
れるようにすることは実現していない。
報は先ずエンコーダへ印加され、エンコーダの出力がイ
ンタリーブされる。「コード・インタリーブ」(ほとん
ど使われない技法)においては、情報は先ずインタリー
ブされてから符号化のプロセスに印加される。この技法
はジョン・ウイリー・アンド・サンズ社、1968年発
行の「情報理論および高信頼通信(Informati
on Theoryand Reliable Com
munication)」の286ページ以降において
R.G.ガラガーによって記述されている(図2)。ガ
ラガーは入力情報が複数のエンコーダへゲートされてい
るブロック・インタリーブ型の配置において「インター
レース型のインタリーブ」を提供している。インターレ
ース型のインタリーブの方法は情報が先ずインタリーブ
されてから符号化されるコード・インタリーブの一例で
あり、ガラガーは複数のエンコーダを採用している。結
果的にガラガーは情報をデインタリーブし、そのデイン
タリーブされた情報をエンコーダへ回送し、次に、その
情報および冗長シンボルを再インタリーブする。ガラガ
ーはデータがあらかじめインタリーブされていると見ら
れるようにすることは実現していない。
【0010】インタリーブのアルゴリズムは図2の中の
例で示されているように、時間領域でのデータ・シンボ
ルの動きを見ることによって、あるいは図3の例で示さ
れているように、或る手順に従ってマトリックスの中に
データを記録し、そしてそれを別の手続きに従って検索
するプロセスを見ることによって理解することができ
る。図2および図3は両方共ブロック・インタリーブを
示している。
例で示されているように、時間領域でのデータ・シンボ
ルの動きを見ることによって、あるいは図3の例で示さ
れているように、或る手順に従ってマトリックスの中に
データを記録し、そしてそれを別の手続きに従って検索
するプロセスを見ることによって理解することができ
る。図2および図3は両方共ブロック・インタリーブを
示している。
【0011】「ブロック」インタリーブにおいては、デ
ータのブロックはインタリーブされる前のブロック内の
連続したシンボルがインタリーブ後のブロックの中では
隣り合わせにならないように再配置される。ブロック・
インタリーブの明白な特性は、インタリーブされたデー
タをインタリーブされていないデータの中の連続したシ
ンボルのブロックに対応する連続したシンボルのブロッ
クに分けることができるということである。2つの対応
するブロック間の違いはブロック内のシーケンスだけで
ある。
ータのブロックはインタリーブされる前のブロック内の
連続したシンボルがインタリーブ後のブロックの中では
隣り合わせにならないように再配置される。ブロック・
インタリーブの明白な特性は、インタリーブされたデー
タをインタリーブされていないデータの中の連続したシ
ンボルのブロックに対応する連続したシンボルのブロッ
クに分けることができるということである。2つの対応
するブロック間の違いはブロック内のシーケンスだけで
ある。
【0012】説明の目的で、図2は2つのデータのブロ
ック、101および102を示しており、それぞれがN
×D個のシンボルを持っている。さらに詳しく言えば、
各ブロックはそれぞれがN個のシンボルを持つD個のグ
ループ(符号ワード)を含んでいる。ブロック・インタ
リーブはシンボルのシーケンスを再配置するので、イン
タリーブされた出力の中で後で到達するシンボルが前に
現われるようにするために、遅延が導入されなければな
らないことは明らかである。第1近似として、ブロック
符号化においては、各ブロックのインタリーブされたデ
ータはそのデータのブロック全体が到着した後でのみ得
られる。これは図2の中のブロック103および104
によって示されており、これらはそれぞれインタリーブ
されたデータのブロック101および102に対応して
いる。データのインタリーブは各符号ワードの連続して
いるシンボルを取って、ブロック103および104の
中にDのシンボル間隔でそれらを分散させることによっ
て実現される(Dの値がインタリーブの深さである)。
したがって、ブロック101の中の最初の符号ワードの
第1シボル(ライン111)が符号ワード103の第1
シンボルとなり、ブロック101の最初の符号ワードの
第2シンボル(ライン112)が符号ワード103の
(D+1)番目のシンボルへ移動され、ブロック101
(ライン113)の最初の符号ワードの第3シンボルが
符号103の第(2D+1)番目のシンボルへ移動され
る...というようになる。
ック、101および102を示しており、それぞれがN
×D個のシンボルを持っている。さらに詳しく言えば、
各ブロックはそれぞれがN個のシンボルを持つD個のグ
ループ(符号ワード)を含んでいる。ブロック・インタ
リーブはシンボルのシーケンスを再配置するので、イン
タリーブされた出力の中で後で到達するシンボルが前に
現われるようにするために、遅延が導入されなければな
らないことは明らかである。第1近似として、ブロック
符号化においては、各ブロックのインタリーブされたデ
ータはそのデータのブロック全体が到着した後でのみ得
られる。これは図2の中のブロック103および104
によって示されており、これらはそれぞれインタリーブ
されたデータのブロック101および102に対応して
いる。データのインタリーブは各符号ワードの連続して
いるシンボルを取って、ブロック103および104の
中にDのシンボル間隔でそれらを分散させることによっ
て実現される(Dの値がインタリーブの深さである)。
したがって、ブロック101の中の最初の符号ワードの
第1シボル(ライン111)が符号ワード103の第1
シンボルとなり、ブロック101の最初の符号ワードの
第2シンボル(ライン112)が符号ワード103の
(D+1)番目のシンボルへ移動され、ブロック101
(ライン113)の最初の符号ワードの第3シンボルが
符号103の第(2D+1)番目のシンボルへ移動され
る...というようになる。
【0013】同じインタリーブ手続きの中で、別の見方
をすれば、ブロック102の中の最初の符号ワードの第
1シンボル(ライン114)は符号ワード104の第1
シンボルとなり、ブロック102の中の第2符号ワード
の第1シンボル(ライン115)は符号ワード104の
第2シンボルへ移動される...というようになる。
をすれば、ブロック102の中の最初の符号ワードの第
1シンボル(ライン114)は符号ワード104の第1
シンボルとなり、ブロック102の中の第2符号ワード
の第1シンボル(ライン115)は符号ワード104の
第2シンボルへ移動される...というようになる。
【0014】ブロック101のデータが記憶要素の連続
したセルの中に書き込まれている場合、上記のインタリ
ーブはD個のセルを飛び越してデータを単純に読み出す
ことによって実現することができる。記憶要素が図3に
示されているようにマトリックスとして見られる場合、
そしてデータが一度に1カラムずつマトリックスの中に
書き込まれる場合、そして各カラムが符号ワードの中の
シンボルの個数に等しい個数のセルを含んでいる場合、
各符号ワードは1つのカラム(第1カラムの中の斜線の
領域参照)を占め、上記のインタリーブは一度に1行ず
つデータをマトリックスから読み出すことによって実現
される。
したセルの中に書き込まれている場合、上記のインタリ
ーブはD個のセルを飛び越してデータを単純に読み出す
ことによって実現することができる。記憶要素が図3に
示されているようにマトリックスとして見られる場合、
そしてデータが一度に1カラムずつマトリックスの中に
書き込まれる場合、そして各カラムが符号ワードの中の
シンボルの個数に等しい個数のセルを含んでいる場合、
各符号ワードは1つのカラム(第1カラムの中の斜線の
領域参照)を占め、上記のインタリーブは一度に1行ず
つデータをマトリックスから読み出すことによって実現
される。
【0015】上に示されているように、図2および図3
に関連して説明されたインタリーブは「ブロック」イン
タリーブであり、入力データのブロックおよびそれに対
応する出力データのブロックを識別することができる。
出力ブロックは入力のブロックのデータだけを含む。
に関連して説明されたインタリーブは「ブロック」イン
タリーブであり、入力データのブロックおよびそれに対
応する出力データのブロックを識別することができる。
出力ブロックは入力のブロックのデータだけを含む。
【0016】「畳み込み」インタリーブにおいては、入
力ブロックのデータのみを含んでいるという意味におい
ては、データの入力ブロックに対応する連続したデータ
信号の出力ブロックを見付けることはできない。
力ブロックのデータのみを含んでいるという意味におい
ては、データの入力ブロックに対応する連続したデータ
信号の出力ブロックを見付けることはできない。
【0017】畳み込みインタリーブの配置が図4に示さ
れている。この場合、符号ワードの長さNは11シンボ
ルであり、インタリーブの深さDは5である。入力ブロ
ック105は長さN×Dのインタリーブされた出力シン
ボル・シーケンス106に対してデータを供給するが、
シーケンス106に対してはいくつかのシンボルだけを
供給し、また次のシンボル・シーケンスに対してもデー
タを供給する可能性がある。後者のデータはブロック1
05の中で20個の(短い)上向き矢印によって示され
ている。それに対応して、シーケンス106はブロック
105の前にあるブロックからシンボルを受け取り、そ
してそのデータがシーケンス106の中の20個の(短
い)下向き矢印によって示されている。
れている。この場合、符号ワードの長さNは11シンボ
ルであり、インタリーブの深さDは5である。入力ブロ
ック105は長さN×Dのインタリーブされた出力シン
ボル・シーケンス106に対してデータを供給するが、
シーケンス106に対してはいくつかのシンボルだけを
供給し、また次のシンボル・シーケンスに対してもデー
タを供給する可能性がある。後者のデータはブロック1
05の中で20個の(短い)上向き矢印によって示され
ている。それに対応して、シーケンス106はブロック
105の前にあるブロックからシンボルを受け取り、そ
してそのデータがシーケンス106の中の20個の(短
い)下向き矢印によって示されている。
【0018】図5は図4のインタリーブのマトリックス
表現であり、それは11の行および5個のカラムを含ん
でいる。1993年3月8日付けのANSIの寄稿T1
E1.4/93−023の中のアスラニスその他による
「ADSLに対する選択的誤り訂正の提案(A Sel
ective Error CorrectionPr
oposal for ADSL)」の中の記述に従っ
て、図4の符号ワードA〜Eが図5に示されているよう
にカラムの中に書き込まれていた場合、そのマトリック
スから一度に1行ずつ読み出されるデータは図4の畳み
込みインタリーブを生じる。もっと詳しく言うと、N=
15およびD=5の配置に対しては、連続の各符号ワー
ドが一般に2行分だけスタガーされて(千鳥足状に配置
されて)一度に1カラムずつ書き込まれた場合(符号ワ
ード0が行0から開始される、そして各符号ワードiが
行2iから開始される)、行からストレートに読み出す
とインタリーブされた出力が得られる。
表現であり、それは11の行および5個のカラムを含ん
でいる。1993年3月8日付けのANSIの寄稿T1
E1.4/93−023の中のアスラニスその他による
「ADSLに対する選択的誤り訂正の提案(A Sel
ective Error CorrectionPr
oposal for ADSL)」の中の記述に従っ
て、図4の符号ワードA〜Eが図5に示されているよう
にカラムの中に書き込まれていた場合、そのマトリック
スから一度に1行ずつ読み出されるデータは図4の畳み
込みインタリーブを生じる。もっと詳しく言うと、N=
15およびD=5の配置に対しては、連続の各符号ワー
ドが一般に2行分だけスタガーされて(千鳥足状に配置
されて)一度に1カラムずつ書き込まれた場合(符号ワ
ード0が行0から開始される、そして各符号ワードiが
行2iから開始される)、行からストレートに読み出す
とインタリーブされた出力が得られる。
【0019】マトリックスの中のデータの記憶に関し
て、そしてアスラニスその他の記述の中で次のいくつか
の属性に注意する必要がある。
て、そしてアスラニスその他の記述の中で次のいくつか
の属性に注意する必要がある。
【0020】1)アスラニスその他はこの配置がうまく
動作するためにはNおよびDが互いに素でなければなら
ないと説明している。ただし、彼らはNおよびDが互い
に素でない時はダミーのシンボルによって互いに素の関
係を生成できることを認めている。しかし、そのインタ
リーバの出力におけるデータは一様には分散されない。
Dの間隔でK*(N/D)のシンボルが得られ、D+1
の間隔で1つのシンボルが得られる(ここでKは最大公
約数)。システム全体の遅延はD/K個のシンボル数だ
け増加する。
動作するためにはNおよびDが互いに素でなければなら
ないと説明している。ただし、彼らはNおよびDが互い
に素でない時はダミーのシンボルによって互いに素の関
係を生成できることを認めている。しかし、そのインタ
リーバの出力におけるデータは一様には分散されない。
Dの間隔でK*(N/D)のシンボルが得られ、D+1
の間隔で1つのシンボルが得られる(ここでKは最大公
約数)。システム全体の遅延はD/K個のシンボル数だ
け増加する。
【0021】2)NとDの値の組が異なると、行および
カラムの中のスタガー方式が異なって来る。したがっ
て、入力のデータ・ストリームの中で隣り合っている符
号ワードはマトリックスの隣りのカラムにはない可能性
がある。これはN=11およびD=7の場合に、図6に
示されている。
カラムの中のスタガー方式が異なって来る。したがっ
て、入力のデータ・ストリームの中で隣り合っている符
号ワードはマトリックスの隣りのカラムにはない可能性
がある。これはN=11およびD=7の場合に、図6に
示されている。
【0022】3)アスラニスその他はブロック・インタ
リーブおよび畳み込みインタリーブではN×Dシンボル
のインタリーブ・メモリが必要であると信じていた。
リーブおよび畳み込みインタリーブではN×Dシンボル
のインタリーブ・メモリが必要であると信じていた。
【0023】4)アスラニスその他によって記述されて
いる畳み込みインタリーブおよびマトリックスの中のデ
ータの関連している記憶の中で、各符号ワードの中の第
1シンボルは遅延を経験しない。そのデータは書き込ま
れてからその後直ぐに読み出される。しかし、他のシン
ボルはその符号ワードの中のそのシンボルの位置によっ
て変化する遅延を生じる。受信機側では、デインタリー
ブされたデータはすべてのデータ・シンボルにわたって
等しい総合の遅延によって異なる量だけふたたび遅延さ
れる。
いる畳み込みインタリーブおよびマトリックスの中のデ
ータの関連している記憶の中で、各符号ワードの中の第
1シンボルは遅延を経験しない。そのデータは書き込ま
れてからその後直ぐに読み出される。しかし、他のシン
ボルはその符号ワードの中のそのシンボルの位置によっ
て変化する遅延を生じる。受信機側では、デインタリー
ブされたデータはすべてのデータ・シンボルにわたって
等しい総合の遅延によって異なる量だけふたたび遅延さ
れる。
【0024】送信されるデータが、或るインタリーブの
アルゴリズムが適用されているいくつかの他の仮想され
たデータの実際にインタリーブされた「結果」であると
仮定することによって、効果的に「0の一様な」遅延が
実現できる。そのような仮定によって、「任意の」イン
タリーブ・アルゴリズムがエンコーダまたはデコーダの
複雑度を本質的には増加させずにこの仮想されたデータ
に対して適用されていたと仮定することができる。言い
換えれば、既にインタリーブされているデータが入って
来る場合、そのデータが図5および6の指示に従って挿
入されるメモリは不要である。
アルゴリズムが適用されているいくつかの他の仮想され
たデータの実際にインタリーブされた「結果」であると
仮定することによって、効果的に「0の一様な」遅延が
実現できる。そのような仮定によって、「任意の」イン
タリーブ・アルゴリズムがエンコーダまたはデコーダの
複雑度を本質的には増加させずにこの仮想されたデータ
に対して適用されていたと仮定することができる。言い
換えれば、既にインタリーブされているデータが入って
来る場合、そのデータが図5および6の指示に従って挿
入されるメモリは不要である。
【0025】既に「インタリーブされている」データが
利用できる場合、行なうべきことはそのデータを符号化
して送信することだけである。これによって、ブロック
・インタリーブだけでなく、すべてのタイプのインタリ
ーブ・アルゴリズムに対して、そのシステマティックな
特性によって暗黙のインタリーブの概念が導びかれる。
利用できる場合、行なうべきことはそのデータを符号化
して送信することだけである。これによって、ブロック
・インタリーブだけでなく、すべてのタイプのインタリ
ーブ・アルゴリズムに対して、そのシステマティックな
特性によって暗黙のインタリーブの概念が導びかれる。
【0026】符号化がいくつかの冗長の誤り訂正シンボ
ル/シンボルを追加することだけを含んでいるアプリケ
ーションにおいては、冗長のシンボルが保持されるタイ
ム・スロットを提供するためにレートの変換が実行され
なければならず、そのために或る程度の最小限のメモリ
が必要である。冗長の誤り訂正シンボルはインタリーブ
されていないデータの中の連続の信号のグループに関係
しているシンボルである。このメモリは各エンコーダに
おいて普通は必要であり、複数のエンコーダにわたって
分散される。すべての分散された小さなバッファをデー
タ入力において単独のバッファに組み合わせることによ
って、総合のレート変換用メモリの量をさらに減らすこ
とができる。その場合、組み合わされたメモリはエンコ
ーダの入力の1つにおける小さなバッファの1つと同程
度の大きさにすることができる。別のファクタDによっ
てメモリを実効的に減らすことができる。
ル/シンボルを追加することだけを含んでいるアプリケ
ーションにおいては、冗長のシンボルが保持されるタイ
ム・スロットを提供するためにレートの変換が実行され
なければならず、そのために或る程度の最小限のメモリ
が必要である。冗長の誤り訂正シンボルはインタリーブ
されていないデータの中の連続の信号のグループに関係
しているシンボルである。このメモリは各エンコーダに
おいて普通は必要であり、複数のエンコーダにわたって
分散される。すべての分散された小さなバッファをデー
タ入力において単独のバッファに組み合わせることによ
って、総合のレート変換用メモリの量をさらに減らすこ
とができる。その場合、組み合わされたメモリはエンコ
ーダの入力の1つにおける小さなバッファの1つと同程
度の大きさにすることができる。別のファクタDによっ
てメモリを実効的に減らすことができる。
【0027】図3、5および6のマトリックス配置が各
符号ワードに対して2個の誤り訂正シンボルが追加され
ていると見られた場合、その結果はそれぞれ図7、8お
よび9に示されているようになる。暗黙に想定された特
定のインタリーブによってマトリックスのカラムの中の
符号ワードの位置は図3、5および6の中の位置と異な
ることに注意する必要があり得る。番号(1、2、3、
4および5)を含んでいるセルは符号ワードが開始され
る場所のセルを示し、そしてクロスハッチングが施され
たセルは誤り訂正シンボルを含んでいるセルである。し
かし、ふたたび繰り返すと、データが既にインタリーブ
されて入って来る時、図5−6と同様に図7−9の配置
で示されているメモリは不要であるが、本発明を理解す
る助けとするために単に示されている。この方式はアス
ラニスその他による方式と比較して、次のような利点が
ある。
符号ワードに対して2個の誤り訂正シンボルが追加され
ていると見られた場合、その結果はそれぞれ図7、8お
よび9に示されているようになる。暗黙に想定された特
定のインタリーブによってマトリックスのカラムの中の
符号ワードの位置は図3、5および6の中の位置と異な
ることに注意する必要があり得る。番号(1、2、3、
4および5)を含んでいるセルは符号ワードが開始され
る場所のセルを示し、そしてクロスハッチングが施され
たセルは誤り訂正シンボルを含んでいるセルである。し
かし、ふたたび繰り返すと、データが既にインタリーブ
されて入って来る時、図5−6と同様に図7−9の配置
で示されているメモリは不要であるが、本発明を理解す
る助けとするために単に示されている。この方式はアス
ラニスその他による方式と比較して、次のような利点が
ある。
【0028】1)設計者の選択にだけ基づいて、Nおよ
びDを任意の比率にすることができ、データを一様に分
散させることができる。
びDを任意の比率にすることができ、データを一様に分
散させることができる。
【0029】2)NとDとの異なる組に対する行および
カラムの中のスタガーは単に設計者が独自に選択する事
項である。
カラムの中のスタガーは単に設計者が独自に選択する事
項である。
【0030】3)ブロック・インタリーブおよび畳み込
みインタリーブは両方とも送信の遅延を必要としない。
みインタリーブは両方とも送信の遅延を必要としない。
【0031】4)すべてのシンボルは符号ワードの中の
それらの位置に関係なく、遅延はゼロである。
それらの位置に関係なく、遅延はゼロである。
【0032】5)エンコーダの数およびインタリーブの
深さが異なっている複数のチャネルを同じ回路デインタ
リーブすることができる。
深さが異なっている複数のチャネルを同じ回路デインタ
リーブすることができる。
【0033】さらに、ここで開示されている原理の範囲
内で複数のエンコーダのアーキテクチャを採用すること
ができる。ガラガーのアーキテクチャに似たアーキテク
チャを備えることができる(コントローラを適切に追加
して)。共通の入力にある1つのバッファ、データ・パ
スの中およびエンコーダの中のバッファ、複数のチャネ
ルを可能にするために入力に置かれる複数のバッファ、
入力の代わりに出力に置かれるバッファを含んでいるア
ーキテクチャ、あるいはすべてのメモリ・ニーズが、付
随したコントローラ付きの単独のRAMおよびALUで
満足されるアーキテクチャを備えることができる。
内で複数のエンコーダのアーキテクチャを採用すること
ができる。ガラガーのアーキテクチャに似たアーキテク
チャを備えることができる(コントローラを適切に追加
して)。共通の入力にある1つのバッファ、データ・パ
スの中およびエンコーダの中のバッファ、複数のチャネ
ルを可能にするために入力に置かれる複数のバッファ、
入力の代わりに出力に置かれるバッファを含んでいるア
ーキテクチャ、あるいはすべてのメモリ・ニーズが、付
随したコントローラ付きの単独のRAMおよびALUで
満足されるアーキテクチャを備えることができる。
【0034】ここに開示されている原理によるデータ伝
送モジュールがリード・ソロモンの符号化によって図1
0に示されている。詳しく言うと、図10は小さなFI
FOのバッファ220を含み、その出力はマルチプレク
サ221を経由してチャネル10へ送信される。バッフ
ァ220の出力はルータ222にも印加され、ルータ2
22の出力はエンコーダ223、224、225が示さ
れているインタリーブの深さDに等しい数のRS(リー
ド・ソロモン)エンコーダに供給する。エンコーダは誤
り訂正シンボルを作り出し、適切な時期にそれらのシン
ボルがルータ226およびマルチプレクサ221を経由
してチャネル10へ送信される。バッファ220はレー
ト変換に必要なバッファを提供する。メモリの量は仮定
されたインタリーブ・アルゴリズムの性質以外に、Nお
よびDの値によって変わる。したがって、たとえば、図
7のブロック・インタリーブの場合、そのマトリックス
の最後の2行(誤り訂正シンボル)が通信チャネルに対
して印加されている間、すべての入力データ・シンボル
がバッファされなければならない。図7の10個の誤り
訂正シンボルの配置がチャネル10へ印加されている
(そしてそのマトリックスから読み出された時すべてが
単独の中断されないシーケンスを形成する)間、バッフ
ァされなければならない(10×55)/65個のシン
ボルが到着している。このために、バッファ220には
10個のシンボルを記憶するメモリが必要である。他
方、図8および9の畳み込みインタリーブにおいては、
チャネル10に印加される誤り訂正シンボルの最も長い
シーケンスは図8の中では1であり、図9の中では2で
ある。したがって、バッファ220には最小限の個数の
シンボルのメモリ、すなわち、単独のシンボルのメモリ
または2個のシンボルのメモリがそれぞれ必要である。
別の見方をすると、バッファは、シンボルが1つのレー
トで挿入されてそれより高いレートで抽出される間、バ
ッファが抽出される必要のある時にシンボルを必ず含ん
でいるようにするのに十分な情報を含んでいる必要があ
る。これによって、バッファはN[(To/Ti)−1]
の値を切り上げた整数値の大きさが必要であるという関
係が導びかれる。ここでNは冗長シンボル間で抽出され
たシンボルの最大のブロックであり、To およびTi は
それぞれ、出力および入力のレートである。
送モジュールがリード・ソロモンの符号化によって図1
0に示されている。詳しく言うと、図10は小さなFI
FOのバッファ220を含み、その出力はマルチプレク
サ221を経由してチャネル10へ送信される。バッフ
ァ220の出力はルータ222にも印加され、ルータ2
22の出力はエンコーダ223、224、225が示さ
れているインタリーブの深さDに等しい数のRS(リー
ド・ソロモン)エンコーダに供給する。エンコーダは誤
り訂正シンボルを作り出し、適切な時期にそれらのシン
ボルがルータ226およびマルチプレクサ221を経由
してチャネル10へ送信される。バッファ220はレー
ト変換に必要なバッファを提供する。メモリの量は仮定
されたインタリーブ・アルゴリズムの性質以外に、Nお
よびDの値によって変わる。したがって、たとえば、図
7のブロック・インタリーブの場合、そのマトリックス
の最後の2行(誤り訂正シンボル)が通信チャネルに対
して印加されている間、すべての入力データ・シンボル
がバッファされなければならない。図7の10個の誤り
訂正シンボルの配置がチャネル10へ印加されている
(そしてそのマトリックスから読み出された時すべてが
単独の中断されないシーケンスを形成する)間、バッフ
ァされなければならない(10×55)/65個のシン
ボルが到着している。このために、バッファ220には
10個のシンボルを記憶するメモリが必要である。他
方、図8および9の畳み込みインタリーブにおいては、
チャネル10に印加される誤り訂正シンボルの最も長い
シーケンスは図8の中では1であり、図9の中では2で
ある。したがって、バッファ220には最小限の個数の
シンボルのメモリ、すなわち、単独のシンボルのメモリ
または2個のシンボルのメモリがそれぞれ必要である。
別の見方をすると、バッファは、シンボルが1つのレー
トで挿入されてそれより高いレートで抽出される間、バ
ッファが抽出される必要のある時にシンボルを必ず含ん
でいるようにするのに十分な情報を含んでいる必要があ
る。これによって、バッファはN[(To/Ti)−1]
の値を切り上げた整数値の大きさが必要であるという関
係が導びかれる。ここでNは冗長シンボル間で抽出され
たシンボルの最大のブロックであり、To およびTi は
それぞれ、出力および入力のレートである。
【0035】要素222および226は「インタリーブ
された」データに対して適用されていると仮定されるイ
ンタリーブ・アルゴリズムによって明らかに影響され
る。マルチプレクサ221はバッファ220からデータ
・シンボルが通信される時期および、誤り訂正シンボル
がコンバイナ226から通信される時期を知る必要があ
り、そしてルータ222はそのデータ・シンボルを、仮
定された、すなわち、暗黙のインタリーブに従って回送
する場所を知る必要がある。
された」データに対して適用されていると仮定されるイ
ンタリーブ・アルゴリズムによって明らかに影響され
る。マルチプレクサ221はバッファ220からデータ
・シンボルが通信される時期および、誤り訂正シンボル
がコンバイナ226から通信される時期を知る必要があ
り、そしてルータ222はそのデータ・シンボルを、仮
定された、すなわち、暗黙のインタリーブに従って回送
する場所を知る必要がある。
【0036】たとえば、入力データのブロックが図7に
従ってインタリーブされていると仮定した場合、第1行
および第1カラムの中のセルに対応しているシンボルは
最初の符号ワードの最初のシンボルに指定され、それに
従って、そのシンボルが到着する直前にリセットされた
RSエンコーダ(たとえば、エンコーダ223)へ要素
222によって回送される。第2の符号ワードの最初の
シンボルとなる次のシンボルは、そのシンボルが到着す
る直前にリセットされた第2のRSエンコーダ(たとえ
ば、エンコーダ224)へ要素222によって回送され
る。そして同じ扱いが残りの3つのシンボルに対して適
用される。図7によると、チャネル10がマルチプレク
サ221を経由してバッファ220から55個のシンボ
ルを受信した後(そしてその時点で同じ55個のシンボ
ルがルータ222を経由してRSエンコーダ223−2
25へ印加されている)、チャネルはコンバイナ226
およびマルチプレクサ221を経由してRSエンコーダ
から次の10個のシンボルを受け取る。コンバイナ22
6およびマルチプレクサ221を単独のコンバイナの中
にインプリメントすることができるが、説明をより明確
にするために、ここでは2つの要素が示されていること
に注意すべきである。
従ってインタリーブされていると仮定した場合、第1行
および第1カラムの中のセルに対応しているシンボルは
最初の符号ワードの最初のシンボルに指定され、それに
従って、そのシンボルが到着する直前にリセットされた
RSエンコーダ(たとえば、エンコーダ223)へ要素
222によって回送される。第2の符号ワードの最初の
シンボルとなる次のシンボルは、そのシンボルが到着す
る直前にリセットされた第2のRSエンコーダ(たとえ
ば、エンコーダ224)へ要素222によって回送され
る。そして同じ扱いが残りの3つのシンボルに対して適
用される。図7によると、チャネル10がマルチプレク
サ221を経由してバッファ220から55個のシンボ
ルを受信した後(そしてその時点で同じ55個のシンボ
ルがルータ222を経由してRSエンコーダ223−2
25へ印加されている)、チャネルはコンバイナ226
およびマルチプレクサ221を経由してRSエンコーダ
から次の10個のシンボルを受け取る。コンバイナ22
6およびマルチプレクサ221を単独のコンバイナの中
にインプリメントすることができるが、説明をより明確
にするために、ここでは2つの要素が示されていること
に注意すべきである。
【0037】上記の例において、そのシーケンスは2つ
のセグメント、すなわち、55個のシンボル「データ・
シンボル」セグメントと10個のシンボル「誤り訂正シ
ンボル」セグメントに分割されているとして見ることが
できる。データ・シンボルのセグメントの間、ルータ2
22は5個のRSエンコーダを通して順次サイクルし、
データ・セグメントの最初の5個のシンボルの間はデー
タが回送される各RSエンコーダがそのデータ・シンボ
ルの印加に先立ってリセットされる。データ・シンボル
・セグメントの間、マルチプレクサ221はデータをバ
ッファ220からチャネル10へ渡すようにセットさ
れ、コンバイナ226のアクションは無関係である。誤
り訂正シンボルのセグメントの間、ルータ222からエ
ンコーダにはデータが入力されず、マルチプレクサ22
1はコンバイナ226の出力信号をチャネル10へ渡す
ようにセットされ、コンバイナ226は5個のRSエン
コーダを通して2回サイクルし、そしてそれぞれの誤り
符号化シンボルをチャネル10へ出力する。その時点で
到着したデータはバッファ220に記憶される。
のセグメント、すなわち、55個のシンボル「データ・
シンボル」セグメントと10個のシンボル「誤り訂正シ
ンボル」セグメントに分割されているとして見ることが
できる。データ・シンボルのセグメントの間、ルータ2
22は5個のRSエンコーダを通して順次サイクルし、
データ・セグメントの最初の5個のシンボルの間はデー
タが回送される各RSエンコーダがそのデータ・シンボ
ルの印加に先立ってリセットされる。データ・シンボル
・セグメントの間、マルチプレクサ221はデータをバ
ッファ220からチャネル10へ渡すようにセットさ
れ、コンバイナ226のアクションは無関係である。誤
り訂正シンボルのセグメントの間、ルータ222からエ
ンコーダにはデータが入力されず、マルチプレクサ22
1はコンバイナ226の出力信号をチャネル10へ渡す
ようにセットされ、コンバイナ226は5個のRSエン
コーダを通して2回サイクルし、そしてそれぞれの誤り
符号化シンボルをチャネル10へ出力する。その時点で
到着したデータはバッファ220に記憶される。
【0038】図8の中の説明図に従ってインタリーブさ
れていると仮定されるデータに対しても原理は同じであ
るが、そのシーケンスは異なる。以下の表は図8に対応
している配置の場合の、最初の17個のシンボルに関連
しているアクションを示す。
れていると仮定されるデータに対しても原理は同じであ
るが、そのシーケンスは異なる。以下の表は図8に対応
している配置の場合の、最初の17個のシンボルに関連
しているアクションを示す。
【0039】
【表1】
【0040】エンコーダ2がリセットされる場所のセル
は、たとえば、設計者の選択によって、エンコーダ1が
リセットされる点から13個のだけ進んだセルの場所
(2個の誤り訂正シンボル付きの符号ワードの長さ)で
決定されることに注意すべきである。同じことが他のす
べてのエンコーダのリセットに対して適用される。
は、たとえば、設計者の選択によって、エンコーダ1が
リセットされる点から13個のだけ進んだセルの場所
(2個の誤り訂正シンボル付きの符号ワードの長さ)で
決定されることに注意すべきである。同じことが他のす
べてのエンコーダのリセットに対して適用される。
【0041】実際の制御はコントローラ・ブロック25
0によって行なわれる。ブロック250の内部の特定の
回路(カウンタ、シフト・レジスタおよびいくつかの組
合せ論理回路)はここでは示されない。というのは、そ
れは完全に通常の回路であり、暗黙に使われる、すなわ
ち、仮定される特定のインタリーブ方式によって変わる
からである。しかし、注意すべき重要な事柄は、図10
の配置はたとえば、ブロック・インタリーブ型および畳
み込みインタリーブ型のデータ(下記参照)を組み合わ
せることができる、ブロック・インタリーブ、畳み込み
インタリーブ(上記のような)およびプロダクト・イン
タリーブの符号化を扱うのに一般的には十分であるとい
うことである。
0によって行なわれる。ブロック250の内部の特定の
回路(カウンタ、シフト・レジスタおよびいくつかの組
合せ論理回路)はここでは示されない。というのは、そ
れは完全に通常の回路であり、暗黙に使われる、すなわ
ち、仮定される特定のインタリーブ方式によって変わる
からである。しかし、注意すべき重要な事柄は、図10
の配置はたとえば、ブロック・インタリーブ型および畳
み込みインタリーブ型のデータ(下記参照)を組み合わ
せることができる、ブロック・インタリーブ、畳み込み
インタリーブ(上記のような)およびプロダクト・イン
タリーブの符号化を扱うのに一般的には十分であるとい
うことである。
【0042】次はシンボル長120の符号ワードおよび
インタリーブ深さ30の暗黙の畳み込みインタリーブの
配置を示している。 Cm,119,Cm-1,115,Cm-2,111,...Cm-28,7,Cm-29,3, Cm,118,Cm-1,114,Cm-2,110,...Cm-28,6,Cm-29,2, Cm-117,Cm-1,113,Cm-2,109,...Cm-28,5,Cm-29,1, Cm,116,Cm-1,112,Cm-2,108,...Cm-28,4,Cm-29,0, Cm,115,Cm-1,111,Cm-2,107,...Cm-28,3,Cm+1,119, Cm,114,Cm-1,110,Cm-2,106,...Cm-28,2,Cm+1,118, Cm,113,Cm-1,109,Cm-2,105,...Cm-28,1,Cm+1,117, Cm,112,Cm-1,108,Cm-2,104,...Cm-28,0,Cm+1,116,...
インタリーブ深さ30の暗黙の畳み込みインタリーブの
配置を示している。 Cm,119,Cm-1,115,Cm-2,111,...Cm-28,7,Cm-29,3, Cm,118,Cm-1,114,Cm-2,110,...Cm-28,6,Cm-29,2, Cm-117,Cm-1,113,Cm-2,109,...Cm-28,5,Cm-29,1, Cm,116,Cm-1,112,Cm-2,108,...Cm-28,4,Cm-29,0, Cm,115,Cm-1,111,Cm-2,107,...Cm-28,3,Cm+1,119, Cm,114,Cm-1,110,Cm-2,106,...Cm-28,2,Cm+1,118, Cm,113,Cm-1,109,Cm-2,105,...Cm-28,1,Cm+1,117, Cm,112,Cm-1,108,Cm-2,104,...Cm-28,0,Cm+1,116,...
【0043】第1カラムの信号は要素222によって最
初のエンコーダ(223)へ回送され、第2のカラムの
信号は第2のエンコーダ(224)へ回送される...
というようになる。要素Cm-29,3〜Cm-29,0は冗長シン
ボルである。別の見方をすると、D個の連続のシンボル
の各組がD個のエンコーダの間に分散され、(D+1)
番目のシンボルごとに同じエンコーダに印加される。
初のエンコーダ(223)へ回送され、第2のカラムの
信号は第2のエンコーダ(224)へ回送される...
というようになる。要素Cm-29,3〜Cm-29,0は冗長シン
ボルである。別の見方をすると、D個の連続のシンボル
の各組がD個のエンコーダの間に分散され、(D+1)
番目のシンボルごとに同じエンコーダに印加される。
【0044】図11は少し異なったエンコーダのアーキ
テクチャを示している。この場合、バッファ220のメ
モリがエンコーダに内蔵されており、冗長シンボルとと
もにデータがそのエンコーダによって提供される。それ
は上で示されている120シンボルの符号ワードおよび
30のインタリーブ深さの畳み込み配置に対して示され
ている。図12はさらに別のアーキテクチャを示してい
る。この場合、データ・パスおよび符号化パスに対して
別のバッファが使われており、さらに複雑な符号化構造
が可能である。
テクチャを示している。この場合、バッファ220のメ
モリがエンコーダに内蔵されており、冗長シンボルとと
もにデータがそのエンコーダによって提供される。それ
は上で示されている120シンボルの符号ワードおよび
30のインタリーブ深さの畳み込み配置に対して示され
ている。図12はさらに別のアーキテクチャを示してい
る。この場合、データ・パスおよび符号化パスに対して
別のバッファが使われており、さらに複雑な符号化構造
が可能である。
【0045】受信機側では、到着するデータは必要であ
れば直ちに利用できる。というのは、送信機の中のバッ
ファ220に対して印加されたデータをどの装置が生成
した場合でも、その生成されたのと同じ順序で到着する
からである。誤り訂正符号が利用される場合、データに
伝送誤りが発生したかどうかが最初に評価されなければ
ならない。概念的には復号化は図10〜図12の送信機
の中で誤り訂正シンボルが発生されたのと本質的に全く
同じ方法で行なうことができる。すなわち、データをR
Sデコーダの集合に対して回送することができ、誤り訂
正シンボルを生成して、送信機から到着するシンボルを
訂正する必要があるかどうかを評価することができる。
その後、もしあれば、追加の処理が誤りを訂正するため
に実行されなければならず、そして最後に訂正されたデ
ータをその究極の利用者に対して提供することができ
る。勿論、このことは誤り訂正処理が実行され終わるま
で、究極の利用者に対して提供される前に、到着してい
るデータが遅延され(そして維持され)なければならな
いことを意味する。したがって、メモリが必要である。
さらに詳しく言えば、必要なメモリの量は符号ワード全
体を記憶するため、そしてその符号ワードが評価されて
訂正される間に新しく到着する情報を記憶しておくのに
十分な容量に等しい。
れば直ちに利用できる。というのは、送信機の中のバッ
ファ220に対して印加されたデータをどの装置が生成
した場合でも、その生成されたのと同じ順序で到着する
からである。誤り訂正符号が利用される場合、データに
伝送誤りが発生したかどうかが最初に評価されなければ
ならない。概念的には復号化は図10〜図12の送信機
の中で誤り訂正シンボルが発生されたのと本質的に全く
同じ方法で行なうことができる。すなわち、データをR
Sデコーダの集合に対して回送することができ、誤り訂
正シンボルを生成して、送信機から到着するシンボルを
訂正する必要があるかどうかを評価することができる。
その後、もしあれば、追加の処理が誤りを訂正するため
に実行されなければならず、そして最後に訂正されたデ
ータをその究極の利用者に対して提供することができ
る。勿論、このことは誤り訂正処理が実行され終わるま
で、究極の利用者に対して提供される前に、到着してい
るデータが遅延され(そして維持され)なければならな
いことを意味する。したがって、メモリが必要である。
さらに詳しく言えば、必要なメモリの量は符号ワード全
体を記憶するため、そしてその符号ワードが評価されて
訂正される間に新しく到着する情報を記憶しておくのに
十分な容量に等しい。
【0046】たとえば、図7の配置においては、暗黙の
インタリーブは「ブロック・インタリーブ」であり、す
べてのデータが入るまで(図7の中の第11行の終りに
おいて)評価および訂正は開始できない。5個の符号ワ
ード全部の評価は第12行において開始され、5個の符
号ワード全部が同時並行的に評価される。たとえば、5
個の符号ワードを評価および訂正できる装置が符号ワー
ドごとに6シンボル周期、すなわち、全体で30シンボ
ル周期を取る場合、必要な全体のメモリは5個の符号ワ
ードと訂正フェーズの間に入って来るデータを記憶する
ための30個のシンボルに必要なメモリである。すなわ
ち、合計95シンボル、またはD(N+L)であり、こ
こでLは符号ワードを訂正するのに必要なシンボルの数
である。(余談として、伝送誤りを訂正するために必要
な計算を実行する要素は入力データのシンボル・レート
で動作するものに限定されず、普通、マイクロプロセッ
サなどの要素はデータのシンボル・レートより遥かに高
いレートの速度で動作することができる。)
インタリーブは「ブロック・インタリーブ」であり、す
べてのデータが入るまで(図7の中の第11行の終りに
おいて)評価および訂正は開始できない。5個の符号ワ
ード全部の評価は第12行において開始され、5個の符
号ワード全部が同時並行的に評価される。たとえば、5
個の符号ワードを評価および訂正できる装置が符号ワー
ドごとに6シンボル周期、すなわち、全体で30シンボ
ル周期を取る場合、必要な全体のメモリは5個の符号ワ
ードと訂正フェーズの間に入って来るデータを記憶する
ための30個のシンボルに必要なメモリである。すなわ
ち、合計95シンボル、またはD(N+L)であり、こ
こでLは符号ワードを訂正するのに必要なシンボルの数
である。(余談として、伝送誤りを訂正するために必要
な計算を実行する要素は入力データのシンボル・レート
で動作するものに限定されず、普通、マイクロプロセッ
サなどの要素はデータのシンボル・レートより遥かに高
いレートの速度で動作することができる。)
【0047】他方、図8の配置においては、符号ワード
は同時には開始および終了せず、したがって、符号ワー
ドの評価および訂正も同時並行的に発生する必要はな
い。詳しく言えば、図8の配置において、1つの符号ワ
ードの終りから次の符号ワードの終りまでに13個のセ
ルがあり、特定の符号ワードの最後の冗長シンボルが到
着した時から5個のセル(たとえば、図8のマトリック
スのカラム1の中の符号ワード)およびその符号ワード
の次の実現の最初のシンボルが存在する。1つの符号ワ
ードを訂正するのに6シンボル周期だけしか取らないの
で(上記の例で使われた装置によって)、1シンボル分
の追加のメモリが必要である。このために、図8の配置
に対する受信機の中で必要な合計のメモリは66シンボ
ルとなる。他方、1個の符号ワードを訂正するのに5シ
ンボル周期だけしか必要としないもっと高速のプロセッ
サの場合は、65シンボルのメモリだけが必要となる。
これは必要な最小限のメモリである。必要なメモリはN
DプラスL−Dであり、最小がNDであると考えること
ができる。
は同時には開始および終了せず、したがって、符号ワー
ドの評価および訂正も同時並行的に発生する必要はな
い。詳しく言えば、図8の配置において、1つの符号ワ
ードの終りから次の符号ワードの終りまでに13個のセ
ルがあり、特定の符号ワードの最後の冗長シンボルが到
着した時から5個のセル(たとえば、図8のマトリック
スのカラム1の中の符号ワード)およびその符号ワード
の次の実現の最初のシンボルが存在する。1つの符号ワ
ードを訂正するのに6シンボル周期だけしか取らないの
で(上記の例で使われた装置によって)、1シンボル分
の追加のメモリが必要である。このために、図8の配置
に対する受信機の中で必要な合計のメモリは66シンボ
ルとなる。他方、1個の符号ワードを訂正するのに5シ
ンボル周期だけしか必要としないもっと高速のプロセッ
サの場合は、65シンボルのメモリだけが必要となる。
これは必要な最小限のメモリである。必要なメモリはN
DプラスL−Dであり、最小がNDであると考えること
ができる。
【0048】図13は本発明の原理が適用されるさらに
別の実施例のブロック図を示している。図11の配置の
場合と全く同様に、それはエンコーダとして(送信機の
内部で)あるいはデコーダとして(受信機の内部で)動
作することができる。それはメモリ310と、メモリ3
10に結合されたプロセッサ320およびメモリ310
とプロセッサ320に結合されたコントローラ330と
を含んでいる。示されているように、メモリ310はい
くつかのデータ・ポート(入力、利用者への出力および
プロセッサ320への出力)を含んでいるが、実際に
は、単独のI/Oポートが時分割で使われる。受信機と
して動作する時、プロセッサ320はメモリ310から
データを読み出し、そのデータを解析する。データ・シ
ンボルの訂正が要求される場合、プロセッサ320はデ
ータをメモリ310に書き込む。
別の実施例のブロック図を示している。図11の配置の
場合と全く同様に、それはエンコーダとして(送信機の
内部で)あるいはデコーダとして(受信機の内部で)動
作することができる。それはメモリ310と、メモリ3
10に結合されたプロセッサ320およびメモリ310
とプロセッサ320に結合されたコントローラ330と
を含んでいる。示されているように、メモリ310はい
くつかのデータ・ポート(入力、利用者への出力および
プロセッサ320への出力)を含んでいるが、実際に
は、単独のI/Oポートが時分割で使われる。受信機と
して動作する時、プロセッサ320はメモリ310から
データを読み出し、そのデータを解析する。データ・シ
ンボルの訂正が要求される場合、プロセッサ320はデ
ータをメモリ310に書き込む。
【0049】プロセッサ320は誤りを検出するため、
および誤りを訂正するために必要な処理を実行する。誤
り検出プロセスの一時的な結果を記憶するために或る程
度のメモリが必要であり、そのメモリをコントローラ3
30の内部に含めるか、あるいはメモリ310の一部と
することができる。勿論、プログラムを格納するメモリ
が必要な記憶領域を提供する。また、そのメモリはプロ
セッサ320を制御するプログラムも保持する。
および誤りを訂正するために必要な処理を実行する。誤
り検出プロセスの一時的な結果を記憶するために或る程
度のメモリが必要であり、そのメモリをコントローラ3
30の内部に含めるか、あるいはメモリ310の一部と
することができる。勿論、プログラムを格納するメモリ
が必要な記憶領域を提供する。また、そのメモリはプロ
セッサ320を制御するプログラムも保持する。
【0050】プロセッサ320が実行する誤り訂正処理
の方法はここでは記述されない。というのは、それは完
全に普通の方法であり、本発明の部分を形成していない
からである。どのような符号化方式が選択された場合で
も(リード・ソロモン方式または他の符号化方式であっ
ても)、それに対応する復号化がプロセッサ320によ
って適用されなければならない。送信機および受信機の
配置の両方においてユニークなことは、どんな暗黙のイ
ンタリーブが選択されても処理する完全な柔軟性およ
び、付随する制御の単純性である。したがって、たとえ
ば、図8および図13の配置の中で受信機として使われ
ているインタリーブの配置に対して、コントローラがセ
ル1(第1行、第1カラム)に注目している時、次の動
作が発生する。
の方法はここでは記述されない。というのは、それは完
全に普通の方法であり、本発明の部分を形成していない
からである。どのような符号化方式が選択された場合で
も(リード・ソロモン方式または他の符号化方式であっ
ても)、それに対応する復号化がプロセッサ320によ
って適用されなければならない。送信機および受信機の
配置の両方においてユニークなことは、どんな暗黙のイ
ンタリーブが選択されても処理する完全な柔軟性およ
び、付随する制御の単純性である。したがって、たとえ
ば、図8および図13の配置の中で受信機として使われ
ているインタリーブの配置に対して、コントローラがセ
ル1(第1行、第1カラム)に注目している時、次の動
作が発生する。
【0051】A1.メモリ310がセル1の中の符号ワ
ード(必要な場合、それは既に訂正されている)に対し
て記憶されているシンボルを出力し、それを利用者に提
供する。
ード(必要な場合、それは既に訂正されている)に対し
て記憶されているシンボルを出力し、それを利用者に提
供する。
【0052】A2.符号ワード1に対する誤り検出の一
時メモリ(コントローラ330の中の)がリセットされ
る。
時メモリ(コントローラ330の中の)がリセットされ
る。
【0053】A3.受信機に到着するシンボルが次の符
号ワード1の第1シンボルであるとして宣言され、セル
1の中に記憶される。
号ワード1の第1シンボルであるとして宣言され、セル
1の中に記憶される。
【0054】A4.符号ワード1に対する一時記憶の中
の誤り訂正情報がセル1の中に記憶されている情報によ
って更新される。
の誤り訂正情報がセル1の中に記憶されている情報によ
って更新される。
【0055】A5.符号ワード2に対する誤り訂正処理
が開始される。コントローラがセル2に注目している
時、次の動作が行なわれる。
が開始される。コントローラがセル2に注目している
時、次の動作が行なわれる。
【0056】B1.メモリ310がセル2の中の符号ワ
ード3に対して記憶されているシンボルを出力し、それ
を利用者に提供する。
ード3に対して記憶されているシンボルを出力し、それ
を利用者に提供する。
【0057】B2.受信機に到着しているシンボルが符
号ワード3の次のシンボルとして宣言され、それはセル
2の中に記憶される。
号ワード3の次のシンボルとして宣言され、それはセル
2の中に記憶される。
【0058】B3.符号ワード3に対する一時記憶の中
の誤り訂正情報がセル2の中に記憶されている情報によ
って更新される。
の誤り訂正情報がセル2の中に記憶されている情報によ
って更新される。
【0059】B4.符号ワード2に対する誤り訂正処理
が継続される。セル13が注目される時までに、符号ワ
ード2の誤り訂正処理が完了しており、セル14が符号
ワード2の正しい第1シンボルを出力することができ
る。それから、上記の処理ステップA1〜A5を実行す
ることができる。
が継続される。セル13が注目される時までに、符号ワ
ード2の誤り訂正処理が完了しており、セル14が符号
ワード2の正しい第1シンボルを出力することができ
る。それから、上記の処理ステップA1〜A5を実行す
ることができる。
【0060】ここに開示された配置の柔軟性を示すため
に、プロダクト符号化に対する1つの拡張が示される。
「プロダクト」は暗黙のインタリーブを2次元であると
して見ることができることを意味する。これはたとえ
ば、図14に示されており、この場合、行ごとには暗黙
のブロック・インタリーブが使われて、図8に従う暗黙
の畳み込みインタリーブ配置(カラムごと)を含んでい
る。それらの誤り訂正シンボルは到着時にデータの次に
来るので(ここでセルは一度に1行ずつ満たされる)、
送信機に対する変更は単にたとえば、図10の中に示さ
れているエンコーダ・バンクと並列に1つのエンコーダ
を追加することだけである。詳しく言えば、図15に示
されているように、送信機は追加のエンコーダ125を
含み、その出力がマルチプレクサ221の制御下でチャ
ネル10へ渡される。図10の配置に対する図15の拡
張は勿論単に説明的なものに過ぎない。たとえば、図1
3のような他のアーキテクチャも同様に拡張することが
できる。
に、プロダクト符号化に対する1つの拡張が示される。
「プロダクト」は暗黙のインタリーブを2次元であると
して見ることができることを意味する。これはたとえ
ば、図14に示されており、この場合、行ごとには暗黙
のブロック・インタリーブが使われて、図8に従う暗黙
の畳み込みインタリーブ配置(カラムごと)を含んでい
る。それらの誤り訂正シンボルは到着時にデータの次に
来るので(ここでセルは一度に1行ずつ満たされる)、
送信機に対する変更は単にたとえば、図10の中に示さ
れているエンコーダ・バンクと並列に1つのエンコーダ
を追加することだけである。詳しく言えば、図15に示
されているように、送信機は追加のエンコーダ125を
含み、その出力がマルチプレクサ221の制御下でチャ
ネル10へ渡される。図10の配置に対する図15の拡
張は勿論単に説明的なものに過ぎない。たとえば、図1
3のような他のアーキテクチャも同様に拡張することが
できる。
【0061】受信機において、行の誤り訂正シンボルに
焦点が当てられている時、その情報はプロセッサ320
の内部でどんな手続きが必要であってもそれを実行する
ために利用できる。行の中の誤りのシンボル(複数の場
合もある)は訂正されるか、あるいはそれらのシンボル
についての情報を記憶しておき、符号ワードの誤り訂正
プロセスが実行される時にそれらを考慮に入れることが
できる。たとえば、各行の中で単独パリティがある場
合、行の中の単独の誤りを識別することができる。その
情報を符号ワードの各訂正手続きに知らせることがで
き、その情報はそれらの手続きを単純化することができ
る。たとえば、図8の行4に誤りが存在しているという
知識は符号ワード1のシンボル4の中、符号ワード3の
シンボル12(符号ワード3の中の最初の冗長シンボ
ル)の中、符号ワード5のシンボル7の中、符号ワード
2のシンボル2の中、あるいは符号ワード4のシンボル
10の中に誤りが存在する可能性があるという知識に対
応する。
焦点が当てられている時、その情報はプロセッサ320
の内部でどんな手続きが必要であってもそれを実行する
ために利用できる。行の中の誤りのシンボル(複数の場
合もある)は訂正されるか、あるいはそれらのシンボル
についての情報を記憶しておき、符号ワードの誤り訂正
プロセスが実行される時にそれらを考慮に入れることが
できる。たとえば、各行の中で単独パリティがある場
合、行の中の単独の誤りを識別することができる。その
情報を符号ワードの各訂正手続きに知らせることがで
き、その情報はそれらの手続きを単純化することができ
る。たとえば、図8の行4に誤りが存在しているという
知識は符号ワード1のシンボル4の中、符号ワード3の
シンボル12(符号ワード3の中の最初の冗長シンボ
ル)の中、符号ワード5のシンボル7の中、符号ワード
2のシンボル2の中、あるいは符号ワード4のシンボル
10の中に誤りが存在する可能性があるという知識に対
応する。
【0062】畳み込みインタリーブに関する上記の説明
は、(D+1)番目ごとのシンボルが特定の符号ワード
に属している場合の「規則的な」畳み込みインタリーブ
の通常の状態を示している。しかしそれは、必要条件で
はない。実際に、たとえば図13のエンコーダ/デコー
ダは上記の概念に従わないランダムな配置を処理するこ
とができる。図16は(D+1)番目ごとのシンボルが
必ずしも特定の符号ワードに所属しない場合の暗黙の畳
み込みインタリーブを示している。「規則的な」畳み込
みインタリーブとは反対に、これは「ランダムな」畳み
込みインタリーブと考えることができる。高レベルの
「ランダム性」でさえも、たとえば、連続したシンボル
が異なるエンコーダへ回送されるという考えを放棄した
ものでさえ受け付けられる。実際に、それは必要条件で
はなく、エンコーダのうちのあるもの、あるいはすべて
がそれらに回送される一対の連続のシンボルを持つよう
な配置を容易に考えることができる。連続したシンボル
の最大個数は、勿論、1つの符号ワードの中のシンボル
の数であり、それは明らかに制限条件である(その場合
はインタリーブされない配置となる)。
は、(D+1)番目ごとのシンボルが特定の符号ワード
に属している場合の「規則的な」畳み込みインタリーブ
の通常の状態を示している。しかしそれは、必要条件で
はない。実際に、たとえば図13のエンコーダ/デコー
ダは上記の概念に従わないランダムな配置を処理するこ
とができる。図16は(D+1)番目ごとのシンボルが
必ずしも特定の符号ワードに所属しない場合の暗黙の畳
み込みインタリーブを示している。「規則的な」畳み込
みインタリーブとは反対に、これは「ランダムな」畳み
込みインタリーブと考えることができる。高レベルの
「ランダム性」でさえも、たとえば、連続したシンボル
が異なるエンコーダへ回送されるという考えを放棄した
ものでさえ受け付けられる。実際に、それは必要条件で
はなく、エンコーダのうちのあるもの、あるいはすべて
がそれらに回送される一対の連続のシンボルを持つよう
な配置を容易に考えることができる。連続したシンボル
の最大個数は、勿論、1つの符号ワードの中のシンボル
の数であり、それは明らかに制限条件である(その場合
はインタリーブされない配置となる)。
【図1】デインタリーバ−インタリーバが間に挿入され
ているインタリーバ付きのコーダ/デコーダの従来技術
による配置を示している。
ているインタリーバ付きのコーダ/デコーダの従来技術
による配置を示している。
【図2】ブロック・インタリーブを示している。
【図3】ブロック・インタリーブに対して配置されたメ
モリ・マップを示している。
モリ・マップを示している。
【図4】畳み込みインタリーブを示している・
【図5】符号ワードの長さが11デインタリーブの深さ
が5である場合の、畳み込み符号に対する、メモリ・マ
ップを示している。
が5である場合の、畳み込み符号に対する、メモリ・マ
ップを示している。
【図6】符号ワードの長さが11デインタリーブの深さ
が7である場合の、畳み込み符号に対するメモリ・マッ
プを示している。
が7である場合の、畳み込み符号に対するメモリ・マッ
プを示している。
【図7】示されている冗長シンボルによって図3、図
5、および図6に対応している。
5、および図6に対応している。
【図8】示されている冗長シンボルによって図3、図
5、および図6に対応している。
5、および図6に対応している。
【図9】示されている冗長シンボルによって図3、図
5、および図6に対応している。
5、および図6に対応している。
【図10】ここで開示されている原理に従うエンコーダ
の1つの実現方法のブロック図である。
の1つの実現方法のブロック図である。
【図11】ここで開示されている原理の他の実施例であ
る。
る。
【図12】ここで開示されている原理の他の実施例であ
る。
る。
【図13】図10のエンコーダの配置に適している受信
機のブロック図であり、それはまた、最もコンパクトな
送信機をも示している。
機のブロック図であり、それはまた、最もコンパクトな
送信機をも示している。
【図14】プロダクト符号化に対するメモリ・マップを
示している。
示している。
【図15】図14のプロダクト符号に対するエンコーダ
の配置である。
の配置である。
【図16】ランダム畳み込みインタリーブを示してい
る。
る。
Claims (12)
- 【請求項1】 メモリ(310)、およびそのメモリに
入って来るシンボルを書き込むための手段(330)を
含んでいる、そのメモリに結合されている処理手段(3
30)と、 そのメモリに書き込むレートより高いレートでそのメモ
リからシンボルを読み出し、その読み出されたシンボル
をチャネルに印加するための手段(330)と、 D個の連続したシンボルの各組が異なる実装されたD個
のエンコーダの異なるものに対して分配されている場合
の、冗長シンボルを作り出すことを目的とした計算にお
いて、その読み出されたシンボルを採用することによっ
て、その処理手段と、メモリとの共同作業をするD個の
エンコーダ(Dは整数)を実装するための手段(33
0)と、 その冗長シンボルをチャネルに対して印加するための手
段(330)とを含み、 D個のエンコーダに対する計算が選択された暗黙の畳み
込みインタリーブ方式に従ってリセットされることを特
徴とするエンコーダ。 - 【請求項2】 処理手段の制御下で、D個の連続したシ
ンボルの各組が実装されているD個のエンコーダのうち
の異なるものに対して分配されることに加えて、(D+
1)番目の各シンボルが特定のエンコーダの計算におい
て採用されることを特徴とする、請求項1に記載のエン
コーダ。 - 【請求項3】 処理手段の制御下で、D個の連続したシ
ンボルの各組が実装されているD個のエンコーダのうち
の異なるものに分配されることに加えて、各(D+1)
番目のシンボルを含んでいる少なくとも1つの組が2つ
以上のエンコーダの計算において採用されることを特徴
とする、請求項1に記載のエンコーダ。 - 【請求項4】 入力シンボルがメモリのデータ・バッフ
ァ領域に書き込まれ、シンボルがそのデータ・バッファ
領域から読み出され、そしてD個のエンコーダの実装が
計算結果の記憶に関与し、その結果がメモリの別の領域
に記憶されることを特徴とする、請求項1に記載のエン
コーダ。 - 【請求項5】 メモリからのシンボルの読出しが、その
メモリにシンボルが書き込まれるのと同じ順序で行なわ
れることを特徴とする、請求項1に記載のエンコーダ。 - 【請求項6】 前記の入力信号をブロック符号化するた
めの手段をさらに含んでいることを特徴とする、請求項
1に記載のエンコーダ。 - 【請求項7】 前記ブロック・インタリーブと前記畳み
込みインタリーブがプロダクト符号化配置を形成するこ
とを特徴とする、請求項6に記載のエンコーダ。 - 【請求項8】 冗長シンボルを含んでいて、インタリー
ブ深さDの畳み込みインタリーブ方式デインタリーブさ
れているシンボルがN個持っている符号ワードから構成
されていると仮定される入力データ・シンボルのストリ
ームに応答して、各符号ワードに対する冗長シンボルを
発生し、それらをインタリーブ・パターンに従って入力
データ・シンボルのストリームの中に挿入するための暗
黙のインタリーブ・エンコーダであって、各エンコーダ
が符号ワードのデータ部分を定義するシンボルのシーケ
ンスに対応している少なくとも1つの冗長シンボルの組
を発生する複数のD個のエンコーダ(223)と、 入力データに応答して次々に続くシンボルをD個のエン
コーダの異なるものにサイクリックに渡すための第1ル
ータ(222)と、 D個のエンコーダによって発生された冗長シンボルに対
して、そして最初のメモリの出力データに対して応答
し、到着する情報をチャネルに印加するコンバイナ(2
26、221)とを含み、 D個の各エンコーダが他のエンコーダによって処理され
た符号ワードから少なくとも2シンボルだけオフセット
されているコードワードを処理するように配置されてい
ることを特徴とする、エンコーダ。 - 【請求項9】 規則正しい間隔で到着する入力信号の印
加されたシーケンスを符号化してインタリーブする方法
であって、そのシーケンスには与えられた順序があり、
インタリーブされて作られる出力信号は同じ与えられた
順序のシーケンスの入力信号を含んでいて、その方法
は、 入力信号を複数のエンコーダへ回送するステップと、 エンコーダへ回送された入力信号に応答して、エンコー
ダは選択された数の冗長信号を発生して、その冗長信号
を出力し、エンコーダの任意の1つによる冗長信号の挿
入が2つ以上の前記間隔だけ他のエンコーダの1つに相
対的に時間的にスタガーされるステップと、 エンコーダの出力信号を出力ポートへ回送するステップ
とを含む方法。 - 【請求項10】 深さDにインタリーブされている長さ
Nシンボルの符号ワードで、各符号ワードが情報シンボ
ルと冗長シンボルを含む符号ワードを含んでいるデータ
の入力ストリームに応答するデコーダであって、 前記符号ワードの中に発見された誤りを訂正するための
プロセッサ(320)と、 前記データの入力ストリームおよび、前記プロセッサに
結合されていてD(L+N)個のシンボルを記憶するた
めに割り当てられたメモリを持ち、ここでLは1つの符
号ワードの中に発見された誤りを訂正するためにプロセ
ッサによって必要とされる時間の間にデコーダに到着す
るシンボルの数であるような記憶デバイス(310)
と、 メモリに対する入力データおよびメモリからの出力デー
タ以外に前記プロセッサを制御するためのコントローラ
(330)とを含み、 誤りの訂正は間違っていたシンボルを訂正されたシンボ
ルで上書きすることによってプロセッサによって行わ
れ、そして、 入力データのシンボルはメモリの中に記憶され、情報シ
ンボルがメモリから必要に応じて訂正されて、そのデー
タが到着したのと同じ順序で利用者のポートへ出力され
るようになっていることを特徴とするデコーダ。 - 【請求項11】 データの入力ストリームのインタリー
ブ方式が畳み込みインタリーブであることを特徴とす
る、請求項10に記載のデコーダ。 - 【請求項12】 入力データを記憶するために専用に使
われるメモリが多くともND個のシンボルのメモリを含
んでいることを特徴とする、請求項11に記載のデコー
ダ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/469558 | 1995-06-06 | ||
US08/469,558 US5898710A (en) | 1995-06-06 | 1995-06-06 | Implied interleaving, a family of systematic interleavers and deinterleavers |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0927753A true JPH0927753A (ja) | 1997-01-28 |
Family
ID=23864229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8143370A Pending JPH0927753A (ja) | 1995-06-06 | 1996-06-06 | 暗黙のインタリーブ、システマティックなインタリーバおよびデインタリーバのファミリ |
Country Status (5)
Country | Link |
---|---|
US (2) | US5898710A (ja) |
EP (1) | EP0748058A3 (ja) |
JP (1) | JPH0927753A (ja) |
CA (1) | CA2174680C (ja) |
TW (1) | TW299539B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001292131A (ja) * | 2000-02-29 | 2001-10-19 | Lg Electronics Inc | 次世代移動通信システムの伝送率マッチング装置及びその方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040202 |