JPH0927753A - 暗黙のインタリーブ、システマティックなインタリーバおよびデインタリーバのファミリ - Google Patents

暗黙のインタリーブ、システマティックなインタリーバおよびデインタリーバのファミリ

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JPH0927753A
JPH0927753A JP8143370A JP14337096A JPH0927753A JP H0927753 A JPH0927753 A JP H0927753A JP 8143370 A JP8143370 A JP 8143370A JP 14337096 A JP14337096 A JP 14337096A JP H0927753 A JPH0927753 A JP H0927753A
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JP8143370A
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Daniel Amrany
アムラニー ダニエル
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Abstract

(57)【要約】 （修正有） 【課題】 現在のデータ・インタリーブ技法に比べて卓
越したブロック誤り率を得る。 【解決手段】 採用されるインタリーブ方式とは無関係
に送信機のメモリを本質的に無くす実施例が導びかれ
る。暗黙のインタリーブにおいては、すべての入力デー
タはそれがあらかじめインタリーブされているかのよう
に扱われ、そのシーケンスを変えずに、そして本質的に
遅延なしにその宛先へ直接送信される。データの送信と
同時並行的に、そのデータは選択されたインタリーブ方
式に従ってそれがあたかもインタリーブされているかの
ようにそのデータを扱う装置に印加され、そのような処
理に従って冗長シンボルが発生されて送信されるデータ
・ストリームの中に挿入される。受信機においては、入
力データが遅延され、訂正され、そして入力データの中
の情報シンボルは必要に応じて訂正されて、その情報シ
ンボルが受信機に到着したのと同じ順序で、利用者に対
して送られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は誤り訂正符号化回路
と組み合わせて使われるシステマティックなインタリー
バおよびデインタリーバに関する。
【０００２】
【従来の技術】信号の通信は誤りが誘発されるノイズの
多いチャネルを通じての信号の伝送を絶えず処理しなけ
ればならない。図１はそのような環境に関するかなり高
度化された従来技術の配置のブロック図を示しており、
その中でデータは先ず最初にエンコーダ１００に印加さ
れ、符号化されたデータはインタリーバ２００に渡さ
れ、インタリーブされたデータがブロック３００で変調
され、その変調されたデータがチャネルに印加される。
チャネルから与えられる信号はブロック４００の中で復
調され、ブロック５００の中でデインタリーブされ、ブ
ロック６００の中で復号化される。
【０００３】
【発明が解決しようとする課題】インタリーバ２００は
チャネルの中でのバースト誤りに対処するためにシステ
ムの中に挿入される。特に、インタリーバ２００は隣り
合った信号要素を変調の前に時間的に分散させ、バース
ト誤りが元のインタリーブされていない信号の隣り合わ
せの信号要素の多くには影響しないようにする。逆に、
チャネルから入ってくる信号について考えると、時間的
に密集して発生する誤りはその出力においては分散され
るので、お互いに離れた場所に生じる。この分散の結
果、デコーダ６００はデコーダ６００が利用している信
号の中に含まれている誤り訂正の冗長性のお陰で、デコ
ーダ１００の中に入力されたデータを回復することがで
きる。
【０００４】よく知られているように、変調器３００と
復調器４００はそれら自身がしっかりした符号化および
復号化機能を含んでいるサブシステムであってもよい。
たとえば、変調器３００はトレリス・エンコーダである
フロント・エンドのセクションを含むことができる。そ
れに対応して、復調器４００の後尾にはビタビ・デコー
ダが含まれる。
【０００５】
【課題を解決するための手段】暗黙のインタリーブを採
用することによって、ここに開示されている原理に従っ
てかなりの利点が実現される。暗黙のインタリーバはシ
ステマティックなインタリーバであり、入力のデータ・
シーケンスを変えることなく、そして、訂正されない誤
りバーストがデインタリーバによって分散される現在の
デインタリーブ技術に比べて、卓越したブロック誤り率
が得られるものである。
【０００６】他のインタリーブおよび符号化の方法にお
いては、符号化装置にはメモリが必要であり、伝送され
る信号のいくつかにおいて遅延が生じるが、暗黙のイン
タリーブは本質的にすべてのメモリが不要であり、送信
機−エンコーダ間においてそれに対応する遅延がない。
例を示す方法によって、ブロック・インタリーブ、畳み
込みインタリーブ、ランダムおよびプロダクト・インタ
リーブの方法が記述される。必要となるメモリは送信さ
れるデータ・ストリームの中に冗長のシンボルを挿入す
るための余地を作るために、データ・レートをスピード
アップする目的で普通に用意されるメモリだけである。
その伝送と同時並行的に、データは選択されたインタリ
ーブ方式に従ってインタリーブされているかのようにそ
のデータを取り扱う装置に印加される。そのような処理
に従って、冗長のシンボルが発生され、送信されるデー
タ・ストリームの中に挿入される。
【０００７】受信機において、入力のデータは遅延さ
れ、訂正され、そして入力データの中の情報シンボルが
必要に応じて訂正され、受信機に到着した情報シンボル
と同じ順序で利用者に提供される。データのシーケンス
が受信機において変えられないので、デコーダはデイン
タリーブ用メモリの内部でそのデータを直接に操作する
ことができる。したがって、誤りはその場で訂正され、
デコーダの入力段および出力段に複数のデータ記憶を設
ける必要はない。
【０００８】
【発明の実施の形態】インタリーブのアルゴリズムおよ
び技法は、バースト誤りの対象となるシステムの対ノイ
ズ不感性を増加するために通信の技術に導入された。イ
ンタリーブの「アルゴリズム」は伝送チャネル上の異な
る符号ワード・ブロックのデータ・シーケンスの中の関
係を定義し、インタリーブの「技法」はこれらの関係を
実現するための実施方法を定義する。インタリーブのア
ルゴリズムの例としては、ブロック・インタリーブおよ
び畳み込みインタリーブがある。インタリーブ技法の例
としては、データ・インタリーブおよびコード・インタ
リーブがある。
【０００９】「データ・インタリーブ」においては、情
報は先ずエンコーダへ印加され、エンコーダの出力がイ
ンタリーブされる。「コード・インタリーブ」（ほとん
ど使われない技法）においては、情報は先ずインタリー
ブされてから符号化のプロセスに印加される。この技法
はジョン・ウイリー・アンド・サンズ社、１９６８年発
行の「情報理論および高信頼通信（Ｉｎｆｏｒｍａｔｉ
ｏｎ Ｔｈｅｏｒｙａｎｄ Ｒｅｌｉａｂｌｅ Ｃｏｍ
ｍｕｎｉｃａｔｉｏｎ）」の２８６ページ以降において
Ｒ．Ｇ．ガラガーによって記述されている（図２）。ガ
ラガーは入力情報が複数のエンコーダへゲートされてい
るブロック・インタリーブ型の配置において「インター
レース型のインタリーブ」を提供している。インターレ
ース型のインタリーブの方法は情報が先ずインタリーブ
されてから符号化されるコード・インタリーブの一例で
あり、ガラガーは複数のエンコーダを採用している。結
果的にガラガーは情報をデインタリーブし、そのデイン
タリーブされた情報をエンコーダへ回送し、次に、その
情報および冗長シンボルを再インタリーブする。ガラガ
ーはデータがあらかじめインタリーブされていると見ら
れるようにすることは実現していない。
【００１０】インタリーブのアルゴリズムは図２の中の
例で示されているように、時間領域でのデータ・シンボ
ルの動きを見ることによって、あるいは図３の例で示さ
れているように、或る手順に従ってマトリックスの中に
データを記録し、そしてそれを別の手続きに従って検索
するプロセスを見ることによって理解することができ
る。図２および図３は両方共ブロック・インタリーブを
示している。
【００１１】「ブロック」インタリーブにおいては、デ
ータのブロックはインタリーブされる前のブロック内の
連続したシンボルがインタリーブ後のブロックの中では
隣り合わせにならないように再配置される。ブロック・
インタリーブの明白な特性は、インタリーブされたデー
タをインタリーブされていないデータの中の連続したシ
ンボルのブロックに対応する連続したシンボルのブロッ
クに分けることができるということである。２つの対応
するブロック間の違いはブロック内のシーケンスだけで
ある。
【００１２】説明の目的で、図２は２つのデータのブロ
ック、１０１および１０２を示しており、それぞれがＮ
×Ｄ個のシンボルを持っている。さらに詳しく言えば、
各ブロックはそれぞれがＮ個のシンボルを持つＤ個のグ
ループ（符号ワード）を含んでいる。ブロック・インタ
リーブはシンボルのシーケンスを再配置するので、イン
タリーブされた出力の中で後で到達するシンボルが前に
現われるようにするために、遅延が導入されなければな
らないことは明らかである。第１近似として、ブロック
符号化においては、各ブロックのインタリーブされたデ
ータはそのデータのブロック全体が到着した後でのみ得
られる。これは図２の中のブロック１０３および１０４
によって示されており、これらはそれぞれインタリーブ
されたデータのブロック１０１および１０２に対応して
いる。データのインタリーブは各符号ワードの連続して
いるシンボルを取って、ブロック１０３および１０４の
中にＤのシンボル間隔でそれらを分散させることによっ
て実現される（Ｄの値がインタリーブの深さである）。
したがって、ブロック１０１の中の最初の符号ワードの
第１シボル（ライン１１１）が符号ワード１０３の第１
シンボルとなり、ブロック１０１の最初の符号ワードの
第２シンボル（ライン１１２）が符号ワード１０３の
（Ｄ＋１）番目のシンボルへ移動され、ブロック１０１
（ライン１１３）の最初の符号ワードの第３シンボルが
符号１０３の第（２Ｄ＋１）番目のシンボルへ移動され
る．．．というようになる。
【００１３】同じインタリーブ手続きの中で、別の見方
をすれば、ブロック１０２の中の最初の符号ワードの第
１シンボル（ライン１１４）は符号ワード１０４の第１
シンボルとなり、ブロック１０２の中の第２符号ワード
の第１シンボル（ライン１１５）は符号ワード１０４の
第２シンボルへ移動される．．．というようになる。
【００１４】ブロック１０１のデータが記憶要素の連続
したセルの中に書き込まれている場合、上記のインタリ
ーブはＤ個のセルを飛び越してデータを単純に読み出す
ことによって実現することができる。記憶要素が図３に
示されているようにマトリックスとして見られる場合、
そしてデータが一度に１カラムずつマトリックスの中に
書き込まれる場合、そして各カラムが符号ワードの中の
シンボルの個数に等しい個数のセルを含んでいる場合、
各符号ワードは１つのカラム（第１カラムの中の斜線の
領域参照）を占め、上記のインタリーブは一度に１行ず
つデータをマトリックスから読み出すことによって実現
される。
【００１５】上に示されているように、図２および図３
に関連して説明されたインタリーブは「ブロック」イン
タリーブであり、入力データのブロックおよびそれに対
応する出力データのブロックを識別することができる。
出力ブロックは入力のブロックのデータだけを含む。
【００１６】「畳み込み」インタリーブにおいては、入
力ブロックのデータのみを含んでいるという意味におい
ては、データの入力ブロックに対応する連続したデータ
信号の出力ブロックを見付けることはできない。
【００１７】畳み込みインタリーブの配置が図４に示さ
れている。この場合、符号ワードの長さＮは１１シンボ
ルであり、インタリーブの深さＤは５である。入力ブロ
ック１０５は長さＮ×Ｄのインタリーブされた出力シン
ボル・シーケンス１０６に対してデータを供給するが、
シーケンス１０６に対してはいくつかのシンボルだけを
供給し、また次のシンボル・シーケンスに対してもデー
タを供給する可能性がある。後者のデータはブロック１
０５の中で２０個の（短い）上向き矢印によって示され
ている。それに対応して、シーケンス１０６はブロック
１０５の前にあるブロックからシンボルを受け取り、そ
してそのデータがシーケンス１０６の中の２０個の（短
い）下向き矢印によって示されている。
【００１８】図５は図４のインタリーブのマトリックス
表現であり、それは１１の行および５個のカラムを含ん
でいる。１９９３年３月８日付けのＡＮＳＩの寄稿Ｔ１
Ｅ１．４／９３−０２３の中のアスラニスその他による
「ＡＤＳＬに対する選択的誤り訂正の提案（Ａ Ｓｅｌ
ｅｃｔｉｖｅ Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｏｎＰｒ
ｏｐｏｓａｌ ｆｏｒ ＡＤＳＬ）」の中の記述に従っ
て、図４の符号ワードＡ〜Ｅが図５に示されているよう
にカラムの中に書き込まれていた場合、そのマトリック
スから一度に１行ずつ読み出されるデータは図４の畳み
込みインタリーブを生じる。もっと詳しく言うと、Ｎ＝
１５およびＤ＝５の配置に対しては、連続の各符号ワー
ドが一般に２行分だけスタガーされて（千鳥足状に配置
されて）一度に１カラムずつ書き込まれた場合（符号ワ
ード０が行０から開始される、そして各符号ワードｉが
行２ｉから開始される）、行からストレートに読み出す
とインタリーブされた出力が得られる。
【００１９】マトリックスの中のデータの記憶に関し
て、そしてアスラニスその他の記述の中で次のいくつか
の属性に注意する必要がある。
【００２０】１）アスラニスその他はこの配置がうまく
動作するためにはＮおよびＤが互いに素でなければなら
ないと説明している。ただし、彼らはＮおよびＤが互い
に素でない時はダミーのシンボルによって互いに素の関
係を生成できることを認めている。しかし、そのインタ
リーバの出力におけるデータは一様には分散されない。
Ｄの間隔でＫ＊（Ｎ／Ｄ）のシンボルが得られ、Ｄ＋１
の間隔で１つのシンボルが得られる（ここでＫは最大公
約数）。システム全体の遅延はＤ／Ｋ個のシンボル数だ
け増加する。
【００２１】２）ＮとＤの値の組が異なると、行および
カラムの中のスタガー方式が異なって来る。したがっ
て、入力のデータ・ストリームの中で隣り合っている符
号ワードはマトリックスの隣りのカラムにはない可能性
がある。これはＮ＝１１およびＤ＝７の場合に、図６に
示されている。
【００２２】３）アスラニスその他はブロック・インタ
リーブおよび畳み込みインタリーブではＮ×Ｄシンボル
のインタリーブ・メモリが必要であると信じていた。
【００２３】４）アスラニスその他によって記述されて
いる畳み込みインタリーブおよびマトリックスの中のデ
ータの関連している記憶の中で、各符号ワードの中の第
１シンボルは遅延を経験しない。そのデータは書き込ま
れてからその後直ぐに読み出される。しかし、他のシン
ボルはその符号ワードの中のそのシンボルの位置によっ
て変化する遅延を生じる。受信機側では、デインタリー
ブされたデータはすべてのデータ・シンボルにわたって
等しい総合の遅延によって異なる量だけふたたび遅延さ
れる。
【００２４】送信されるデータが、或るインタリーブの
アルゴリズムが適用されているいくつかの他の仮想され
たデータの実際にインタリーブされた「結果」であると
仮定することによって、効果的に「０の一様な」遅延が
実現できる。そのような仮定によって、「任意の」イン
タリーブ・アルゴリズムがエンコーダまたはデコーダの
複雑度を本質的には増加させずにこの仮想されたデータ
に対して適用されていたと仮定することができる。言い
換えれば、既にインタリーブされているデータが入って
来る場合、そのデータが図５および６の指示に従って挿
入されるメモリは不要である。
【００２５】既に「インタリーブされている」データが
利用できる場合、行なうべきことはそのデータを符号化
して送信することだけである。これによって、ブロック
・インタリーブだけでなく、すべてのタイプのインタリ
ーブ・アルゴリズムに対して、そのシステマティックな
特性によって暗黙のインタリーブの概念が導びかれる。
【００２６】符号化がいくつかの冗長の誤り訂正シンボ
ル／シンボルを追加することだけを含んでいるアプリケ
ーションにおいては、冗長のシンボルが保持されるタイ
ム・スロットを提供するためにレートの変換が実行され
なければならず、そのために或る程度の最小限のメモリ
が必要である。冗長の誤り訂正シンボルはインタリーブ
されていないデータの中の連続の信号のグループに関係
しているシンボルである。このメモリは各エンコーダに
おいて普通は必要であり、複数のエンコーダにわたって
分散される。すべての分散された小さなバッファをデー
タ入力において単独のバッファに組み合わせることによ
って、総合のレート変換用メモリの量をさらに減らすこ
とができる。その場合、組み合わされたメモリはエンコ
ーダの入力の１つにおける小さなバッファの１つと同程
度の大きさにすることができる。別のファクタＤによっ
てメモリを実効的に減らすことができる。
【００２７】図３、５および６のマトリックス配置が各
符号ワードに対して２個の誤り訂正シンボルが追加され
ていると見られた場合、その結果はそれぞれ図７、８お
よび９に示されているようになる。暗黙に想定された特
定のインタリーブによってマトリックスのカラムの中の
符号ワードの位置は図３、５および６の中の位置と異な
ることに注意する必要があり得る。番号（１、２、３、
４および５）を含んでいるセルは符号ワードが開始され
る場所のセルを示し、そしてクロスハッチングが施され
たセルは誤り訂正シンボルを含んでいるセルである。し
かし、ふたたび繰り返すと、データが既にインタリーブ
されて入って来る時、図５−６と同様に図７−９の配置
で示されているメモリは不要であるが、本発明を理解す
る助けとするために単に示されている。この方式はアス
ラニスその他による方式と比較して、次のような利点が
ある。
【００２８】１）設計者の選択にだけ基づいて、Ｎおよ
びＤを任意の比率にすることができ、データを一様に分
散させることができる。
【００２９】２）ＮとＤとの異なる組に対する行および
カラムの中のスタガーは単に設計者が独自に選択する事
項である。
【００３０】３）ブロック・インタリーブおよび畳み込
みインタリーブは両方とも送信の遅延を必要としない。
【００３１】４）すべてのシンボルは符号ワードの中の
それらの位置に関係なく、遅延はゼロである。
【００３２】５）エンコーダの数およびインタリーブの
深さが異なっている複数のチャネルを同じ回路デインタ
リーブすることができる。
【００３３】さらに、ここで開示されている原理の範囲
内で複数のエンコーダのアーキテクチャを採用すること
ができる。ガラガーのアーキテクチャに似たアーキテク
チャを備えることができる（コントローラを適切に追加
して）。共通の入力にある１つのバッファ、データ・パ
スの中およびエンコーダの中のバッファ、複数のチャネ
ルを可能にするために入力に置かれる複数のバッファ、
入力の代わりに出力に置かれるバッファを含んでいるア
ーキテクチャ、あるいはすべてのメモリ・ニーズが、付
随したコントローラ付きの単独のＲＡＭおよびＡＬＵで
満足されるアーキテクチャを備えることができる。
【００３４】ここに開示されている原理によるデータ伝
送モジュールがリード・ソロモンの符号化によって図１
０に示されている。詳しく言うと、図１０は小さなＦＩ
ＦＯのバッファ２２０を含み、その出力はマルチプレク
サ２２１を経由してチャネル１０へ送信される。バッフ
ァ２２０の出力はルータ２２２にも印加され、ルータ２
２２の出力はエンコーダ２２３、２２４、２２５が示さ
れているインタリーブの深さＤに等しい数のＲＳ（リー
ド・ソロモン）エンコーダに供給する。エンコーダは誤
り訂正シンボルを作り出し、適切な時期にそれらのシン
ボルがルータ２２６およびマルチプレクサ２２１を経由
してチャネル１０へ送信される。バッファ２２０はレー
ト変換に必要なバッファを提供する。メモリの量は仮定
されたインタリーブ・アルゴリズムの性質以外に、Ｎお
よびＤの値によって変わる。したがって、たとえば、図
７のブロック・インタリーブの場合、そのマトリックス
の最後の２行（誤り訂正シンボル）が通信チャネルに対
して印加されている間、すべての入力データ・シンボル
がバッファされなければならない。図７の１０個の誤り
訂正シンボルの配置がチャネル１０へ印加されている
（そしてそのマトリックスから読み出された時すべてが
単独の中断されないシーケンスを形成する）間、バッフ
ァされなければならない（１０×５５）／６５個のシン
ボルが到着している。このために、バッファ２２０には
１０個のシンボルを記憶するメモリが必要である。他
方、図８および９の畳み込みインタリーブにおいては、
チャネル１０に印加される誤り訂正シンボルの最も長い
シーケンスは図８の中では１であり、図９の中では２で
ある。したがって、バッファ２２０には最小限の個数の
シンボルのメモリ、すなわち、単独のシンボルのメモリ
または２個のシンボルのメモリがそれぞれ必要である。
別の見方をすると、バッファは、シンボルが１つのレー
トで挿入されてそれより高いレートで抽出される間、バ
ッファが抽出される必要のある時にシンボルを必ず含ん
でいるようにするのに十分な情報を含んでいる必要があ
る。これによって、バッファはＮ［（Ｔo／Ｔi）−１］
の値を切り上げた整数値の大きさが必要であるという関
係が導びかれる。ここでＮは冗長シンボル間で抽出され
たシンボルの最大のブロックであり、Ｔo およびＴi は
それぞれ、出力および入力のレートである。
【００３５】要素２２２および２２６は「インタリーブ
された」データに対して適用されていると仮定されるイ
ンタリーブ・アルゴリズムによって明らかに影響され
る。マルチプレクサ２２１はバッファ２２０からデータ
・シンボルが通信される時期および、誤り訂正シンボル
がコンバイナ２２６から通信される時期を知る必要があ
り、そしてルータ２２２はそのデータ・シンボルを、仮
定された、すなわち、暗黙のインタリーブに従って回送
する場所を知る必要がある。
【００３６】たとえば、入力データのブロックが図７に
従ってインタリーブされていると仮定した場合、第１行
および第１カラムの中のセルに対応しているシンボルは
最初の符号ワードの最初のシンボルに指定され、それに
従って、そのシンボルが到着する直前にリセットされた
ＲＳエンコーダ（たとえば、エンコーダ２２３）へ要素
２２２によって回送される。第２の符号ワードの最初の
シンボルとなる次のシンボルは、そのシンボルが到着す
る直前にリセットされた第２のＲＳエンコーダ（たとえ
ば、エンコーダ２２４）へ要素２２２によって回送され
る。そして同じ扱いが残りの３つのシンボルに対して適
用される。図７によると、チャネル１０がマルチプレク
サ２２１を経由してバッファ２２０から５５個のシンボ
ルを受信した後（そしてその時点で同じ５５個のシンボ
ルがルータ２２２を経由してＲＳエンコーダ２２３−２
２５へ印加されている）、チャネルはコンバイナ２２６
およびマルチプレクサ２２１を経由してＲＳエンコーダ
から次の１０個のシンボルを受け取る。コンバイナ２２
６およびマルチプレクサ２２１を単独のコンバイナの中
にインプリメントすることができるが、説明をより明確
にするために、ここでは２つの要素が示されていること
に注意すべきである。
【００３７】上記の例において、そのシーケンスは２つ
のセグメント、すなわち、５５個のシンボル「データ・
シンボル」セグメントと１０個のシンボル「誤り訂正シ
ンボル」セグメントに分割されているとして見ることが
できる。データ・シンボルのセグメントの間、ルータ２
２２は５個のＲＳエンコーダを通して順次サイクルし、
データ・セグメントの最初の５個のシンボルの間はデー
タが回送される各ＲＳエンコーダがそのデータ・シンボ
ルの印加に先立ってリセットされる。データ・シンボル
・セグメントの間、マルチプレクサ２２１はデータをバ
ッファ２２０からチャネル１０へ渡すようにセットさ
れ、コンバイナ２２６のアクションは無関係である。誤
り訂正シンボルのセグメントの間、ルータ２２２からエ
ンコーダにはデータが入力されず、マルチプレクサ２２
１はコンバイナ２２６の出力信号をチャネル１０へ渡す
ようにセットされ、コンバイナ２２６は５個のＲＳエン
コーダを通して２回サイクルし、そしてそれぞれの誤り
符号化シンボルをチャネル１０へ出力する。その時点で
到着したデータはバッファ２２０に記憶される。
【００３８】図８の中の説明図に従ってインタリーブさ
れていると仮定されるデータに対しても原理は同じであ
るが、そのシーケンスは異なる。以下の表は図８に対応
している配置の場合の、最初の１７個のシンボルに関連
しているアクションを示す。
【００３９】
【表１】
【００４０】エンコーダ２がリセットされる場所のセル
は、たとえば、設計者の選択によって、エンコーダ１が
リセットされる点から１３個のだけ進んだセルの場所
（２個の誤り訂正シンボル付きの符号ワードの長さ）で
決定されることに注意すべきである。同じことが他のす
べてのエンコーダのリセットに対して適用される。
【００４１】実際の制御はコントローラ・ブロック２５
０によって行なわれる。ブロック２５０の内部の特定の
回路（カウンタ、シフト・レジスタおよびいくつかの組
合せ論理回路）はここでは示されない。というのは、そ
れは完全に通常の回路であり、暗黙に使われる、すなわ
ち、仮定される特定のインタリーブ方式によって変わる
からである。しかし、注意すべき重要な事柄は、図１０
の配置はたとえば、ブロック・インタリーブ型および畳
み込みインタリーブ型のデータ（下記参照）を組み合わ
せることができる、ブロック・インタリーブ、畳み込み
インタリーブ（上記のような）およびプロダクト・イン
タリーブの符号化を扱うのに一般的には十分であるとい
うことである。
【００４２】次はシンボル長１２０の符号ワードおよび
インタリーブ深さ３０の暗黙の畳み込みインタリーブの
配置を示している。 Ｃm,119,Ｃm-1,115,Ｃm-2,111,．．．Ｃm-28,7,Ｃm-29,3, Ｃm,118,Ｃm-1,114,Ｃm-2,110,．．．Ｃm-28,6,Ｃm-29,2, Ｃm-117,Ｃm-1,113,Ｃm-2,109,．．．Ｃm-28,5,Ｃm-29,1, Ｃm,116,Ｃm-1,112,Ｃm-2,108,．．．Ｃm-28,4,Ｃm-29,0, Ｃm,115,Ｃm-1,111,Ｃm-2,107,．．．Ｃm-28,3,Ｃm+1,119, Ｃm,114,Ｃm-1,110,Ｃm-2,106,．．．Ｃm-28,2,Ｃm+1,118, Ｃm,113,Ｃm-1,109,Ｃm-2,105,．．．Ｃm-28,1,Ｃm+1,117, Ｃm,112,Ｃm-1,108,Ｃm-2,104,．．．Ｃm-28,0,Ｃm+1,116,．．．
【００４３】第１カラムの信号は要素２２２によって最
初のエンコーダ（２２３）へ回送され、第２のカラムの
信号は第２のエンコーダ（２２４）へ回送される．．．
というようになる。要素Ｃm-29,3〜Ｃm-29,0は冗長シン
ボルである。別の見方をすると、Ｄ個の連続のシンボル
の各組がＤ個のエンコーダの間に分散され、（Ｄ＋１）
番目のシンボルごとに同じエンコーダに印加される。
【００４４】図１１は少し異なったエンコーダのアーキ
テクチャを示している。この場合、バッファ２２０のメ
モリがエンコーダに内蔵されており、冗長シンボルとと
もにデータがそのエンコーダによって提供される。それ
は上で示されている１２０シンボルの符号ワードおよび
３０のインタリーブ深さの畳み込み配置に対して示され
ている。図１２はさらに別のアーキテクチャを示してい
る。この場合、データ・パスおよび符号化パスに対して
別のバッファが使われており、さらに複雑な符号化構造
が可能である。
【００４５】受信機側では、到着するデータは必要であ
れば直ちに利用できる。というのは、送信機の中のバッ
ファ２２０に対して印加されたデータをどの装置が生成
した場合でも、その生成されたのと同じ順序で到着する
からである。誤り訂正符号が利用される場合、データに
伝送誤りが発生したかどうかが最初に評価されなければ
ならない。概念的には復号化は図１０〜図１２の送信機
の中で誤り訂正シンボルが発生されたのと本質的に全く
同じ方法で行なうことができる。すなわち、データをＲ
Ｓデコーダの集合に対して回送することができ、誤り訂
正シンボルを生成して、送信機から到着するシンボルを
訂正する必要があるかどうかを評価することができる。
その後、もしあれば、追加の処理が誤りを訂正するため
に実行されなければならず、そして最後に訂正されたデ
ータをその究極の利用者に対して提供することができ
る。勿論、このことは誤り訂正処理が実行され終わるま
で、究極の利用者に対して提供される前に、到着してい
るデータが遅延され（そして維持され）なければならな
いことを意味する。したがって、メモリが必要である。
さらに詳しく言えば、必要なメモリの量は符号ワード全
体を記憶するため、そしてその符号ワードが評価されて
訂正される間に新しく到着する情報を記憶しておくのに
十分な容量に等しい。
【００４６】たとえば、図７の配置においては、暗黙の
インタリーブは「ブロック・インタリーブ」であり、す
べてのデータが入るまで（図７の中の第１１行の終りに
おいて）評価および訂正は開始できない。５個の符号ワ
ード全部の評価は第１２行において開始され、５個の符
号ワード全部が同時並行的に評価される。たとえば、５
個の符号ワードを評価および訂正できる装置が符号ワー
ドごとに６シンボル周期、すなわち、全体で３０シンボ
ル周期を取る場合、必要な全体のメモリは５個の符号ワ
ードと訂正フェーズの間に入って来るデータを記憶する
ための３０個のシンボルに必要なメモリである。すなわ
ち、合計９５シンボル、またはＤ（Ｎ＋Ｌ）であり、こ
こでＬは符号ワードを訂正するのに必要なシンボルの数
である。（余談として、伝送誤りを訂正するために必要
な計算を実行する要素は入力データのシンボル・レート
で動作するものに限定されず、普通、マイクロプロセッ
サなどの要素はデータのシンボル・レートより遥かに高
いレートの速度で動作することができる。）
【００４７】他方、図８の配置においては、符号ワード
は同時には開始および終了せず、したがって、符号ワー
ドの評価および訂正も同時並行的に発生する必要はな
い。詳しく言えば、図８の配置において、１つの符号ワ
ードの終りから次の符号ワードの終りまでに１３個のセ
ルがあり、特定の符号ワードの最後の冗長シンボルが到
着した時から５個のセル（たとえば、図８のマトリック
スのカラム１の中の符号ワード）およびその符号ワード
の次の実現の最初のシンボルが存在する。１つの符号ワ
ードを訂正するのに６シンボル周期だけしか取らないの
で（上記の例で使われた装置によって）、１シンボル分
の追加のメモリが必要である。このために、図８の配置
に対する受信機の中で必要な合計のメモリは６６シンボ
ルとなる。他方、１個の符号ワードを訂正するのに５シ
ンボル周期だけしか必要としないもっと高速のプロセッ
サの場合は、６５シンボルのメモリだけが必要となる。
これは必要な最小限のメモリである。必要なメモリはＮ
ＤプラスＬ−Ｄであり、最小がＮＤであると考えること
ができる。
【００４８】図１３は本発明の原理が適用されるさらに
別の実施例のブロック図を示している。図１１の配置の
場合と全く同様に、それはエンコーダとして（送信機の
内部で）あるいはデコーダとして（受信機の内部で）動
作することができる。それはメモリ３１０と、メモリ３
１０に結合されたプロセッサ３２０およびメモリ３１０
とプロセッサ３２０に結合されたコントローラ３３０と
を含んでいる。示されているように、メモリ３１０はい
くつかのデータ・ポート（入力、利用者への出力および
プロセッサ３２０への出力）を含んでいるが、実際に
は、単独のＩ／Ｏポートが時分割で使われる。受信機と
して動作する時、プロセッサ３２０はメモリ３１０から
データを読み出し、そのデータを解析する。データ・シ
ンボルの訂正が要求される場合、プロセッサ３２０はデ
ータをメモリ３１０に書き込む。
【００４９】プロセッサ３２０は誤りを検出するため、
および誤りを訂正するために必要な処理を実行する。誤
り検出プロセスの一時的な結果を記憶するために或る程
度のメモリが必要であり、そのメモリをコントローラ３
３０の内部に含めるか、あるいはメモリ３１０の一部と
することができる。勿論、プログラムを格納するメモリ
が必要な記憶領域を提供する。また、そのメモリはプロ
セッサ３２０を制御するプログラムも保持する。
【００５０】プロセッサ３２０が実行する誤り訂正処理
の方法はここでは記述されない。というのは、それは完
全に普通の方法であり、本発明の部分を形成していない
からである。どのような符号化方式が選択された場合で
も（リード・ソロモン方式または他の符号化方式であっ
ても）、それに対応する復号化がプロセッサ３２０によ
って適用されなければならない。送信機および受信機の
配置の両方においてユニークなことは、どんな暗黙のイ
ンタリーブが選択されても処理する完全な柔軟性およ
び、付随する制御の単純性である。したがって、たとえ
ば、図８および図１３の配置の中で受信機として使われ
ているインタリーブの配置に対して、コントローラがセ
ル１（第１行、第１カラム）に注目している時、次の動
作が発生する。
【００５１】Ａ１．メモリ３１０がセル１の中の符号ワ
ード（必要な場合、それは既に訂正されている）に対し
て記憶されているシンボルを出力し、それを利用者に提
供する。
【００５２】Ａ２．符号ワード１に対する誤り検出の一
時メモリ（コントローラ３３０の中の）がリセットされ
る。
【００５３】Ａ３．受信機に到着するシンボルが次の符
号ワード１の第１シンボルであるとして宣言され、セル
１の中に記憶される。
【００５４】Ａ４．符号ワード１に対する一時記憶の中
の誤り訂正情報がセル１の中に記憶されている情報によ
って更新される。
【００５５】Ａ５．符号ワード２に対する誤り訂正処理
が開始される。コントローラがセル２に注目している
時、次の動作が行なわれる。
【００５６】Ｂ１．メモリ３１０がセル２の中の符号ワ
ード３に対して記憶されているシンボルを出力し、それ
を利用者に提供する。
【００５７】Ｂ２．受信機に到着しているシンボルが符
号ワード３の次のシンボルとして宣言され、それはセル
２の中に記憶される。
【００５８】Ｂ３．符号ワード３に対する一時記憶の中
の誤り訂正情報がセル２の中に記憶されている情報によ
って更新される。
【００５９】Ｂ４．符号ワード２に対する誤り訂正処理
が継続される。セル１３が注目される時までに、符号ワ
ード２の誤り訂正処理が完了しており、セル１４が符号
ワード２の正しい第１シンボルを出力することができ
る。それから、上記の処理ステップＡ１〜Ａ５を実行す
ることができる。
【００６０】ここに開示された配置の柔軟性を示すため
に、プロダクト符号化に対する１つの拡張が示される。
「プロダクト」は暗黙のインタリーブを２次元であると
して見ることができることを意味する。これはたとえ
ば、図１４に示されており、この場合、行ごとには暗黙
のブロック・インタリーブが使われて、図８に従う暗黙
の畳み込みインタリーブ配置（カラムごと）を含んでい
る。それらの誤り訂正シンボルは到着時にデータの次に
来るので（ここでセルは一度に１行ずつ満たされる）、
送信機に対する変更は単にたとえば、図１０の中に示さ
れているエンコーダ・バンクと並列に１つのエンコーダ
を追加することだけである。詳しく言えば、図１５に示
されているように、送信機は追加のエンコーダ１２５を
含み、その出力がマルチプレクサ２２１の制御下でチャ
ネル１０へ渡される。図１０の配置に対する図１５の拡
張は勿論単に説明的なものに過ぎない。たとえば、図１
３のような他のアーキテクチャも同様に拡張することが
できる。
【００６１】受信機において、行の誤り訂正シンボルに
焦点が当てられている時、その情報はプロセッサ３２０
の内部でどんな手続きが必要であってもそれを実行する
ために利用できる。行の中の誤りのシンボル（複数の場
合もある）は訂正されるか、あるいはそれらのシンボル
についての情報を記憶しておき、符号ワードの誤り訂正
プロセスが実行される時にそれらを考慮に入れることが
できる。たとえば、各行の中で単独パリティがある場
合、行の中の単独の誤りを識別することができる。その
情報を符号ワードの各訂正手続きに知らせることがで
き、その情報はそれらの手続きを単純化することができ
る。たとえば、図８の行４に誤りが存在しているという
知識は符号ワード１のシンボル４の中、符号ワード３の
シンボル１２（符号ワード３の中の最初の冗長シンボ
ル）の中、符号ワード５のシンボル７の中、符号ワード
２のシンボル２の中、あるいは符号ワード４のシンボル
１０の中に誤りが存在する可能性があるという知識に対
応する。
【００６２】畳み込みインタリーブに関する上記の説明
は、（Ｄ＋１）番目ごとのシンボルが特定の符号ワード
に属している場合の「規則的な」畳み込みインタリーブ
の通常の状態を示している。しかしそれは、必要条件で
はない。実際に、たとえば図１３のエンコーダ／デコー
ダは上記の概念に従わないランダムな配置を処理するこ
とができる。図１６は（Ｄ＋１）番目ごとのシンボルが
必ずしも特定の符号ワードに所属しない場合の暗黙の畳
み込みインタリーブを示している。「規則的な」畳み込
みインタリーブとは反対に、これは「ランダムな」畳み
込みインタリーブと考えることができる。高レベルの
「ランダム性」でさえも、たとえば、連続したシンボル
が異なるエンコーダへ回送されるという考えを放棄した
ものでさえ受け付けられる。実際に、それは必要条件で
はなく、エンコーダのうちのあるもの、あるいはすべて
がそれらに回送される一対の連続のシンボルを持つよう
な配置を容易に考えることができる。連続したシンボル
の最大個数は、勿論、１つの符号ワードの中のシンボル
の数であり、それは明らかに制限条件である（その場合
はインタリーブされない配置となる）。
【図面の簡単な説明】
【図１】デインタリーバ−インタリーバが間に挿入され
ているインタリーバ付きのコーダ／デコーダの従来技術
による配置を示している。
【図２】ブロック・インタリーブを示している。
【図３】ブロック・インタリーブに対して配置されたメ
モリ・マップを示している。
【図４】畳み込みインタリーブを示している・
【図５】符号ワードの長さが１１デインタリーブの深さ
が５である場合の、畳み込み符号に対する、メモリ・マ
ップを示している。
【図６】符号ワードの長さが１１デインタリーブの深さ
が７である場合の、畳み込み符号に対するメモリ・マッ
プを示している。
【図７】示されている冗長シンボルによって図３、図
５、および図６に対応している。
【図８】示されている冗長シンボルによって図３、図
５、および図６に対応している。
【図９】示されている冗長シンボルによって図３、図
５、および図６に対応している。
【図１０】ここで開示されている原理に従うエンコーダ
の１つの実現方法のブロック図である。
【図１１】ここで開示されている原理の他の実施例であ
る。
【図１２】ここで開示されている原理の他の実施例であ
る。
【図１３】図１０のエンコーダの配置に適している受信
機のブロック図であり、それはまた、最もコンパクトな
送信機をも示している。
【図１４】プロダクト符号化に対するメモリ・マップを
示している。
【図１５】図１４のプロダクト符号に対するエンコーダ
の配置である。
【図１６】ランダム畳み込みインタリーブを示してい
る。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 メモリ（３１０）、およびそのメモリに
    入って来るシンボルを書き込むための手段（３３０）を
    含んでいる、そのメモリに結合されている処理手段（３
    ３０）と、 そのメモリに書き込むレートより高いレートでそのメモ
    リからシンボルを読み出し、その読み出されたシンボル
    をチャネルに印加するための手段（３３０）と、 Ｄ個の連続したシンボルの各組が異なる実装されたＤ個
    のエンコーダの異なるものに対して分配されている場合
    の、冗長シンボルを作り出すことを目的とした計算にお
    いて、その読み出されたシンボルを採用することによっ
    て、その処理手段と、メモリとの共同作業をするＤ個の
    エンコーダ（Ｄは整数）を実装するための手段（３３
    ０）と、 その冗長シンボルをチャネルに対して印加するための手
    段（３３０）とを含み、 Ｄ個のエンコーダに対する計算が選択された暗黙の畳み
    込みインタリーブ方式に従ってリセットされることを特
    徴とするエンコーダ。
  2. 【請求項２】 処理手段の制御下で、Ｄ個の連続したシ
    ンボルの各組が実装されているＤ個のエンコーダのうち
    の異なるものに対して分配されることに加えて、（Ｄ＋
    １）番目の各シンボルが特定のエンコーダの計算におい
    て採用されることを特徴とする、請求項１に記載のエン
    コーダ。
  3. 【請求項３】 処理手段の制御下で、Ｄ個の連続したシ
    ンボルの各組が実装されているＤ個のエンコーダのうち
    の異なるものに分配されることに加えて、各（Ｄ＋１）
    番目のシンボルを含んでいる少なくとも１つの組が２つ
    以上のエンコーダの計算において採用されることを特徴
    とする、請求項１に記載のエンコーダ。
  4. 【請求項４】 入力シンボルがメモリのデータ・バッフ
    ァ領域に書き込まれ、シンボルがそのデータ・バッファ
    領域から読み出され、そしてＤ個のエンコーダの実装が
    計算結果の記憶に関与し、その結果がメモリの別の領域
    に記憶されることを特徴とする、請求項１に記載のエン
    コーダ。
  5. 【請求項５】 メモリからのシンボルの読出しが、その
    メモリにシンボルが書き込まれるのと同じ順序で行なわ
    れることを特徴とする、請求項１に記載のエンコーダ。
  6. 【請求項６】 前記の入力信号をブロック符号化するた
    めの手段をさらに含んでいることを特徴とする、請求項
    １に記載のエンコーダ。
  7. 【請求項７】 前記ブロック・インタリーブと前記畳み
    込みインタリーブがプロダクト符号化配置を形成するこ
    とを特徴とする、請求項６に記載のエンコーダ。
  8. 【請求項８】 冗長シンボルを含んでいて、インタリー
    ブ深さＤの畳み込みインタリーブ方式デインタリーブさ
    れているシンボルがＮ個持っている符号ワードから構成
    されていると仮定される入力データ・シンボルのストリ
    ームに応答して、各符号ワードに対する冗長シンボルを
    発生し、それらをインタリーブ・パターンに従って入力
    データ・シンボルのストリームの中に挿入するための暗
    黙のインタリーブ・エンコーダであって、各エンコーダ
    が符号ワードのデータ部分を定義するシンボルのシーケ
    ンスに対応している少なくとも１つの冗長シンボルの組
    を発生する複数のＤ個のエンコーダ（２２３）と、 入力データに応答して次々に続くシンボルをＤ個のエン
    コーダの異なるものにサイクリックに渡すための第１ル
    ータ（２２２）と、 Ｄ個のエンコーダによって発生された冗長シンボルに対
    して、そして最初のメモリの出力データに対して応答
    し、到着する情報をチャネルに印加するコンバイナ（２
    ２６、２２１）とを含み、 Ｄ個の各エンコーダが他のエンコーダによって処理され
    た符号ワードから少なくとも２シンボルだけオフセット
    されているコードワードを処理するように配置されてい
    ることを特徴とする、エンコーダ。
  9. 【請求項９】 規則正しい間隔で到着する入力信号の印
    加されたシーケンスを符号化してインタリーブする方法
    であって、そのシーケンスには与えられた順序があり、
    インタリーブされて作られる出力信号は同じ与えられた
    順序のシーケンスの入力信号を含んでいて、その方法
    は、 入力信号を複数のエンコーダへ回送するステップと、 エンコーダへ回送された入力信号に応答して、エンコー
    ダは選択された数の冗長信号を発生して、その冗長信号
    を出力し、エンコーダの任意の１つによる冗長信号の挿
    入が２つ以上の前記間隔だけ他のエンコーダの１つに相
    対的に時間的にスタガーされるステップと、 エンコーダの出力信号を出力ポートへ回送するステップ
    とを含む方法。
  10. 【請求項１０】 深さＤにインタリーブされている長さ
    Ｎシンボルの符号ワードで、各符号ワードが情報シンボ
    ルと冗長シンボルを含む符号ワードを含んでいるデータ
    の入力ストリームに応答するデコーダであって、 前記符号ワードの中に発見された誤りを訂正するための
    プロセッサ（３２０）と、 前記データの入力ストリームおよび、前記プロセッサに
    結合されていてＤ（Ｌ＋Ｎ）個のシンボルを記憶するた
    めに割り当てられたメモリを持ち、ここでＬは１つの符
    号ワードの中に発見された誤りを訂正するためにプロセ
    ッサによって必要とされる時間の間にデコーダに到着す
    るシンボルの数であるような記憶デバイス（３１０）
    と、 メモリに対する入力データおよびメモリからの出力デー
    タ以外に前記プロセッサを制御するためのコントローラ
    （３３０）とを含み、 誤りの訂正は間違っていたシンボルを訂正されたシンボ
    ルで上書きすることによってプロセッサによって行わ
    れ、そして、 入力データのシンボルはメモリの中に記憶され、情報シ
    ンボルがメモリから必要に応じて訂正されて、そのデー
    タが到着したのと同じ順序で利用者のポートへ出力され
    るようになっていることを特徴とするデコーダ。
  11. 【請求項１１】 データの入力ストリームのインタリー
    ブ方式が畳み込みインタリーブであることを特徴とす
    る、請求項１０に記載のデコーダ。
  12. 【請求項１２】 入力データを記憶するために専用に使
    われるメモリが多くともＮＤ個のシンボルのメモリを含
    んでいることを特徴とする、請求項１１に記載のデコー
    ダ。
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