JPH10214486A - 重畳インターリーバ及びメモリのアドレス発生方法 - Google Patents

Abstract

(57)【要約】 【課題】 重畳インターリーバ及びメモリのアドレス発
生方法を提供する。 【解決手段】 所定のインターリービング間隔（Ｂ）を
１周期としてインターリーブする重畳インターリーバ
は、入力バッファー２１、ＳＲＡＭ２２、アドレス発生
部２３、出力バッファー２４及び制御部２５から構成さ
れ、メモリのアドレス発生方法は、垂直端が（Ｂ−１）
個、水平長さが（Ｂ−１）×Ｍセルからなるメモリの変
わりに、垂直端が（Ｂ−１）個、水平長さが（Ｂ／２）
×ＭセルであるメモリであるＳＲＡＭ２２を用い、ＳＲ
ＡＭ２２にアクセスするための物理的アドレスをアドレ
ス発生部２３により発生する。この際、物理的アドレス
を１クロック間保持しながら、クロックの前の半周期に
は物理的アドレスに格納されたデータを読出し、クロッ
クの後の半周期には現在入力されたデータを物理的アド
レスに書込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル通信シ
ステムのチャンネル符号化器に関し、特にデータの伝送
中に発生するバーストエラー（burst error）に効率よ
く対処するために入力ビットストリームをランダム化さ
せる重畳インターリーバ及びこれに用いられるメモリの
アドレス発生方法に関するものである。

【０００２】

【従来の技術】一般に、ディジタル通信システムにおい
ては、チャンネルを通したデータの伝送中に発生するエ
ラーを受信側で処理するためにエラー訂正技術を用い
る。このようなエラー訂正技術は、送信側で伝送しよう
とする情報データにパリティデータを付加するエラー訂
正符号化(ＥＣＣ)と、符号化されたデータの順番を再配
列するインターリーブとに分けられる。

【０００３】エラー訂正符号化(ＥＣＣ)に用いられるコ
ードとしては、ブロックコードとノンブロックコードが
ある。リードソロモン符号のようなブロックコードを用
いる場合には、情報データを所定単位のブロックに分離
した後、ブロック単位でエラーを検出かつ訂正できる冗
長ビットを追加して符号化を行う。重畳符号のようなノ
ンブロックコードを用いる場合には、情報データの入力
シーケンスに応じて符号化を行い、過去の入力データが
現在のデータに影響を及ぼすように符号化することによ
り、ブロック符号より優れたエラー訂正能力を有する。
インターリーブは、重畳符号又はリードソロモン符号で
符号化されたデータ列を入力され、所定の方式により該
データの順番を再配列して通信チャンネルに伝送するた
めのものである。即ち、インターリーブ技術によると、
入力データストリームをランダム化することにより、ビ
ットエラーが一箇所に集まって発生するバーストエラー
を効率よく改善することができる。

【０００４】一般に、通信チャンネルを通したデータの
伝送中に発生するエラーとしては、多数箇所に無作為に
発生するランダムエラーと、一箇所に集中して発生する
バーストエラーとがある。エラー訂正符号化(ＥＣＣ)
は、ランダムエラーに対しては優れた訂正能力を発揮す
るが、バーストエラーには劣る短所がある。従って、ほ
とんどの通信システムでは、送信側に元のデータストリ
ームを再配列するインターリーバを具備し、受信側には
再配列されたデータを元のデータストリームに復元する
ディインターリーバを一つ以上具備してバーストエラー
に備えている。

【０００５】このようなインターリーブ技術の種類に
は、ブロックインターリーブと重畳インターリーブとが
ある。ブロックインターリーバは入力されたデータスト
リームをＫ行Ｌ列で構成されたブロック単位(Ｋ×Ｌ)で
インターリーブ処理し、この際、データの入出力の手順
を異なるようにしてデータストリームをランダム化させ
る。例えば、入力データストリームを水平に走査してメ
モリに格納し、メモリに格納されたデータは垂直に走査
して出力する。結果的に、ブロックインターリーブによ
ると、二つの連続した入力データの間にインターリービ
ング間隔(Ｌ)だけの任意のビット列が挿入される。即
ち、ブロック単位(Ｋ×Ｌ)において、Ｋは符号語長であ
り、Ｌはインターリービング間隔である。

【０００６】一方、重畳インターリーバによると、入力
データをメモリに一時格納して所定時間だけ遅延させた
後に出力させるので、入力時に連続した(隣接した)二つ
のデータの間に、所定時間だけ遅延され出力される幾つ
かのデータが挿入される。

【０００７】図６は、重畳インターリーバと重畳ディイ
ンターリーバとを説明するための概念図であり、重畳イ
ンターリーバ１０は、入力スイッチ１１と、複数個のシ
フトレジスタＩ−０〜Ｉ−（Ｂ−１）と、出力スイッチ
１２とから構成され、重畳ディインターリーバ１５は、
入力スイッチ１６と、複数個のシフトレジスタＤ−（Ｂ
−１）〜Ｄ−０と、出力スイッチ１７とから構成され
る。ここで、重畳インターリーバ１０と重畳ディインタ
ーリーバ１５とに入力又は出力されるデータの例はバイ
ト単位のものを挙げることにする。

【０００８】重畳インターリーバ１０において、シフト
レジスタの構造を見ると、最上端Ｉ−０はシフトレジス
タ無しに直接入力と出力とが連結され、シフトレジスタ
の長さは０になる。その次の端Ｉ−１から最終端Ｉ−
（Ｂ−１）までのシフトレジスタは、それぞれ、Ｍ、２
Ｍ、３Ｍ、…、（Ｂ−１）Ｍの長さを有するので、隣接
したシフトレジスタ間の長さの差値はＭバイトになる。

【０００９】かつ、重畳ディインターリーバ１５のシフ
トレジスタは重畳インターリーバ１０のシフトレジスタ
と正反対の構造を有する。即ち、重畳ディインターリー
バ１５において、最上端Ｄ−（Ｂ−１）のシフトレジス
タは、（Ｂ−１）Ｍの長さを有し、その次の端Ｄ−（Ｂ
−２）から最終端Ｄ−０までのシフトレジスタは、それ
ぞれ、（Ｂ−２）Ｍ、…、２Ｍ、Ｍ、０の長さを有す
る。このような構造の重畳インターリーバは、（Ｂ、
Ｍ）重畳インターリーバとして示されるが、この際、Ｂ
はシフトレジスタの垂直端数であり、インターリービン
グ間隔といい、Ｍは隣接したシフトレジスタ間の長さの
差値である。

【００１０】重畳インターリーバ１０において、入力ス
イッチ１１と出力スイッチ１２とは相互に同期して動作
し、（Ｉ−０）端のシフトレジスタから（Ｉ（Ｂ−
１））端までのシフトレジスタを順番にスイッチングす
る動作を周期Ｂに対して繰り返す。このようなスイッチ
ング動作を通して、（Ｉ−０）端のシフトレジスタに入
力される周期Ｂの一番目のデータは遅延されることなく
出力され、（Ｉ−１）端のシフトレジスタに入力される
周期Ｂの二番目のデータはＢＭだけ遅延された後に出力
され、（Ｉ−２）端のシフトレジスタに入力される周期
Ｂの三番目のデータは２ＢＭだけ遅延された後に出力さ
れる。最後に、（Ｉ−（Ｂ−１））端のシフトレジスタ
に入力される周期Ｂの最終データは（Ｂ−１）ＢＭだけ
遅延された後に出力される。結局、送信側では入力デー
タストリームで連続した二つのデータの間にＢＭ個の任
意のデータが挿入されて通信チャンネル１３を通して伝
送される。

【００１１】一方、重畳ディインターリーバ１５におい
て、入力スイッチ１６と出力スイッチ１７とが相互に同
期して動作し、（Ｄ−（Ｂ−１））端のシフトレジスタ
から（Ｄ−０）端までのシフトレジスタを順番にスイッ
チングする動作を周期Ｂに対して繰り返す。このような
スイッチング動作を通して（Ｄ−（Ｂ−１））端のシフ
トレジスタに入力される周期Ｂの一番目のデータは（Ｂ
−１）ＢＭだけ遅延された後に出力され、（Ｄ−（Ｂ−
２））端のシフトレジスタに入力される周期Ｂの二番目
のデータは（Ｂ−２）ＢＭだけ遅延された後に出力され
る。最後に、（Ｄ−０）端のシフトレジスタに入力され
る周期Ｂの最後のデータは遅延されず出力される。結
局、受信側ではシステムが動作し始めて(Ｂ−１)ＢＭク
ロックが経過した後から実際的にインターリーブされる
前の元のデータストリームを得ることができる。

【００１２】このような重畳インターリーバを具現する
ための最小限のメモリ量は下記の式１に示した通りであ
る。

【００１３】（式１） Ｓmin＝｛Ｍ×Ｂ×（Ｂ−１）｝／２ （bytes）

【００１４】ここで、Ｂはインターリービング間隔、Ｍ
は隣接したシフトレジスタ間の長さの差値をそれぞれ示
す。

【００１５】重畳インターリーバにおいて、データ格納
手段を、図６のように、先入先出バッファー(ＦＩＦＯ)
のようなレジスタで具現する場合には非常に多数のハー
ドウエアが必要になるので、実際の具現時には面積や複
雑度を考えてレジスタの代りにＲＡＭ（Random Access
Memory）を用いる。

【００１６】

【発明が解決しようとする課題】ところが、データの格
納手段としてＲＡＭを用いると、ハードウエア量は著し
く減るが、ＲＡＭのアドレス制御ロジックが追加される
し、小容量のメモリを用いて高精度の重畳インターリー
ブを行うためのアドレス制御方法が必要になる。

【００１７】本発明は、前記のような問題点を解決する
ために案出されたものであり、必要な最小限のメモリの
みを用いてハードウエアのサイズ及びコストを減少させ
た重畳インターリーバを提供することにその目的があ
る。

【００１８】かつ、本発明の他の目的は、前記重畳イン
ターリーバに用いられるメモリのアドレス発生方法を提
供することである。

【００１９】

【課題を解決するための手段】前記目的を達成するため
に本発明の重畳インターリーバは、Ｎ個のデータから構
成されたデータストリームをランダム化させるためにイ
ンターリービング間隔（Ｂ）を１周期としてインターリ
ーブする重畳インターリーバにおいて、前記データスト
リームを入力し、第１クロック周期の間に前記インター
リービング間隔のうち一番目の入力データを出力し、第
２乃至第Ｂクロックの各半周期の間に残りの（Ｂ−１）
個の入力データをそれぞれ出力する入力手段と、垂直端
が（Ｂ−１）個であり水平長さが（Ｂ／２）×Ｍセルで
ある中間メモリから構成され、インターリービング間隔
の二番目のデータ及びＢ番目のデータの一部を格納する
（Ｂ／２）×Ｍセルと、インターリービング間隔の三番
目のデータ及びＢ−１番目のデータの一部を格納する
（Ｂ／２）×Ｍセルと、…、インターリービング間隔の
Ｂ番目のデータの残りの一部を格納する（Ｂ／２）×Ｍ
セル等が垂直方向に連続的に位置する（ここで、ＭはＮ
／Ｂである）メモリ部と、垂直端が（Ｂ−１）個であり
水平長さが（Ｂ−１）×Ｍセルである基本メモリを前記
中間メモリに変換させて前記中間メモリをアクセスする
ための物理的アドレスを発生するアドレス発生手段と、
前記第１クロックの間に前記入力手段から出力される一
番目の入力データを出力し、第２乃至第Ｂクロックの間
に前記メモリ部からそれぞれ出力される以前のデータを
出力する出力手段と、前記アドレス発生手段から発生さ
れた基本垂直アドレスに応じて、前記入力手段、出力手
段、及びメモリ部を制御する各種制御信号を出力する制
御部とを含むことを特徴とする。

【００２０】前記他の目的を達成するために本発明によ
るメモリアドレスの発生方法は、Ｎ個のデータから構成
されたデータストリームをランダム化させるためにイン
ターリービング間隔Ｂを１周期として重畳インターリー
ブするのに用いられるメモリのアドレスを生成する方法
は、（ａ）Ｂ周期の一番目のデータのためにＢ周期の一
番目のクロックでは前記メモリのアクセスをディスエー
ブルさせる段階と、（ｂ）Ｂ周期の一番目のデータを除
いた残りのデータの遅延のために、垂直端が（Ｂ−１）
個であり水平長さが（Ｂ−１）×Ｍセルである基本メモ
リで、（Ｂ−１）個の垂直端のうち何れか一つを選択す
る基本垂直アドレス（ＡＶ）、（Ｂ−１）個の水平群の
うち何れか一つを選択する基本水平群アドレス（ＭＡ
Ｈ）、及び何れか一つの水平群内のＭ個のセルのうち何
れか一つを選択する水平セルアドレス（ＬＡＨ）を発生
する段階（ここで、Ｍ＝Ｎ／Ｂである）と、（ｃ）垂直
端が（Ｂ−１）個であり水平長さが（Ｂ／２）×Ｍセル
である中間メモリで前記（ｂ）段階の基本垂直アドレス
（ＡＶ）を前記中間メモリの（Ｂ−１）個の垂直端のう
ち何れか一つを選択する中間垂直アドレス（ＩＡＶ）に
変換し、前記（ｂ）段階の基本水平群アドレス（ＭＡ
Ｈ）を前記中間メモリの（Ｂ／２）個の水平群のうち何
れか一つを選択する中間水平群アドレス（ＩＭＡＨ）に
変換する段階と、（ｄ）前記（ｃ）段階の中間垂直アド
レス（ＩＡＶ）と中間水平群アドレス（ＩＭＡＨ）及び
前記（ｂ）段階の垂直セルアドレス（ＬＡＨ）を用いて
前記中間メモリをアクセスするための物理的アドレス
（ＰＡ）を発生する段階と、（ｅ）前記（ｄ）段階の物
理的アドレス（ＰＡ）を１クロック間保持しながら、ク
ロックの前の半周期にはデータを読出し、クロックの後
の半周期にはデータを書込む段階とを含んで構成される
ことを特徴とする。

【００２１】

【発明の実施の形態】以下、本発明を添した図面に基づ
き更に詳細に説明する。

【００２２】図１に示した本発明による重畳インターリ
ーバは、入力バッファー２１と、メモリ、例えばスタテ
ィックＲＡＭ（ＳＲＡＭ）２２と、アドレス発生部２３
と、出力バッファー２４と、制御部２５とから構成され
る。かつ、アドレス発生部２３は基本アドレス発生部２
３−１と、中間アドレス変換部２３−２と、物理的アド
レス割当部２３−３とから構成される。かつ、本発明で
はメモリをＳＲＡＭ２２により具現したが、これは他の
種類のメモリに取り替えることができる。更に、入出力
データはバイト単位のものを例に挙げる。

【００２３】図２は図１に示したアドレス発生部２３か
ら生成される基本アドレスを用いたメモリマッピング図
であり、図３は図１に示したアドレス発生部から生成さ
れる中間アドレスを用いたメモリマッピング図であり、
それぞれ（１２、１７）重畳インターリーバを例に挙げ
たものである。

【００２４】図２を参照すると、基本アドレスに応じる
メモリセルの配列は重畳インターリーバ（図６の重畳イ
ンターリーバ１０）の（Ｉ−１）端から（Ｉ−（Ｂ−
１））端までのシフトレジスタの配列と同一である。図
６と比較すると、重畳インターリーバの最前端（Ｉ−
０）はシフトレジスタが要らないので、この部分に当た
るメモリセルが示されていないという差がある。この差
は、図６の入出力スイッチ１１、１２が最前端（Ｉ−
０）を選択する時点で図１の入力バッファー２１から出
力バッファー２４へと直接データを伝達することにより
解消される。前記メモリマッピング図では、基本垂直ア
ドレス（ＡＶ）０〜１０を用いてメモリの垂直端のうち
何れか一つを選択し、基本水平群アドレス（ＭＡＨ）０
〜１０と水平セルアドレス（ＬＡＨ）０〜１６とを用い
て水平メモリセルを選択する。即ち、基本水平群アドレ
ス（ＭＡＨ）は１１個のレジスタ群（一つのレジスタ群
は１７個の連続したレジスタから構成されている）のう
ち何れか一つを示すアドレスであり、水平セルアドレス
（ＬＡＨ）は基本水平群アドレス（ＭＡＨ）により選択
されたレジスタ群を構成する１７個のレジスタのうち何
れか一つの位置を示すアドレスである。

【００２５】ところが、図２のように割り当てられた基
本アドレスにメモリをマッピングする場合には、ＳＲＡ
Ｍ２２の全体サイズ、即ち１２１レジスタ群（＝１１×
１１）のうち斜線により示した６６レジスタ群のみを用
いていることがわかる。従って、用いられない残りの５
５レジスタ群のメモリの無駄を招き、よって重畳インタ
ーリーバのハードウエアのサイズ及びコストが増加され
る。

【００２６】図３は、図２のようなメモリの無駄を無く
すためにメモリの使用を最適化させるメモリのマッピン
グ方法を示したものであり、図２で基本水平群アドレス
（ＭＡＨ）６〜１０番に当たる１５個のレジスタ群（ア
ルファベットａ〜ｏに示す）を中間アドレスを用いて基
本水平群アドレス（ＭＡＨ）０〜５番で用いない部分に
移してマッピングしたものである。移動されたレジスタ
群の位置は図２と同一なアルファベット（ａ〜ｏ）によ
り示される。このようなメモリのマッピング時に用いら
れた中間垂直アドレス（ＩＡＶ）０〜１０はメモリの垂
直端を選択し、中間水平群アドレス（ＩＭＡＨ）０〜５
と水平セルアドレス（ＬＡＨ）０〜１６は水平メモリセ
ルを選択する。図３のようなメモリマッピングによる
と、ＳＲＡＭ２２は１レジスタ群が１７（＝Ｍ）個のレ
ジスタから構成された６６レジスタ群（＝（Ｂ−１）×
Ｂ／２）の最小限の容量を有し、メモリを無駄に使用す
ることなく重畳インターリーブを行うことができる。

【００２７】図４は図１に示した基本アドレス発生部２
３−１の細部ブロック図であり、基本アドレス発生部２
３−１は、第１カウンター４１、第２カウンター４２、
第３カウンター４３、加算器４４及びモジューラ計算器
４５から構成される。

【００２８】図５のＡ〜Ｉは、図１に示した重畳インタ
ーリーバの動作を示したタイミング図であり、（１２、
１７）重畳インターリーバを例に挙げて入出力データ及
び制御信号のレベル値を示したものである。ここで、図
５のＡはバイトクロック信号（ｂｙｔｅ＿ｃｌｏｃｋ）
であり、図５のＢは入力データストリームＤ（ｋ、ｉ）
であり、バイトクロック（ｂｙｔｅ＿ｃｌｏｃｋ）に同
期して入力バッファー２１に入力される。ここで、Ｄ
（ｋ、ｉ）はｋ番目の周期のｉ番目のデータを示す。

【００２９】図５のＣは入力バッファー２１のイネーブ
ル信号ＩＮ＿ＥＮＡを示したものであり、制御部２５で
基本垂直信号（ＡＶ）をモニタして１２クロック周期の
一番目のクロックでは、ローレベルを有し、１２クロッ
ク周期の残りの１１クロックにおいて、各クロックの前
の半周期には、ハイレベルを有し、後の半周期には、ロ
ーレベルを有する。これは、アクティブロー信号であ
る。

【００３０】図５のＤは入力バッファー２１の出力デー
タを示したものであり、入力バッファーイネーブル信号
ＩＮ＿ＥＮＡにより１クロック遅延された後、一番目の
データはバイトクロック（図５のＡ参照）の一番目のク
ロックで全周期の間にデータバスに格納され、１２周期
の残りの１１個のデータは残りの１１クロックで各クロ
ックの後の半周期のみにデータバスに格納される。

【００３１】図５のＥは読出イネーブル信号ＲＥＡＤを
示したものであり、制御部２５で基本垂直信号（ＡＶ）
をモニタして１２クロック周期の一番目のクロックで
は、ハイレベルを有し、１２クロック周期の残りの１１
クロックのうち各クロックの前の半周期には、ローレベ
ルを有し、後の半周期には、ハイレベルを有する。これ
は、アクティブロー信号である。

【００３２】図５のＦは書込みイネーブル信号ＷＲＩＴ
Ｅを示したものであり、制御部２５で基本垂直信号（Ａ
Ｖ）をモニタして１２クロック周期の一番目のクロック
では、ハイレベルを有し、１２クロック周期の残りの１
１クロックのうち各クロックの前の半周期には、ハイレ
ベルを有し、後の半周期には、ローレベルを有する。こ
れは、アクティブロー信号である。

【００３３】図５のＧはＳＲＡＭ２２をアクセスするた
めにアドレスバスに格納されたアドレスデータのことを
示したものであり、アドレス発生部２３から提供された
物理的アドレス（ＰＡ）３１は１２クロック周期の一番
目のクロックを除いた残りのクロックで各クロックの全
周期の間に同一な値に保持される。

【００３４】図５のＨはデータバスに格納されたデータ
であり、１２クロック周期の一番目のクロックと、残り
の１１クロックの後の半周期には入力バッファー２１の
出力データＤ（ｋ、ｉ）が格納され、残りの１１クロッ
クの前の半周期には物理的アドレス（ＰＡ）（図５のＧ
参照）に応じてＳＲＡＭ２２から読出された出力データ
Ｍ（ｋ、ｉ）が格納される。

【００３５】図５のＩは出力バッファー２４の出力デー
タであり、１２クロック周期の一番目のクロックでは入
力バッファー２１から供給されるデータが出力され、残
りの１１クロックではそれぞれＳＲＡＭ２２から読出さ
れたデータが出力される。

【００３６】次いで、上記のように構成された本実施の
形態の重畳インターリーバの動作について詳細に説明す
る。

【００３７】図１において、入力バッファー２１は入力
データをバイト単位でラッチして制御部２５から提供さ
れた入力バッファーイネーブル信号ＩＮ＿ＥＮＡに応じ
て入力データをデータバスに出力する。データバスに出
力されたデータは、制御部２５の書込みイネーブル信号
ＷＲＩＴＥ及びアドレス発生部２３から提供された物理
的アドレス（ＰＡ）３１に応じてＳＲＡＭ２２の該当す
るセル位置に格納される。ＳＲＡＭ２２に格納されたデ
ータは、制御部２５の読出イネーブル信号及びアドレス
発生部２３から提供された物理的アドレス（ＰＡ）３１
に応じて該当するセル位置から読出されてデータバスに
出力される。出力バッファー２４は、制御部２５から提
供された出力バッファーイネーブル信号ＯＵＴ＿ＥＮＡ
に応じてデータバスに格納されたデータをラッチして出
力する。

【００３８】本発明の実施形態では各クロックの前の半
周期にはＳＲＡＭ２２からデータを出力する読出動作を
行い、クロックの残りの後の半周期にはデータバスに格
納された入力データをＳＲＡＭ２２に格納する書込み動
作を行う。このために、制御部２５ではアドレス発生部
２３の基本アドレス発生部２３−１から出力された基本
垂直アドレス（ＡＶ）２６に応じて、各クロックの前の
半周期にはＳＲＡＭ２２の読出イネーブル信号ＲＥＡＤ
と出力バッファー２４の出力バッファーイネーブル信号
ＯＵＴ＿ＥＮＡとを提供し、各クロックの後の半周期に
はＳＲＡＭ２２の書込みイネーブル信号ＷＲＩＴＥと入
力バッファー２１の入力バッファーイネーブル信号ＩＮ
＿ＯＵＴとを提供する。

【００３９】アドレス発生部２３において、基本アドレ
ス発生部２３−１はリセット信号（ＲＥＳＥＴ）により
リセットされ、バイトクロック（ＣＬＫ）に応じて図２
のように垂直端数が（Ｂ−１）であり、水平メモリセル
の数が（Ｂ−１）Ｍであるメモリマッピングのための基
本垂直アドレス（ＡＶ）２６と基本水平群アドレス（Ｍ
ＡＨ）２７及び水平セルアドレス（ＬＡＨ）２８とを発
生させる。中間アドレス変換部２３−２では、基本アド
レス発生部２３−１から提供された基本垂直アドレス
（ＡＶ）２６と基本水平群アドレス（ＭＡＨ）２７とを
用いて、図３のように垂直端数が（Ｂ−１）であり、水
平メモリセル数が（Ｂ／２×Ｍ）であるメモリマッピン
グのための中間垂直アドレス（ＩＡＶ）２９と中間水平
群アドレス（ＩＭＡＨ）３０とに変換させて出力する。
かつ、物理的アドレス割当部２３−３では、中間アドレ
ス変換部２３−２から中間垂直アドレス（ＩＡＶ）２９
と中間水平群アドレス（ＩＭＡＨ）３０とを提供され、
基本アドレス発生部２３−１から水平セルアドレス（Ｌ
ＡＨ）２８を提供され、図３のようなＳＲＡＭ２２に実
際にアクセスするための１次元の物理的アドレス（Ｐ
Ａ）３１を出力する。

【００４０】本発明による重畳インターリーバの動作
は、１クロック周期の間に物理的アドレス（ＰＡ）３１
は変らず、各クロックの前の半周期に物理的アドレス
（ＰＡ）３１が示すメモリ位置に格納されたデータを読
出してデータバスに出力させ、そのクロックの後の半周
期には現在の入力データを読出されたアドレスのメモリ
位置に格納する。即ち、メモリの物理的アドレス（Ｐ
Ａ）３１は一つのクロックに対して同じ値を保持しなが
ら、インターリービング間隔（Ｂ＝１２クロック）毎に
同一な基本垂直アドレス（ＡＶ）を示すようになる。と
ころが、基本垂直アドレス（ＡＶ）に応じて水平位置を
示すアドレスである基本水平群アドレス（ＭＡＨ）と水
平セルアドレス（ＬＡＨ）は変り、特に基本水平群アド
レス（ＭＡＨ）の変化周期は基本垂直アドレス（ＡＶ）
に応じて変る。

【００４１】基本水平群アドレス（ＭＡＨ）の変化周期
は、図６のシフトレジスタ端の長さと同一な周期性を有
し、表１は基本水平群アドレス（ＭＡＨ）の変化周期を
説明するためのものである。

【００４２】

【表１】

【００４３】前記表１と図２とを比較して説明すると、
基本垂直アドレス（ＡＶ＝−１）は遅延されず出力され
る１２周期の一番目のデータＤ（ｋ、０）のためのもの
であり、基本垂直アドレス（ＡＶ＝０）は１２周期の二
番目のデータＤ（ｋ、１）を格納するための、図２の一
番目の垂直端のアドレスであり、基本垂直アドレス（Ａ
Ｖ＝１）は１２周期の三番目のデータＤ（ｋ、２）を格
納するための、図２の二番目の垂直端のアドレスであ
る。即ち、基本垂直アドレス（ＡＶ）は１クロック毎に
１ずつ増加され−１、０、１、…、１０、−１、０、
１、…に出力される。基本水平群アドレス（ＭＡＨ）
は、１２周期のｉ番目のデータが１７個入力された後
（即ち、水平セルアドレス（ＬＡＨ）が０〜１６まで変
化した後、再び最初の０になる瞬間に）、１ずつ増加さ
れる。即ち、基本水平群アドレス（ＭＡＨ）は図２の斜
線部分のメモリ位置を示すために、基本垂直アドレス
（ＡＶ）及び水平セルアドレス（ＬＡＨ）に応じて周期
的に変化する。

【００４４】このような基本垂直アドレス（ＡＶ）、基
本水平群アドレス（ＭＡＨ）及び水平セルアドレス（Ｌ
ＡＨ）を生成するための基本アドレス発生部（２３−
１）に対して図４に基づき更に詳細に説明すると次の通
りである。

【００４５】図４において、第１カウンター４１はリセ
ット信号（ＲＳＴ）によりリセットされた後、全体シス
テムのバイトクロック（図５のＡ参照）に応じて同期さ
れ、初期値−１から順番に１ずつ増加させて１０までカ
ウントし、再び−１からカウント周期（Ｂ＝１２）に対
してカウント動作を繰り返す。第１カウンター４１のカ
ウント値は４ビットの基本垂直アドレス（ＡＶ）２６に
当たる。

【００４６】第２カウンター４２は第１カウンター４１
から提供された第１キャリー信号ＣＡＲＲＹ１に応じて
カウントし始めて、初期値０から順番に１ずつ増加させ
て１６までカウントし、再び０からカウント周期（Ｍ＝
１７）に対してカウント動作を繰り返す。第２カウンタ
ー４２のカウント値は５ビットの水平セルアドレス（Ｌ
ＡＨ）２８に当たる。

【００４７】第３カウンター４３は第２カウンター４２
から提供された第２キャリー信号ＣＡＲＲＹ２に応じて
カウントし始めて、初期値０から順番に１ずつ増加させ
て２７７１９までカウントし、再び０からカウント周期
（ＬＣＭ＝２７７２０）に対してカウント動作を繰り返
す。ここで、２７７２０は０〜１１までの定数に対する
最小公倍数に当たり、基本アドレスを生成する循環周期
である。

【００４８】加算器４４は基本垂直アドレス（ＡＶ）２
６に１を加えて出力し、モジューラ計算器４５は加算器
４４の出力値（ＡＶ＋１）を用いて第３カウンター４３
のカウント値をモジューラ演算して出力する。モジュー
ラ計算器４５から出力された値は基本水平群アドレス
（ＭＡＨ）２７に当たる。

【００４９】再び図１に戻り、前記のように発生された
基本アドレス２６、２７、２８は、下記の式により実際
のＳＲＡＭ２２にアクセスできる１次元の実際のアドレ
ス（ＰＡ）３１に変換される。

【００５０】まず、中間アドレス変換部２３−２では、
基本垂直アドレス（ＡＶ）２６と基本水平群アドレス
（ＭＡＨ）２７から中間垂直アドレス（ＩＡＶ）２９と
中間水平群アドレス（ＩＭＡＨ）３０を計算するが、そ
の変換式は下記の式２及び式３の通りである。

【００５１】（式２） ＩＡＶ＝ＡＶ、（０≦ＭＡＨ＜Ｂ／２） ＩＡＶ＝（Ｂ−２）−ＡＶ、（Ｂ／２≦ＭＡＨ）

【００５２】（式３） ＩＭＡＨ＝ＭＡＨ、（０≦ＭＡＨ＜Ｂ／２） ＩＭＡＨ＝（Ｂ−１）−ＭＡＨ、（Ｂ／２≦ＭＡＨ）

【００５３】前記のように計算された２次元の中間垂直
アドレス(ＩＡＶ)２９と中間水平群アドレス(ＩＭＡＨ)
３０は、図２の基本メモリの群セルａ、ｂ、ｃ、…、
ｎ、ｏが図３の中間メモリのように移動した時の各メモ
リセルの位置を示すアドレスに当たる。

【００５４】そこで、物理的アドレス割当部２３−３で
は、図３のようなメモリをアクセスするために２次元の
中間垂直アドレス２９、中間水平群アドレス３０及び水
平セルアドレス２８を１次元の物理的アドレス(ＰＡ)３
１にマッピングさせる。

【００５５】中間垂直アドレス２９、中間水平群アドレ
ス３０及び垂直セルアドレス２８を物理的アドレス(Ｐ
Ａ)３１に割り当てる規則は、図３のメモリセルの配列
を垂直又は水平に走査して順次にアドレス値を割り当て
ることである。物理的アドレス(ＰＡ)の割当式は下記の
式４ａ及び式４ｂの通りである。

【００５６】（式４ａ） ＰＡ＝（ＩＭＡＨ×Ｍ＋ＬＡＨ）×（Ｂ−１）＋ＩＡＶ
：垂直に走査したアドレス

【００５７】（式４ｂ） ＰＡ＝｛ＩＡＶ×（Ｂ／２）×Ｍ＋ＩＭＡＨ｝×Ｍ＋Ｌ
ＡＨ ：水平に走査したアドレス

【００５８】前記のような変換を行う中間アドレス変換
部２３−２及び物理的アドレス割当部２３−３は、周知
の加算器と演算器とを用いて簡単に実現することができ
る。ここで、インターリービング間隔（Ｂ）と一つのレ
ジスタ群を構成するレジスタ数（Ｍ＝Ｎ／Ｂ）（ここ
で、Ｎは一つのデータストリームを構成するデータの
数）は予め設定された定数である。

【００５９】制御部２５では、基本アドレス発生部２３
−１から基本垂直アドレス（ＡＶ）２６を入力され、入
力バッファー２１のための入力バッファーネーブル信号
ＩＮ＿ＥＮＡ、ＳＲＡＭ２２のための読出イネーブル信
号ＲＥＡＤ及び書込みイネーブル信号ＷＲＩＴＥ、並び
に出力バッファー２４のための出力バッファーイネーブ
ル信号ＯＵＴ＿ＥＮＡを発生する。

【００６０】即ち、制御部２５では、基本垂直アドレス
（ＡＶ）２６を監視して、現在のクロックがインターリ
ービング間隔（Ｂ）、即ち１２クロックのうち何番目の
クロックであるかを判断し、該クロックに応じて制御信
号を発生させる。その反面、図５のＡ乃至図５のＩを参
照して説明すると次の通りである。制御部２５から供給
される制御信号はアクティブロー信号であることを例に
挙げる。

【００６１】周期１２クロック（図５のＡ参照）のうち
一番目のクロックに同期して一番目のデータＤ（ｋ、
０）が入力バッファー２１に入力されると、一番目のデ
ータＤ（ｋ、０）は、ＳＲＡＭ２２を通らず、そのまま
出力バッファー２４を通して出力させるべきである。従
って、入力時点から１クロック遅延された二番目のクロ
ックの間、入力バッファーイネーブル信号ＩＮ＿ＥＮＡ
（図５のＣ参照）は、ローレベルを保持して、入力バッ
ファー２１に入力されたデータ（図５のＢ参照）を図５
のＤのようにデータバスに出力する。これと同時に、読
出イネーブル信号ＲＥＡＤ（図５のＥ参照）と書込みイ
ネーブル信号ＷＲＩＴＥ（図５のＦ参照）とは、ハイレ
ベルを保持してＳＲＡＭ２２をディスエーブル状態にす
る。この際、出力バッファーイネーブル信号ＯＵＴ＿Ｅ
ＮＡは、ローレベルを保持し、出力バッファー２４は、
データバスに格納された一番目のデータＤ（ｋ、０）を
ラッチして図５のＩのように出力する。

【００６２】周期１２のデータのうち、一番目のデータ
Ｄ（ｋ、０）を除いた残りのデータＤ（ｋ、１）〜Ｄ
（ｋ、１１）は、ＳＲＡＭ２２に格納させて所定の時間
だけ遅延した後に出力させるべきである。従って、周期
１２クロック（図５のＡ参照）の二番目のクロックに同
期して二番目のデータＤ（ｋ、１）が入力バッファー２
１に入力されると、三番目のクロックの前の半周期では
ＳＲＡＭ２２の物理的アドレス（ＰＡ）３１（図５のＧ
参照）に格納された以前の入力データＭ（ｋ、１）を読
出してデータバスに出力するように、読出イネーブル信
号ＲＥＡＤ（図５のＥ参照）は、ローレベルを保持し、
書込みイネーブル信号ＷＲＩＴＥ（図５のＦ参照）は、
ハイレベルを保持する。三番目のクロックの後の半周期
では、入力バッファーイネーブル信号ＩＮ＿ＥＮＡ（図
５のＣ参照）は、ローレベルを保持して入力データＤ
（ｋ、１）をデータバス上に格納させ、以前の入力デー
タＭ（ｋ、１）が格納された物理的アドレス（図５のＧ
参照）と同一な位置に現在入力されたデータＤ（ｋ、
１）を格納するように、読出イネーブル信号ＲＥＡＤ
（図５のＥ参照）は、ハイレベルを保持し、書込みイネ
ーブル信号ＷＲＩＴＥ（図５のＦ参照）は、ローレベル
を保持する。かつ、出力バッファー２４に入力される出
力バッファーイネーブル信号ＯＵＴ＿ＥＮＡは、ローレ
ベルに遷移され、三番目のクロックの前の半周期にデー
タバス（図５のＨ参照）上に格納されたＳＲＡＭ２２か
らの以前の入力データＭ（ｋ、１）が出力バッファー２
４によりラッチされて図５のＩのように出力される。

【００６３】引き続き、前記二番目のデータＤ（ｋ、
１）を処理する過程で発生された制御信号は、残りのデ
ータＤ（ｋ、２）〜Ｄ（ｋ、１１）を処理する過程でも
同一な値に遷移されながら入力バッファー２１、ＳＲＡ
Ｍ２２及び出力バッファー２４を制御するようになる。

【００６４】前述した動作を要約すると、１２周期のデ
ータストリームで一番目に入力されたデータＤ（ｋ、
０）は、入力バッファー２１でＳＲＡＭ２２を通らず直
接出力バッファー２４を通して出力される。１２周期の
二番目以下に入力されたデータＤ（ｋ、１）〜Ｄ（ｋ、
１１）は、アドレス発生部２３から提供された物理的ア
ドレス（ＰＡ）３１に応じてＳＲＡＭ２２に格納され、
所定の時間だけ遅延された後に出力される。この際、物
理的アドレス（ＰＡ）３１は、１クロック間保持されな
がら、各クロックの前の半周期にはＳＲＡＭ２２に格納
されていた過去の入力データＭ（ｋ、１）〜Ｍ（ｋ、１
１）が出力され、各クロックの後の半周期には現在の入
力データＤ（ｋ、１）〜Ｄ（ｋ、１１）がＳＲＡＭ２２
に格納される。

【００６５】

【発明の効果】以上、本発明によると、メモリのアドレ
ス及び制御信号を効率よく発生させて高精度の重畳イン
ターリーブ動作を行うことができ、理論上必要な最小限
のメモリサイズ（＝Ｂ×Ｍ×（Ｂ−１）／２）（バイ
ト）のみを用いるので、インターリーバのハードウエア
のサイズ及びコストを減少させることができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態の重畳インター
リーバの構成を示すブロック図である。

【図２】図２は、図１に示すアドレス発生部から生成さ
れる基本アドレスを用いたメモリマッピング図である。

【図３】図３は、図１に示すアドレス発生部から生成さ
れる中間アドレスを用いたメモリマッピング図である。

【図４】図２に示す基本アドレス発生部の細部ブロック
図である。

【図５】図５は、図１に示す各部の動作を説明するタイ
ミング図である。

【図６】図６は、一般的な重畳インターリーバの概念図
である。

【符号の説明】

２１ 入力バッファー ２２ ＳＲＡＭ ２３ アドレス発生部 ２３−１ 基本アドレス発生部 ２３−２ 中間アドレス変換部 ２３−３ 物理アドレス割当部 ２４ 出力バッファー ２５ 制御部 ４１ 第１カウンター ４２ 第２カウンター ４３ 第３カウンター ４４ 加算器 ４５ モジューラ計算器

Claims (8)

【特許請求の範囲】
1. 【請求項１】 Ｎ個のデータから構成されたデータスト
   リームをランダム化させるためにインターリービング間
   隔（Ｂ）を１周期としてインターリーブする重畳インタ
   ーリーバにおいて、前記データストリームを入力し、第
   １クロック周期の間に前記インターリービング間隔のう
   ち一番目の入力データを出力し、第２乃至第Ｂクロック
   の各半周期の間に残りの（Ｂ−１）個の入力データをそ
   れぞれ出力する入力手段と、垂直端が（Ｂ−１）個であ
   り水平長さが（Ｂ／２）×Ｍセルである中間メモリから
   構成され、インターリービング間隔の二番目のデータ及
   びＢ番目のデータの一部を格納する（Ｂ／２）×Ｍセル
   と、インターリービング間隔の三番目のデータ及びＢ−
   １番目のデータの一部を格納する（Ｂ／２）×Ｍセル
   と、…、インターリービング間隔のＢ番目のデータの残
   りの一部を格納する（Ｂ／２）×Ｍセル等が垂直方向に
   連続的に位置する（ここで、ＭはＮ／Ｂである）メモリ
   部と、 垂直端が（Ｂ−１）個であり水平長さが（Ｂ−１）×Ｍ
   セルである基本メモリを前記中間メモリに変換させて前
   記中間メモリをアクセスするための物理的アドレスを発
   生するアドレス発生手段と、 前記第１クロックの間に前記入力手段から出力される一
   番目の入力データを出力し、第２乃至第Ｂクロックの間
   に前記メモリ部からそれぞれ出力される以前のデータを
   出力する出力手段と、 前記アドレス発生手段から発生した基本垂直アドレスに
   応じて、前記入力手段、出力手段、及びメモリ部を制御
   する各種制御信号を出力する制御部とを含むことを特徴
   とする重畳インターリーバ。
2. 【請求項２】 前記アドレス発生手段は、 前記基本メモリをアクセスする基本垂直アドレス、基本
   水平群アドレス、及び水平セルアドレスを生成する基本
   アドレス発生部と、 前記基本メモリで実際に用いられる一部のメモリの位置
   を用いられないメモリの位置に移動させて形成された前
   記中間メモリをアクセスするために、前記基本垂直アド
   レス及び基本水平群アドレスを中間垂直アドレス及び中
   間水平群アドレスに変換させる中間アドレス変換部と、 前記中間垂直アドレス、前記中間水平群アドレス、及び
   前記水平セルアドレスを用いて、前記物理的アドレスを
   生成する物理的アドレス割当部とを含んで構成されるこ
   とを特徴とする請求項１に記載の重畳インターリーバ。
3. 【請求項３】 前記基本アドレス発生部は、 バイトクロックに同期され、初期値−１から順番に１ず
   つ増加させて、Ｂ−２までを繰り返してカウントし、カ
   ウントされた値を前記基本垂直アドレスとして出力する
   第１カウンターと、 前記第１カウンターから提供された第１キャリー信号を
   入力されてカウントし始め、初期値０から順番に１ずつ
   増加させ、Ｍ−１までを繰り返してカウントし、カウン
   トされた値を前記水平セルアドレスとして出力する第２
   カウンターと、 前記第２カウンターから提供された第２キャリー信号を
   入力されてカウントし始め、初期値０から順番に１ずつ
   増加させ、ＬＣＭまで（ここで、ＬＣＭは、１〜Ｂ−１
   までの定数に対する最小公倍数である）を繰り返してカ
   ウントし、カウントされた値を前記基本アドレスに対す
   る循環周期として出力する第３カウンターと、 前記第１カウンターから提供された基本垂直アドレス
   に、１を加算して出力する加算器と、 前記加算器の出力値を用いて前記第３カウンターのカウ
   ント値をモジューラ演算してその結果値を基本水平群ア
   ドレスとして出力するモジューラ計算器とを含んで構成
   されることを特徴とする請求項２に記載の重畳インター
   リーバ。
4. 【請求項４】 １クロック周期の間に前記物理的アドレ
   スが保持されながら、前記メモリ部はクロックの前の半
   周期に物理的アドレスに当たるメモリ位置に格納された
   以前のデータを読出し、クロックの後の半周期に前記物
   理的アドレスに当たるメモリ位置に前記入力手段として
   の現在の入力データを格納することを特徴とする請求項
   １に記載の重畳インターリーバ。
5. 【請求項５】 Ｎ個のデータから構成されたデータスト
   リームをランダム化させるために、インターリービング
   間隔（Ｂ）を１周期として重畳インターリーブするのに
   用いられるメモリのアドレスを生成する方法であって、 （ａ）Ｂ周期の一番目のデータのためにＢ周期の一番目
   のクロックでは前記メモリのアクセスをディスエーブル
   させる段階と、 （ｂ）Ｂ周期の一番目のデータを除いた残りのデータの
   遅延のために、垂直端が（Ｂ−１）個であり水平長さが
   （Ｂ−１）×Ｍセルである基本メモリで、（Ｂ−１）個
   の垂直端のうち何れか一つを選択する基本垂直アドレス
   （ＡＶ）、（Ｂ−１）個の水平群のうち何れか一つを選
   択する基本水平群アドレス（ＭＡＨ）、及び何れか一つ
   の水平群内のＭ個のセルのうち何れか一つを選択する水
   平セルアドレス（ＬＡＨ）を発生する段階（ここで、Ｍ
   ＝Ｎ／Ｂである）と、 （ｃ）垂直端が（Ｂ−１）個であり水平長さが（Ｂ／
   ２）×Ｍセルである中間メモリで前記（ｂ）段階の基本
   垂直アドレス（ＡＶ）を用いて、前記中間メモリの（Ｂ
   −１）個の垂直端のうち何れか一つを選択する中間垂直
   アドレス（ＩＡＶ）に変換し、前記（ｂ）段階の基本水
   平群アドレス（ＭＡＨ）を用いて、前記中間メモリの
   （Ｂ／２）個の水平群のうち何れか一つを選択する中間
   水平群アドレス（ＩＭＡＨ）に変換する段階と、 （ｄ）前記（ｃ）段階の中間垂直アドレス（ＩＡＶ）と
   中間水平群アドレス（ＩＭＡＨ）及び前記（ｂ）段階の
   水平セルアドレス（ＬＡＨ）を用いて前記中間メモリを
   アクセスするための物理的アドレス（ＰＡ）を発生する
   段階と、 （ｅ）前記（ｄ）段階の物理的アドレス（ＰＡ）を１ク
   ロック間保持しながら、クロックの前の半周期にはデー
   タを読出し、クロックの後の半周期にはデータを書込む
   段階とを含んで構成されることを特徴とするメモリのア
   ドレス発生方法。
6. 【請求項６】 前記（ｂ）段階で、前記基本垂直アドレ
   ス（ＡＶ）は、初期値−１からＢ−２まで繰り返してカ
   ウントすることにより生成され、前記水平セルアドレス
   （ＬＡＨ）は、初期値０からＭ−１まで繰り返してカウ
   ントすることにより生成され、前記基本水平群アドレス
   （ＭＡＨ）は、初期値０からＬＣＭ（ここで、ＬＣＭは
   １〜Ｂ−１までの定数に対する最小公倍数である）まで
   繰り返してカウントした値を前記基本垂直アドレス（Ａ
   Ｖ）に１を加算した値にてモジューラ演算することによ
   り生成されることを特徴とする請求項５に記載のメモリ
   のアドレス発生方法。
7. 【請求項７】 前記（ｃ）段階で、前記中間垂直アドレ
   ス（ＩＡＶ）は、基本水平群アドレス（ＭＡＨ）が０≦
   ＭＡＨ＜Ｂ／２である時にはＩＡＶ＝ＡＶであり、Ｂ／
   ２≦ＭＡＨである時にはＩＡＶ＝（Ｂ−２）−ＡＶに変
   換され、前記中間水平群アドレス（ＩＭＡＨ）は、基本
   水平群アドレス（ＭＡＨ）が０≦ＭＡＨ＜Ｂ／２である
   時にはＩＭＡＨ＝ＭＡＨであり、Ｂ／２≦ＭＡＨである
   時にはＩＭＡＨ＝（Ｂ−１）−ＭＡＨに変換されること
   を特徴とする請求項５に記載のメモリのアドレス発生方
   法。
8. 【請求項８】 前記（ｄ）段階で、前記物理的アドレス
   （ＰＡ）は、前記メモリを垂直方向に走査した場合には
   ＰＡ＝（ＩＭＡＨ×Ｍ＋ＬＡＨ）×（Ｂ−１）＋ＩＡＶ
   に割り当てられ、前記メモリを水平方向に走査した場合
   にはＰＡ＝（ＩＡＶ×Ｂ／２×Ｍ＋ＩＭＡＨ）×Ｍ＋Ｌ
   ＡＨに割り当てられることを特徴とする請求項５に記載
   のメモリのアドレス発生方法。