CN117133329A - 一种计数电路、延时监测电路和半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种计数电路、延时监测电路和半导体存储器，该计数电路包括若干个计数模块；其中，计数电路，配置为接收时钟信号，通过若干个计数模块对时钟信号进行计数，得到计数信号；其中，一个计数模块配置为输出一组计数子信号，且一组计数子信号的编码方式为格雷编码，若干组计数子信号顺序组合形成计数信号，且计数信号的编码方式为格雷编码。这样，由于采用分组格雷编码，计数信号在每次发生变化时仅涉及一个计数子信号的变化，即计数值跳变时涉及到的位切换(Bit Toggle)较少，降低开关噪声且提高计数准确率。

Description

一种计数电路、延时监测电路和半导体存储器

技术领域

本公开涉及半导体存储器技术领域，尤其涉及一种计数电路、延时监测电路和半导体存储器。

背景技术

在电子设备中，经常涉及通过计数电路对环路振荡器的振荡次数进行计数，以监测环路振荡器的脉冲周期。目前，计数电路输出的计数信号采用二进制编码形式，可能向环路振荡器中引入噪声，对电子设备带来不利影响。

发明内容

本公开提供了一种计数电路、延时监测电路和半导体存储器，能够降低开关噪声且提高计数准确率。

第一方面，本公开实施例提供了一种计数电路，该计数电路包括若干个计数模块；其中，计数电路，配置为接收时钟信号，通过若干个计数模块对时钟信号进行计数，得到计数信号；其中，一个计数模块配置为输出一组计数子信号，且一组计数子信号的编码方式为格雷编码，若干组计数子信号顺序组合形成计数信号，且计数信号的编码方式为格雷编码。

在一些实施例中，若干个计数模块包括第一计数模块、第二计数模块、第三计数模块和第四计数模块；其中，第一计数模块，配置为接收时钟信号，输出第一组计数子信号和第一进位时钟信号；第二计数模块，配置为接收第一进位时钟信号，输出第二组计数子信号和第二进位时钟信号；第三计数模块，配置为接收第二进位时钟信号，输出第三组计数子信号和第三进位时钟信号；第四计数模块，配置为接收第三进位时钟信号，输出第四组计数子信号。

在一些实施例中，每一个计数模块均包括时钟处理模块和计数处理模块；其中，时钟处理模块，配置为接收计数时钟信号，对计数时钟信号进行计数，输出内部时钟信号和相应的进位时钟信号；其中，计数时钟信号是指时钟信号、第一进位时钟信号、第二进位时钟信号、第三进位时钟信号中的一个；计数处理模块，配置为接收内部时钟信号，对内部时钟信号进行计数，输出相应的一组计数子信号。

在一些实施例中，计数模块，还配置为在计数时钟信号产生一个脉冲的情况下，控制进位时钟信号保持不变，并控制内部时钟信号完成一个脉冲周期产生一个脉冲，以改变一组计数子信号的计数值；或者，控制进位时钟信号完成一个脉冲周期产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。

在一些实施例中，计数处理模块包括计数值输出模块和编码模块；其中，计数值输出模块，配置为接收内部时钟信号和一组编码信号，根据内部时钟信号对一组编码信号进行采样，输出一组计数子信号；编码模块，配置为接收一组计数子信号，运算输出一组编码信号。

在一些实施例中，一组计数子信号包括A位计数子信号，一组编码信号包括A位编码信号；计数值输出模块包括A个第一触发器；其中，第i个第一触发器，其配置为接收内部时钟信号和第i位编码信号，并根据内部时钟信号对第i位编码信号进行采样，输出第i位计数子信号；i和A均为正整数，且i小于或等于A。

在一些实施例中，编码模块包括A个编码子模块，第i个编码子模块用于输出第i位编码信号，第i个编码子模块用于输出第i位编码信号；第i个编码子模块包括C个第一与门和一个第一或门；其中，第一与门，配置为接收一组计数子信号中的部分计数子信号，运算输出译码信号；第一或门，配置为接收C个第一与门各自输出的译码信号，运算输出第i位编码信号；其中，C为正整数。

在一些实施例中，时钟处理模块包括比较模块和时钟产生模块，且比较模块包括判断模块和参考模块；其中，判断模块，配置为接收一组编码信号和一组参考信号，对一组编码信号和一组参考信号进行比较，输出开关信号；参考模块，配置为接收计数时钟信号、开关信号和一组计数子信号，输出一组参考信号；时钟产生模块，配置为接收开关信号和计数时钟信号，输出内部时钟信号和进位时钟信号。

在一些实施例中，判断模块，还配置为在一组参考信号和一组编码信号对应相同的情况下，输出处于有效状态的开关信号；或者，在一组参考信号和一组编码信号并非对应相同的情况下，输出处于无效状态的开关信号；参考模块，还配置为在开关信号处于有效状态的情况下，利用一组计数子信号更新一组参考信号的电平状态；在开关信号处于无效状态的情况下，保持一组参考信号不变；

时钟产生模块，还配置为在计数时钟信号完成一个脉冲周期产生一个脉冲且开关信号处于无效状态的情况下，控制进位时钟信号保持不变，并控制内部时钟信号完成一个脉冲周期产生一个脉冲，以改变一组计数子信号的计数值；或者，在计数时钟信号完成一个脉冲周期产生一个脉冲且开关信号处于有效状态的情况下，控制进位时钟信号完成一个脉冲周期产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。

在一些实施例中，判断模块包括A个运算处理模块和第二与门；其中，第i个运算处理模块，配置为接收第i位编码信号和第i位参考信号，运算输出第i个运算值；其中，第i个运算值用于指示第i位编码信号和第i位参考信号是否相同；第二与门，用于接收A个运算处理模块输出的A个运算值，运算输出开关信号。

在一些实施例中，一组参考信号包括A位参考信号，参考模块包括A个参考子模块，第i个参考子模块用于输出第i位参考信号；其中，第i个参考子模块包括第一传输门、第二传输门和第二触发器；其中，第一传输门，配置为接收开关信号和第i位计数子信号，并在开关信号处于有效状态的情况下，将第i位计数子信号输出为中间传输信号；第二传输门，配置为接收开关信号的反相信号和第i位参考信号，并在开关信号处于无效状态的情况下，将第i位参考信号输出为中间传输信号；第二触发器，配置为接收计数时钟信号和中间传输信号，根据计数时钟信号对中间传输信号进行采样，输出第i位参考信号。

在一些实施例中，时钟产生模块包括传输子模块、采样子模块、第一运算子模块和第二运算子模块；其中，传输子模块，配置为根据开关信号对第一逻辑信号和第二逻辑信号进行选择以输出第一处理信号；采样子模块，连接传输子模块，配置为对第一处理信号进行采样，输出目标采样信号；第一运算子模块，接收目标采样信号和计数时钟信号，输出内部时钟信号；第二运算子模块，配置为接收目标采样信号和计数时钟信号，输出进位时钟信号。

在一些实施例中，传输子模块包括第三传输门和第四传输门；采样子模块包括第三触发器和第四触发器；第一运算子模块包括第三与门，第二运算子模块包括第三反相器和第五触发器；其中，第三传输门，配置为接收开关信号和第一标准逻辑信号，并在开关信号处于有效状态的情况下，将第一标准逻辑信号输出为第一处理信号；第四传输门，配置为接收开关信号的反相信号和第二标准逻辑信号，并在开关信号处于无效状态的情况下，将第二标准逻辑信号输出为第一处理信号；第三触发器，配置为根据计数时钟信号，对第一处理信号进行采样，输出中间采样信号；第四触发器，配置为根据计数时钟信号，对中间采样信号进行采样，输出目标采样信号；第三与门，配置为对计数时钟信号和目标采样信号进行与运算，输出内部时钟信号；第三反相器，配置为对目标采样信号反相以输出反相目标采样信号；第五触发器，配置为根据计数时钟信号对反相目标采样信号进行采样，输出进位时钟信号。

在一些实施例中，在A个第一触发器、第二触发器、第三触发器、第四触发器和第五触发器中，每一触发器还配置为接收各自的复位信号，并根据接收到的复位信号进行复位处理。

第二方面，本公开实施例提供了一种延时监测电路，延时监测电路用于监测采样信号是否存在由于第一参数造成的延迟，第一参数至少包括以下的其中之一：制程工艺参数、工作电压参数和工作温度参数；延时监测电路包括振荡器电路和如第一方面所述的计数电路；振荡器电路，用于输出时钟信号；其中，时钟信号的振荡周期与采样信号的延迟值相同；计数电路，配置为接收时钟信号；以及，在第一时间段和第二时间段内分别对时钟信号进行计数，得到第一计数结果和第二计数结果；其中，第一时间段和第二时间段的时间长度相同；其中，在第一计数结果和第二计数结果相同的情况下，确定采样信号不存在由于工艺条件参数造成的延迟；在第一计数结果和第二计数结果不同的情况下，确定采样信号存在由于工艺条件参数造成的延迟。

第三方面，本公开实施例提供了一种半导体存储器，包括如第一方面所述的延时监测电路。

本公开实施例提供了一种计数电路、延时监测电路和半导体存储器，该计数电路采用分组格雷编码，在每次计数信号发生变化时仅涉及一个计数子信号的变化，即计数值跳变时涉及到的位切换(Bit Toggle)较少，降低开关噪声且提高计数准确率。

附图说明

图1为本公开实施例提供的一种计数电路的结构示意图；

图2为本公开实施例提供的另一种计数电路的结构示意图；

图3为本公开实施例提供的一种计数模块的结构示意图；

图4为本公开实施例提供的一种计数处理模块的结构示意图；

图5为本公开实施例提供的一种计数值输出模块的详细组成结构示意图；

图6为本公开实施例提供的一种编码模块的详细组成结构示意图；

图7为本公开实施例提供的一种时钟处理模块的结构示意图；

图8为本公开实施例提供的一种判断模块的详细组成结构示意图；

图9为本公开实施例提供的一种参考模块的详细组成结构示意图；

图10为本公开实施例提供的一种时钟产生模块的详细组成结构示意图；

图11为本公开实施例提供的一种信号时序示意图；

图12为本公开实施例提供的一种延时监测电路的结构示意图；

图13为本公开实施例提供的一种半导体存储器的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是配置为区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍速率SDRAM(Double Data Rate，DDR SDRAM)

符合第五代DDR SDRAM标准的存储器(5th DDR，DDR5)

工艺、电压、温度(Process、Voltage、Temperature，PVT)

存储器中存在用于对环路振荡器的振荡次数进行计数的计数电路，该计数电路一般采用二进制编码形式，具体如表1所示。

表1

结合表1可以看出，采用二进制编码的计数值包括多个数字位(Bit)，在计数值进行加一时，可能涉及到多个数字位上的数字同时变化。也就是说，在环路振荡器产生一次脉冲(Pulse)后，计数信号中的多位子信号的电平状态可能同时发生改变，即计数值跳变时涉及到较多的位切换(Bit Toggle)，可能向环路振荡器中引入噪声。同时，由于环路振荡器的脉冲周期较小，对噪声非常敏感，所以需要尽量避免向环路振荡器引入的噪声。

基于此，本公开实施例提供了一种计数电路，该计数电路采用分组格雷编码，在每次计数信号发生变化时仅涉及一个计数子信号的变化，在计数值跳变时实现了较少的位切换(Bit Toggle)，降低开关噪声且提高计数准确率。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种计数电路10的组成结构示意图。如图1所示，计数电路10包括若干个计数模块(例如图1中的计数模块11、计数模块12、计数模块13和计数模块14)；其中，

计数电路10，配置为接收时钟信号，通过若干个计数模块对时钟信号进行计数，得到计数信号；其中，一个计数模块配置为输出一组计数子信号，且一组计数子信号的编码方式为格雷编码，若干组计数子信号顺序组合形成计数信号，且计数信号的编码方式为格雷编码。

需要说明的是，本公开实施例的计数电路10用于对时钟信号的脉冲数量进行计数，从而得到存储器中时钟树延迟偏移的准确数值。另外，计数电路10也可以应用到其他涉及到计数的电路场景，本公开实施例对此不作限制。

需要说明的是，计数电路10输出的计数信号采用了分组格雷编码(Gray Code)的方式。具体地，计数信号包括多组计数子信号，这多组计数子信号整体构成一个格雷编码单元，一组计数子信号相当于格雷编码单元的一个元素；同时，一组计数子信号包括多位计数子信号，这多位计数子信号也构成一个格雷编码单元，此时一位计数子信号相当于格雷编码单元的一个元素。

应理解，计数模块的数量、一组计数子信号中包含的计数子信号的数量均需要根据实际应用场景进行确定，本公开实施例不作限定。另外，每组计数子信号的数量可以均是相同的，也可以是不同的。

以16位的计数信号为例，如图1所示，计数模块的数量可以为4个，此时每组计数子信号均包括4位子信号。以12位的计数信号为例，计数模块的数量可以为3个，且每组计数子信号均包括4位子信号，但这并不构成相关限制。

为了方便说明，后续均以16位的计数信号对计数电路10进行解释说明。

需要说明的是，根据格雷编码的编码规则，任意相邻的两个计数值之间仅有一个数字位不同。参见表2，示例性的给出一组计数子信号的组内编码规则。参见表3，以计数信号包括4组计数子信号为例，给出计数信号的整体编码规则。

表2

表3

在表2和表3中，相邻行代表着对应的十进制数值依次加一。这样，结合表2和表3可以看出，在计数值产生加一变化时，有且仅有一位计数子信号发生变化，计数值跳变时涉及到的位切换(Bit Toggle)较少，降低了开关噪声，提高了计数准确率。

在一种具体的示例中，如图2所示，若干个计数模块可以包括第一计数模块101、第二计数模块102、第三计数模块103和第四计数模块104，每组计数子信号均包括4位计数子信号。

第一计数模块101，配置为接收时钟信号clk，输出第一组计数子信号cnt[3:0]_1和第一进位时钟信号clk_nxt_1；第二计数模块102，配置为接收第一进位时钟信号clk_nxt_1，输出第二组计数子信号cnt[3:0]_2和第二进位时钟信号clk_nxt_2；第三计数模块103，配置为接收第二进位时钟信号clk_nxt_1，输出第三组计数子信号cnt[3:0]_3和第三进位时钟信号clk_nxt_3；第四计数模块104，配置为接收第三进位时钟信号clk_nxt_3，输出第四组计数子信号cnt[3:0]_4。

需要说明的是，第一计数模块101、第二计数模块102、第三计数模块103和第四计数模块104具有类似的结构，其均能够根据对所接收到的信号的脉冲数量进行计数。

具体来说，第一计数模块101对时钟信号clk的脉冲进行计数，输出第一组计数子信号cnt[3:0]_1和第一进位时钟信号clk_nxt_1；第二计数模块102对第一进位时钟信号clk_nxt_1的脉冲进行计数，输出第二组计数子信号cnt[3:0]_2和第二进位时钟信号clk_nxt_2；第三计数模块103对第二进位时钟信号clk_nxt_2的脉冲进行计数，输出第三组计数子信号cnt[3:0]_3和第三进位时钟信号clk_nxt_3；第四计数模块104对第三进位时钟信号clk_nxt_3的脉冲进行计数，输出第四组计数子信号cnt[3:0]_4。

这样，第一组计数子信号cnt[3:0]_1、第二组计数子信号cnt[3:0]_2、第三组计数子信号cnt[3:0]_3和第四组计数子信号cnt[3:0]_4共同构成计数信号，可以表示为cnt[15:0]。也就是说，第一组计数子信号cnt[3:0]_1可以视为计数信号中的第3～0位信号，即cnt[3:0]；第二组计数子信号cnt[3:0]_2可以视为计数信号中的第7～4位信号，即cnt[7:4]；第三组计数子信号cnt[3:0]_3可以视为计数信号中的第11～8位信号，即cnt[11:8]；第三组计数子信号cnt[3:0]_4可以视为计数信号中的第15～12位信号，即cnt[15:12]。

还需要说明的是，根据格雷编码的规则，相邻计数值间仅有一个数字不同。因此，对于第一计数模块101来说，在时钟信号clk产生一个脉冲的情况下，可能控制第一组计数子信号cnt[3:0]_1中的一位计数子信号发生变化，且第一进位时钟信号clk_nxt_1不变，以改变计数值。除此之外，如果计数值相对于第一计数模块101产生进位，那么控制第一组计数子信号cnt[3:0]_1不变，且第一进位时钟信号clk_nxt_1变化，以通过后续计数模块来改变计数值。其他计数模块的变化情况类似。

应理解，第四计数模块104与第一计数模块101、第二计数模块102和第三计数模块103的结构是相似的。也就是说，对于第四计数模块104来说，其还可以输出第四进位信号clk_nxt_4，但是其作为最后一个计数模块，相应的进位时钟信号并不具有实际作用，所以也可不进行引出。

另外，如图2所示，每一计数模块(例如第一计数模块101、第二计数模块102、第三计数模块103和第四计数模块104)，还配置为接收复位信号rst，并根据复位信号rst对进行复位操作。另外，每个计数模块接收的复位信号rst可以是不同的信号。

这样，通过分组格雷编码，通过多个结构相似的模块就可以实现宽Bit的计数信号实现，降低电路的复杂程度。

以下对每个计数模块的内部结构进行具体说明。

如图3所示，在一些实施例中，每一个计数模块均包括时钟处理模块21和计数处理模块22；其中，

时钟处理模块21，配置为接收计数时钟信号，对计数时钟信号进行计数，输出内部时钟信号和相应的进位时钟信号；其中，计数时钟信号是指时钟信号、第一进位时钟信号、第二进位时钟信号、第三进位时钟信号中的一个；

计数处理模块22，配置为接收内部时钟信号，对内部时钟信号进行计数，输出相应的一组计数子信号。

需要说明的是，结合图2和图3所示，对于第一计数模块101，计数时钟信号为时钟信号clk，相应的进位时钟信号为第一进位时钟信号clk_nxt_1，相应的一组计数子信号为第一组计数子信号cnt[3:0]_1；对于第二计数模块102，计数时钟信号为第一进位时钟信号clk_nxt_1，相应的进位时钟信号为第二进位时钟信号clk_nxt_2，相应的一组计数子信号为第二组计数子信号cnt[3:0]_2；对于第三计数模块103，计数时钟信号为第二进位时钟信号clk_nxt_2，相应的进位时钟信号为第三进位时钟信号clk_nxt_3，相应的一组计数子信号为第三组计数子信号cnt[3:0]_3；对于第四计数模块13，计数时钟信号为第三进位时钟信号clk_nxt_3，相应的进位时钟信号为第四进位时钟信号clk_nxt_4(在计数信号为16位的情况下也可以不引出)，相应的一组计数子信号为第四组计数子信号cnt[3:0]_4。

在一种情况下，计数模块，还配置为在计数时钟信号产生一个脉冲的情况下，控制进位时钟信号保持不变，并控制内部时钟信号产生一个脉冲，以改变一组计数子信号的计数值。此时，由于该计数模块输出的一组计数子信号发生变化，将导致整体的计数信号cnt[15:0]的计数值发生变化。

在另一种情况下，在计数时钟信号产生一个脉冲的情况下，控制进位时钟信号产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。此时，由于进位时钟信号发生变化，将导致后续的某一计数模块的一组计数子信号的发生变化，从而导致整体的计数信号cnt[15:0]的计数值发生变化。

如图4所示，在一些实施例中，计数处理模块22包括计数值输出模块221和编码模块222；其中，计数值输出模块221，配置为接收所述内部时钟信号和一组编码信号，根据所述内部时钟信号对所述一组编码信号进行采样，输出所述一组计数子信号；编码模块222，配置为接收一组计数子信号，运算输出一组编码信号。

需要说明的是，一组编码信号的本质代表了一组计数子信号在下一次计数值跳变后的理论取值。也就是说，在不涉及进位的情况下，若内部时钟信号产生新的脉冲，则计数值输出模块221将一组编码信号输出为一组计数子信号。

在一些实施例中，一组计数子信号包括A位计数子信号，一组编码信号包括A位编码信号；计数值输出模块包括A个第一触发器；其中，第i个第一触发器，其配置为接收内部时钟信号和第i位编码信号，并根据内部时钟信号对第i位编码信号进行采样，输出第i位计数子信号；i和A均为正整数，且i小于或等于A。

在一些实施例中，所述编码模块222包括A个编码子模块，第i个编码子模块用于输出第i位编码信号；所述第i个编码子模块包括C个第一与门和一个第一或门；其中，所述第一与门，配置为接收所述一组计数子信号中的部分计数子信号，运算输出译码信号；所述第一或门，配置为接收C个所述第一与门各自输出的译码信号，运算输出所述第i位编码信号；其中，C为正整数。

这样，在内部时钟信号产生一次脉冲后，计数值输出模块221将一组编码信号进行采样输出，得到一组计数子信号；同时，编码模块222将根据最新的一组计数子信号，更新一组编码信号，为下一次计数做好准备。

特别地，在另一些实施例中，计数值输出模块可以同时输出一组计数子信号及其反相信号，从而编码模块根据一组计数子信号及其反相信号运算输出一组编码信号。因此，计数值输出模块还可以包括A个第一反相器，第i个第一反相器的输入端与第i个第一触发器的输出端连接，第i个第一反相器的输出端用于输出第i位计数子信号的反相信号；另外，计数值输出模块也可以不包括第一反相器，直接通过第i个第一触发器的反相输出端输出第i位计数子信号的反相信号。

示例性的，以A＝4为例，参见图5，其示出了本公开实施例提供的一种计数值输出模块221的具体结构示意图。在图5中，将一组计数子信号分别表示为cnt[3]、cnt[2]、cnt[1]和cnt[0]，将一组编码信号分别表示为c3、c2、c1和c0，将一组反相计数子信号分别表示为～cnt[3]、～cnt[2]、～cnt[1]和～cnt[0]，将内部时钟信号表示为gclk。如图5所示，计数值输出模块221包括第一触发器301、第一触发器302、第一触发器303、第一触发器304、第一反相器305、第一反相器306、第一反相器307和第一反相器308。其中，第一触发器301的输入端(D)用于接收编码信号c0，第一触发器301的时钟端用于接收内部时钟信号gclk，第一触发器301的输出端(Q)用于输出计数子信号cnt[0]；第一反相器305的输入端与第一触发器301的输出端连接，用于接收计数子信号cnt[0]，第一反相器305的输出端用于输出计数子信号的反相信号～cnt[0]，其他的第一触发器和第一反相器可参照理解。另外，第一触发器301、第一触发器302、第一触发器303、第一触发器304各自还具有复位端，用于接收复位信号rst，以便根据复位信号rst进行复位处理。

相应地，参见图6，其示出了本公开实施例提供的一种编码模块222的具体结构示意图。如图6所示，编码模块222包括4个不同的编码子模块，第一个编码子模块用于输出编码信号c3，第二个编码子模块用于输出编码信号c2，第三个编码子模块用于输出编码信号c1，第四个编码子模块用于输出编码信号c0。其中，以C＝4为例，每一个编码子模块均由4个第一与门以及1个第一或门构成，第一与门的输入端用于接收一组计数子信号及其反相信号中的部分信号，所有的第一与门的输出端均与第一或门的输入端连接，第一或门的输出端用于输出相应的编码信号。应理解，编码子模块的具体构成和每个编码子模块所接收的具体信号均需要依据具体的译码规则进行确定，图6仅为示例而不构成相应的限制。

这样，如图5和图6所示，通过计数值输出模块221，在内部时钟信号gclk产生一个脉冲时，能够确定一组计数子信号cnt[3:0]和一组反相计数子信号～cnt[3:0]；通过编码模块222，能够对一组编码信号进行更新，以便进行下一次计数。

在一些实施例中，如图7所示，时钟处理模块21包括比较模块211和时钟产生模块212，且比较模块211包括判断模块2111和参考模块2112；其中，判断模块2111，配置为接收一组编码信号和一组参考信号，对一组编码信号和一组参考信号进行比较，输出开关信号；参考模块2112，配置为接收计数时钟信号、开关信号和一组计数子信号，输出一组参考信号；时钟产生模块212，配置为接收开关信号和计数时钟信号，输出内部时钟信号和进位时钟信号。

需要说明的是，根据前述内容，每个计数模块的计数过程可以分为两种情况：(1)在计数时钟信号产生一个脉冲时，该计数模块的进位时钟信号不存在脉冲(不发生进位)，其输出的一组计数子信号发生变化。例如，参见前述的表3，计数值(G0 G0 G0 G14)进行加一时，下一计数值为(G0 G0 G0 G15)，此时第4个计数模块输出的一组计数子信号变化由G14变化为G15，输出的进位时钟信号不产生脉冲；(2)在计数时钟信号产生一个脉冲时，该计数模块产生的进位时钟信号存在脉冲(发生进位)的时候，其输出的一组计数子信号不变。参见前述的表3，在计数值(G0 G0 G0 G15)进行加一时，下一计数值为(G0 G0 G1 G15)，此时第4个计数模块输出的一组计数子信号保持G15不变，输出的进位时钟信号产生一个脉冲，从而第3个计数模块输出的一组计数子信号由G0变化为G1。值得注意的是，根据进位时机的不同，保持不变状态的一组计数子信号也是不同的。例如，在计数值(G0 G0 G1 G14)进行加一时，下一计数值为(G0 G0 G2 G14)，此时第4个计数模块输出的一组计数子信号保持G14不变。

时钟处理模块21为了实现前述的机制而设置的。也就是说，参考模块2112用于确定下一进位时机对应的一组计数子信号的取值，即一组参考信号。判断模块2111将实时产生的一组计数子信号与一组参考信号进行实时比较，如果比较结果相同，说明本次需要进位，则时钟产生模块212输出不存在脉冲的内部时钟信号和存在脉冲的进位时钟信号，不存在脉冲的内部时钟信号用于保证一组计数子信号在本次计数过程中保持不变，存在脉冲的进位时钟信号用于控制后续计数模块进行计数；反之，如果比较结果不同，说明本次不需要进位，则时钟模块212输出存在脉冲的内部时钟信号和不存在脉冲的进位时钟信号，存在脉冲的内部时钟信号用于保证一组计数子信号在本次计数过程中变化以实现计数，不存在脉冲的进位时钟信号不会导致下一计数模块的计数。

因此，在一些实施例中，判断模块2111，还配置为在一组参考信号和一组编码信号对应相同的情况下，输出处于有效状态的开关信号；或者，在一组参考信号和一组编码信号并非对应相同的情况下，输出处于无效状态的开关信号；

参考模块2112，还配置为在开关信号处于有效状态的情况下，利用一组计数子信号更新一组参考信号的电平状态；在开关信号处于无效状态的情况下，保持一组参考信号不变；

时钟产生模块212，还配置为在计数时钟信号产生一个脉冲且开关信号处于无效状态的情况下，控制进位时钟信号保持不变，并控制内部时钟信号产生一个脉冲，以改变一组计数子信号的计数值；或者，在计数时钟信号产生一个脉冲且开关信号处于有效状态的情况下，控制进位时钟信号产生一个脉冲，并控制内部时钟信号保持不变，以维持一组计数子信号的计数值不变。

在一些实施例中，判断模块2111包括A个运算处理模块和第二与门；其中，第i个运算处理模块，配置为接收第i位编码信号和第i位参考信号，运算输出第i个运算值；其中，第i个运算值用于指示第i位编码信号和第i位参考信号是否相同；第二与门，用于接收A个运算处理模块输出的A个运算值，运算输出开关信号。

需要说明的是，运算处理模块可以由异或门和非门组合构成，或者其他结构的同或门构成。

示例性的，以A＝4为例，将一组参考信号分别表示为参考信号change_point[0]、参考信号change_point[1]、参考信号change_point[2]和参考信号change_point[3]。如图8所示，判断模块2111包括异或门309、异或门310、异或门311、异或门312、第二反相器313、第二反相器314、第二反相器315、第二反相器316和与门317。异或门309用于接收编码信号c0和参考信号change_point[0]，异或门309的输出端与第二反相器313的输入端连接，即异或门309和第二反相器313共同构成了一个运算处理模块。如果编码信号c0和参考信号change_point[0]相同，此时第二反相器313输出高电平信号；如果编码信号c0和参考信号change_point[0]相异，此时第二反相器313输出低电平信号。其他的异或门和第二反相器的工作原理可以参照理解。

最后，与门317接收第二反相器313的输出信号、第二反相器314的输出信号、第二反相器315的输出信号、第二反相器316的输出信号，得到开关信号flag_match。在这里，如果一组编码信号和一组参考信号相同，则开关信号flag_match为高电平有效，用于指示下一次计数需要进位；反之，如果一组编码信号和一组参考信号不同，则开关信号flag_match为低电平无效，用于指示下一次计数不需要进位。

在一些实施中，一组参考信号包括A位参考信号，参考模块包括A个参考子模块，第i个参考子模块用于输出第i位参考信号；其中，第i个参考子模块包括第一传输门、第二传输门和第二触发器；其中，第一传输门，配置为接收开关信号和第i位计数子信号，并在开关信号处于有效状态的情况下，将第i位计数子信号输出为中间传输信号；第二传输门，配置为接收开关信号的反相信号和第i位参考信号，并在开关信号处于无效状态的情况下，将第i位参考信号输出为中间传输信号；第二触发器，配置为接收计数时钟信号和中间传输信号，根据计数时钟信号对中间传输信号进行采样，输出第i位参考信号。

需要说明的是，参见图9，其示出了一个参考子模块的结构示意图。应理解，在A＝4的情况下，参考模块2112可以包括有4个如图9所示的结构。

如图9所示，参考子模块可以包括第一传输门318、第二传输门319和第二触发器320。一个第一传输门318的输入端与一个第一触发器的输出端连接，用于接收一位计数子信号cnt[i]，第一传输门318的控制端与开关信号flag_match连接；第二传输门319的输入端与第二触发器320的输出端连接，用于接收一位参考信号change_point[i]，第二传输门319的控制端与开关信号的反相信号～flag_match连接，第二触发器320的输入端同时与第一传输门318的输出端和第二传输门319的输出端连接，第二触发器320的时钟端与计数时钟信号clk连接，从而输出一位参考信号change_point[i]。i的取值范围为0、1、2和3。

也就是说，在开关信号flag_match有效的情况下，第一传输门318输出计数子信号cnt[i]，如果计数时钟信号clk产生一个脉冲，此时第二触发器320将计数子信号cnt[i]采样为参考信号change_point[i]，完成参考信号change_point[i]的更新。即，本次计数过程发生进位，参考信号change_point[i]需要指示下一进位时机。示例性地，参见前述的表3，在每次进位后，一组参考信号将更新为(当前计数值-1)对应的一组计数子信号，即G15进位后，下一进位时机为G14。另外，G0进位后，下一进位时机可以为G15。

在开关信号flag_match无效的情况下，第二传输门319输出参考信号change_point[i]，如果计数时钟信号clk产生一个脉冲，第二触发器320将参考信号change_point[i]采样为参考信号change_point[i]，保持参考信号change_point[i]不变。即，本次计数过程未发生进位，参考信号change_point[i]保持不变。

在一些实施例中，如图10所示，时钟产生模块212可以包括传输子模块、采样子模块、第一运算子模块和第二运算子模块；其中，传输子模块，配置为根据开关信号flag_match对第一逻辑信号1'b0和第二逻辑信号1'b1进行选择以输出第一处理信号；采样子模块，连接传输子模块，配置为对第一处理信号进行采样，输出目标采样信号g；第一运算子模块，接收目标采样信号g和计数时钟信号clk，输出内部时钟信号gclk；第二运算子模块，配置为接收目标采样信号g和计数时钟信号clk，输出进位时钟信号clk_nxt。

示例性的，第一逻辑信号1’b0是指一位标准电平信号，例如逻辑0；第二逻辑信号1’b1是指一位标准电平信号，例如逻辑1，即，第一逻辑信号和第二逻辑信号不同。

在一些实施例中，如图10所示，传输子模块可以包括第三传输门321和第四传输门322；采样子模块可以包括第三触发器323和第四触发器324；第一运算子模块可以包括第三与门325，第二运算子模块可以包括第三反相器326和第五触发器327；其中，第三传输门321，配置为接收开关信号flag_match和第一标准逻辑信号1'b0，并在开关信号处于有效状态的情况下，将第一标准逻辑信号1'b0输出为第一处理信号；第四传输门322，配置为接收开关信号的反相信号～flag_match和第二标准逻辑信号1'b1，并在开关信号flag_match处于无效状态的情况下，将第二标准逻辑信号1'b1输出为第一处理信号；第三触发器323，配置为根据计数时钟信号clk，对第一处理信号进行采样，输出中间采样信号；第四触发器324，配置为根据计数时钟信号clk，对中间采样信号gg进行采样，输出目标采样信号g；第三与门325，配置为对计数时钟信号clk和目标采样信号g进行与运算，输出内部时钟信号gclk；第三反相器326，配置为对目标采样信号反相以输出反相目标采样信号；第五触发器327，配置为根据计数时钟信号clk对反相目标采样信号进行采样，输出进位时钟信号clk_nxt。

也就是说，在开关信号flag_match有效(符合进位时机)的情况下，本次计数过程需要进位，传输子模块输出第一逻辑信号1'b0，采样子模块基于第一逻辑信号1'b0和计数时钟信号clk产生持续为低电平的目标采样信号g，从而第一运算子模块输出内部时钟信号gclk持续为低电平状态(逻辑0)，从而图5中的计数值输出模块221不进行采样处理，相当于屏蔽此次脉冲，其输出的一组计数子信号保持不变。另外，第二运算子模块根据目标采样信号g产生进位时钟信号clk_nxt将跳变为逻辑1，从而产生脉冲。

在开关信号flag_match无效(不符合进位时机)的情况下，本次计数过程不需要进位，传输子模块输出第二逻辑信号1'b1，采样子模块基于第二逻辑信号1'b1和计数时钟信号clk产生持续为高电平的目标采样信号g，从而第一运算子模块输出存在脉冲的内部时钟信号gclk，以便图5中的计数值输出模块221根据gclk输出新的一组计数子信号；另外，第二运算子模块根据目标采样信号g产生不存在脉冲的进位时钟信号clk_nxt。

由于电路元件的多样性，图5、图6、图8、图9和图10示出的电路具体结构并非唯一限定，在完成相似电路功能的前提下，可进行适应性调整。

另外，在A个第一触发器、第二触发器、第三触发器、第四触发器和第五触发器中，每一触发器还配置为接收各自的复位信号，并根据接收到的复位信号进行复位处理。

应理解，在图5、图6、图8、图9和图10中，每一触发器的复位信号均用rst表示，但不同触发器的复位信号可以是不同的信号，也可以是同一个信号，即不同触发器的复位信号可以具有相同的波形，也可以具有不同的波形，需要根据实际情况确定。除此之外，对于除复位信号rst之外的其他信号来说，如果采用了相同的名称，则可以视为这些信号具有相同的波形。

本公开实施例还对图5、图6、图8、图9和图10组成的计数电路进行了模拟验证，参见图11，其示出了一种本公开实施例提供的一种信号时序示意图。

在图11的(a)部分中，提供了时钟信号clk、第一组计数子信号cnt[3:0]_1和第一进位时钟信号clk_nxt_1的波形示意图。具体的，在时钟信号clk产生一个脉冲时，如果第一进位时钟信号clk_nxt_1不存在脉冲，则第一组计数子信号cnt[3:0]_1中的一个数据位变化；另外，在计数时钟信号clk产生一个脉冲时，如果第一进位时钟信号clk_nxt_1存在脉冲，则第一组计数子信号cnt[3:0]_1保持不变。其他计数模块的输出信号可参照理解。

在图11的(b)部分中，提供了第一组计数子信号cnt[3:0]_1、第二组计数子信号cnt[3:0]_2、第三组计数子信号cnt[3:0]_3、第四组计数子信号cnt[3:0]_4和计数信号cnt[15:0]的波形示意图。特别地，对于计数信号cnt[15:0]，仅示出了最高非0位之后的编码形式，即1-1000的完整编码为：0000 0000 0001 1000。具体的，在计数信号cnt[15:0]变化时，仅有一组计数子信号cnt[3:0]_1会发生变化，且该组计数子信号cnt[3:0]_1也仅有一位计数子信号会发生变化。

综上所述，本公开实施例提供了一种计数电路，采用分组格雷编码形式，在计数值每次变化时仅存在一位数据位变化，至少具有如下优点：一方面，减少噪声，在计数值变化时，仅存在1个数据位的状态变化，最小化开关噪声(Simultaneously Switching Noise，SSN)；另一方面，减少错误率：假设计数电路采样1个数据位时的错误率为F，那么计数电路的成功率＝(1-F)ⁿ，n为变化的数据位的数目，即本公开实施例中的n＝1，计数电路能够获得最好的成功率；又一方面，降低建立时间和保持时间违例(Setup/Hold TimingViolation)的影响；再一方面，采用格雷编码的计数电路更加健壮，良率较高；再一方面，本公开实施例的计数电路的面积与采用普通二进制编码的计数电路的面积基本相同，不会增加额外的电路负担；再一方面，本公开实施例通过分组实现格雷编码，降低了多位(例如16位)格雷编码的实现复杂度。

在本公开的另一实施例中，基于前述实施例的计数电路10，参见图12，其示出了本公开实施例提供的一种延时监测电路40的详细结构示意图。如图12所示，延时监测电路40用于监测采样信号是否存在由于第一参数造成的延迟，所述第一参数至少包括以下的其中之一：制程工艺参数、工作电压参数和工作温度参数；延时监测电路40包括振荡器电路401和如前面任一项所述的计数电路10；

振荡器电路401，用于输出时钟信号；其中，时钟信号的振荡周期与采样信号的延迟值相同；

计数电路10，配置为接收时钟信号；以及，在第一时间段和第二时间段内分别对时钟信号进行计数，得到第一计数结果和第二计数结果；其中，第一时间段和第二时间段的时间长度相同；

其中，在第一计数结果和第二计数结果相同的情况下，确定采样信号不存在由于工艺条件参数造成的延迟；在第一计数结果和第二计数结果不同的情况下，确定采样信号存在由于工艺条件参数造成的延迟。

需要说明的是，以DDR5为例，延时监测电路40可以应用于DQS IntervalOscillator模块，该模块主要用于监测PVT造成的DQS时钟树延迟(Dree Delay)偏移，保证数据信号DQ/数据控制信号DQS的相对采用位置稳定。也就是说，采样信号就是指数据控制信号DQS。

因此，延时监测电路40包括两个主要模块，分别是模拟DQS时钟树延迟的振荡器电路401和计数电路10。其中，振荡器电路401的周期和DQS Tree Delay一致，即时钟信号的振荡周期和采样信号的延迟值相同；计数电路10用于在固定的时间(第一时间段/第二时间段)对时钟信号的脉冲数量进行计数，进而判断第一参数(例如PVT)是否对时钟树延迟产生影响，同时确定出采样信号的延迟值。在这里，第一时间段和第二时间段的时间长度是相同的。

示例性的，假设在第一时间段(10纳秒)，计数信号的计数值为5；如果在第二时间段(10纳秒)，计数信号的计数值仍为5，说明PVT未对时钟树延迟产生影响；反之，如果在第二时间段(10纳秒)，计数信号的计数值为4，说明PVT对时钟树延迟产生影响，且单个延迟周期变为了2.5纳秒。

应理解，由于振荡器电路401对噪声比较敏感，在采用常规二进制编码(参见表1)的计数规则的情况下，计数值跳变涉及到较多的位切换(Bit Toggle)，可能将噪声引入振荡器，造成时钟信号的振荡周期与采样信号的延迟值出现偏差。在本公开实施例中，由于计数电路10采用分组格雷编码计数，在计数值跳变时实现了低的位切换(Bit Toggle)，最小化的影响振荡器电路401。

本公开实施例提供了一种延时监测电路，其中的计数电路采用分组格雷编码，在每次计数信号发生变化时仅涉及一个计数子信号的变化，实现了低Bit Toggle，避免向振荡器电路401引入噪声，从而提高半导体存储器的性能。

在本公开的又一实施例中，参见图13，其示出了本公开实施例提供的一种半导体存储器50的组成结构示意图。如图13所示，半导体存储器50可以包括前述实施例任一项的延时监测电路40。

这样，在本公开实施例中，对于半导体存储器50而言，其包括有延时监测电路40，在每次计数信号发生变化时仅涉及一个计数子信号的变化，即计数值跳变时涉及到的位切换(Bit Toggle)较少，避免向振荡器电路401引入噪声，从而提高半导体存储器的性能。

以上，仅为本公开的较佳实施例而已，并非配置为限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种计数电路，其特征在于，所述计数电路包括若干个计数模块；其中，

所述计数电路，配置为接收时钟信号，通过若干个所述计数模块对所述时钟信号进行计数，得到计数信号；

其中，一个所述计数模块配置为输出一组计数子信号，且所述一组计数子信号的编码方式为格雷编码，若干组计数子信号顺序组合形成所述计数信号，且所述计数信号的编码方式为格雷编码。

2.根据权利要求1所述的计数电路，其特征在于，若干个所述计数模块包括第一计数模块、第二计数模块、第三计数模块和第四计数模块；其中，

所述第一计数模块，配置为接收所述时钟信号，输出第一组计数子信号和第一进位时钟信号；

所述第二计数模块，配置为接收所述第一进位时钟信号，输出第二组计数子信号和第二进位时钟信号；

所述第三计数模块，配置为接收所述第二进位时钟信号，输出第三组计数子信号和第三进位时钟信号；

所述第四计数模块，配置为接收所述第三进位时钟信号，输出第四组计数子信号。

3.根据权利要求2所述的计数电路，其特征在于，每一个所述计数模块均包括时钟处理模块和计数处理模块；其中，

所述时钟处理模块，配置为接收计数时钟信号，对所述计数时钟信号进行计数，输出内部时钟信号和相应的进位时钟信号；其中，所述计数时钟信号是指所述时钟信号、所述第一进位时钟信号、所述第二进位时钟信号、所述第三进位时钟信号中的一个；

所述计数处理模块，配置为接收所述内部时钟信号，对所述内部时钟信号进行计数，输出相应的一组计数子信号。

4.根据权利要求3所述的计数电路，其特征在于，

所述计数模块，还配置为在所述计数时钟信号产生一个脉冲的情况下，控制所述进位时钟信号保持不变，并控制所述内部时钟信号产生一个脉冲，以改变所述一组计数子信号的计数值；或者，控制所述进位时钟信号产生一个脉冲，并控制所述内部时钟信号保持不变，以维持所述一组计数子信号的计数值不变。

5.根据权利要求4所述的计数电路，其特征在于，所述计数处理模块包括计数值输出模块和编码模块；其中，

所述计数值输出模块，配置为接收所述内部时钟信号和一组编码信号，根据所述内部时钟信号对所述一组编码信号进行采样，输出所述一组计数子信号；

所述编码模块，配置为接收所述一组计数子信号，运算输出所述一组编码信号。

6.根据权利要求5所述的计数电路，其特征在于，所述一组计数子信号包括A位计数子信号，所述一组编码信号包括A位编码信号；

所述计数值输出模块包括A个第一触发器；其中，

第i个第一触发器，其配置为接收所述内部时钟信号和第i位编码信号，并根据所述内部时钟信号对所述第i位编码信号进行采样，输出第i位计数子信号；i和A均为正整数，且i小于或等于A。

7.根据权利要求6所述的计数电路，其特征在于，所述编码模块包括A个编码子模块，第i个编码子模块用于输出第i位编码信号；

所述第i个编码子模块包括C个第一与门和一个第一或门；其中，

所述第一与门，配置为接收所述一组计数子信号中的部分计数子信号，运算输出译码信号；

所述第一或门，配置为接收C个所述第一与门各自输出的译码信号，运算输出所述第i位编码信号；其中，C为正整数。

8.根据权利要求5所述的计数电路，其特征在于，所述时钟处理模块包括比较模块和时钟产生模块，且所述比较模块包括判断模块和参考模块；其中，

所述判断模块，配置为接收所述一组编码信号和一组参考信号，对所述一组编码信号和一组参考信号进行比较，输出开关信号；

所述参考模块，配置为接收所述计数时钟信号、所述开关信号和所述一组计数子信号，输出所述一组参考信号；

所述时钟产生模块，配置为接收所述开关信号和所述计数时钟信号，输出所述内部时钟信号和所述进位时钟信号。

9.根据权利要求8所述的计数电路，其特征在于，

所述判断模块，还配置为在所述一组参考信号和所述一组编码信号对应相同的情况下，输出处于有效状态的所述开关信号；或者，在所述一组参考信号和所述一组编码信号并非对应相同的情况下，输出处于无效状态的所述开关信号；

所述参考模块，还配置为在所述开关信号处于有效状态的情况下，利用所述一组计数子信号更新所述一组参考信号的电平状态；在所述开关信号处于无效状态的情况下，保持所述一组参考信号不变；

所述时钟产生模块，还配置为在所述计数时钟信号产生一个脉冲且所述开关信号处于无效状态的情况下，控制所述进位时钟信号保持不变，并控制所述内部时钟信号产生一个脉冲，以改变所述一组计数子信号的计数值；或者，在所述计数时钟信号产生一个脉冲且所述开关信号处于有效状态的情况下，控制所述进位时钟信号产生一个脉冲，并控制所述内部时钟信号保持不变，以维持所述一组计数子信号的计数值不变。

10.根据权利要求9所述的计数电路，其特征在于，所述判断模块包括A个运算处理模块和一个第二与门；其中，

第i个所述运算处理模块，配置为接收第i位编码信号和第i位参考信号，运算输出第i个运算值；其中，所述第i个运算值用于指示第i位编码信号和第i位参考信号是否相同；

所述第二与门，用于接收A个所述运算处理模块输出的A个运算值，运算输出所述开关信号。

11.根据权利要求9所述的计数电路，其特征在于，所述一组参考信号包括A位参考信号，所述参考模块包括A个参考子模块，第i个参考子模块用于输出第i位参考信号；其中，

所述第i个参考子模块包括第一传输门、第二传输门和第二触发器；其中，

所述第一传输门，配置为接收所述开关信号和第i位计数子信号，并在所述开关信号处于有效状态的情况下，将所述第i位计数子信号输出为中间传输信号；

所述第二传输门，配置为接收所述开关信号的反相信号和所述第i位参考信号，并在所述开关信号处于无效状态的情况下，将所述第i位参考信号输出为所述中间传输信号；

所述第二触发器，配置为接收所述计数时钟信号和所述中间传输信号，根据所述计数时钟信号对所述中间传输信号进行采样，输出所述第i位参考信号。

12.根据权利要求9所述的计数电路，其特征在于，所述时钟产生模块包括传输子模块、采样子模块、第一运算子模块和第二运算子模块；其中，

所述传输子模块，配置为根据所述开关信号对第一逻辑信号和第二逻辑信号进行选择以输出第一处理信号；

所述采样子模块，连接所述传输子模块，配置为对所述第一处理信号进行采样，输出目标采样信号；

所述第一运算子模块，接收所述目标采样信号和所述计数时钟信号，输出所述内部时钟信号；

所述第二运算子模块，配置为接收所述目标采样信号和所述计数时钟信号，输出所述进位时钟信号。

13.根据权利要求12所述的计数电路，其特征在于，所述传输子模块包括第三传输门和第四传输门；所述采样子模块包括第三触发器和第四触发器；所述第一运算子模块包括第三与门，所述第二运算子模块包括第三反相器和第五触发器；其中，

所述第三传输门，配置为接收所述开关信号和第一标准逻辑信号，并在所述开关信号处于有效状态的情况下，将第一标准逻辑信号输出为所述第一处理信号；

所述第四传输门，配置为接收所述开关信号的反相信号和第二标准逻辑信号，并在所述开关信号处于无效状态的情况下，将所述第二标准逻辑信号输出为所述第一处理信号；

所述第三触发器，配置为根据所述计数时钟信号，对所述第一处理信号进行采样，输出中间采样信号；

所述第四触发器，配置为根据所述计数时钟信号，对所述中间采样信号进行采样，输出所述目标采样信号；

所述第三与门，配置为对所述计数时钟信号和所述目标采样信号进行与运算，输出所述内部时钟信号；

所述第三反相器，配置为对所述目标采样信号反相以输出反相目标采样信号；

所述第五触发器，配置为根据所述计数时钟信号对所述反相目标采样信号进行采样，输出所述进位时钟信号。

14.根据权利要求6、11和13任一项所述的计数电路，其特征在于，

在A个第一触发器、第二触发器、第三触发器、第四触发器和第五触发器中，每一触发器还配置为接收各自的复位信号，并根据接收到的复位信号进行复位处理。

15.一种延时监测电路，其特征在于，所述延时监测电路用于监测采样信号是否存在由于第一参数造成的延迟，所述第一参数至少包括以下的其中之一：制程工艺参数、工作电压参数和工作温度参数；

所述延时监测电路包括振荡器电路和如权利要求1-14任一项所述的计数电路；

所述振荡器电路，用于输出时钟信号；其中，所述时钟信号的振荡周期与所述采样信号的延迟值相同；

所述计数电路，配置为接收所述时钟信号；以及，在第一时间段和第二时间段内分别对所述时钟信号进行计数，得到第一计数结果和第二计数结果；其中，所述第一时间段和所述第二时间段的时间长度相同；

其中，在所述第一计数结果和第二计数结果相同的情况下，确定所述采样信号不存在由于工艺条件参数造成的延迟；在所述第一计数结果和第二计数结果不同的情况下，确定所述采样信号存在由于工艺条件参数造成的延迟。

16.一种半导体存储器，其特征在于，所述半导体存储器至少包括如权利要求15所述的延时监测电路。