SU1508350A2 - Дельта-модул тор - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и  вл етс  усовершенствованием устройства по авт.св. N 1345349. Его использование в устройствах цифровой обработки сигналов, амплитудно-временного анализа и системах сжати  данных позвол ет расширить функциональные возможности за счет определени  амплитудно-временных параметров двухпол рного сигнала в моменты изменени  знака его производной. Это достигаетс  благодар  введению блока буферной пам ти и цифрового анализатора сигнала, в котором анализируютс  тройки символов выходного дельта-модулированного сигнала. 2 з.п. ф-лы, 5 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике, может быть использовано в устройствах циф-. ровой обработки сигналов, амплитудно- временного анализа и системах сжати  данных и  вл етс  дополнительным к авт.св. № 1345349.

Цель изобретени  - расширение функциональных возможностей за счет определени  амплитудно-временных параметров двухпол рного сигнала в моменты изменени  знака его производной.

На фиг. 1 изображена функциональ- на  схема дельта-модул тора; на фиг .2 - схема блока управлени ; на фиг. 3 - выполнение цифрового анализатора сигнала; на фиг.4 и 5 - временные днаг граммы сигналов, по сн ющие работу . дельта-модул тора и цифрового анализатора сигнала.

Дельта-модул тор содержит (фиг.1) генератор 1 тактовых импульсов, компа

ратор 2, реверсивный счетчик 3, блок 4 управлени , преобразователь 5 код - напр жение, первый элемент ИЛИ 6, первый 7 и второй 8 формирователи перед-- него фронта, элемент ЗАПРЕТ 9, первый- элемент И 10, PST-триггер 11, .элемент 12 задержки, второй элемент ИЛИ 13, D-триггер 14, преобразователь 15 уровн , элемент 16 НЕ. элементы ИСКЛЮЧАЩЕЕ ИЛИ 17, сумматор 18, источник 19 логического нул , цифровой анализатор 20 сигнала, блок 21 буферной пам ти. На фиг. 1 также обозначены информационный вход 22, первый - п тый выходы 23-27. Блок 21 может быть выполнен на буферном регистре и коммутаторе.

Блок 4 управлени  содержит (фиг.2) элемент ИЛИ-НЕ 28, элемент И 29, два элемента НЕ 30 и 31, два элемента ЗАПРЕТ 32 и 33.

О1

о

00 Од

сд

14)

31508

Цифровой анализатор 20 сигнала содержит (фиг, 3) регистр 34 сдвига, элемент ИСКЛЮЧАКЩЕЕ ИЛИ 35, элемент 36 задержки, элемент И 37 и селектор 38 импулвсов, который может быть выполнен на одновибраторе 39 и элементе ЗАПРЕТ 40.

Дельта-модул тор работает следующим образом.

Работа устройства основана на принципах дельта-модул ции и осуществл етс  в два этапа. На первом этапе происходит преобразование двухпол рного входного аналогового сигнала в двоич- ные дельта-модулированные (ДМ) и п- разр дные импульсно-кодово-модулиро- ванные (ИКМ) сигналы. Последние представл ют в цифровом виде амплитудные параметры входного сигнала, а ДМ-сиг- налы - знак разности между входным сигналом и аппроксимирующим сигналом в обратной св зи. Указанные сигналы формируютс  на выходах 23 и 24 устройства с частотой повторени , опре- дел емой частотой дискретизации при дельта-модул ции и фиксируютс  в пам ти . На втором этапе осуществл етс  оперативный анализ изменени  знака производной входного сигнала. Если изменение имело место, на выходе 27 устройства дополнительно формируетс  импульсный сигнал, подтверждающий изменение знака производной входного сигнала, а запомненное значение ИКМ- сигнала передаетс  на выходы 25 и 26 устройства. Таким образом , ИКМ-сигналы формируютс  только в моменты времени , когда производна  входного сигнала измен ет знак. Одновременно фор- мируютс  и импульсные сигналы, подтверждающие это изменение. ИКМ-сигналы характеризуют амплитудные параметры входного сигнала, а интервалы времени между по влением двух соседних импульсных сигналов характеризуют временные параметры входного сигнала

Рассмотрим подробно, как работает дельта-модул тор. Входной двухпол р- ный сигнал Ug,; (фиг. 4а) с входа 22 поступает на вход преобразовател  15 .уровн  сигнала.

Блок 15 необходим дл  преобразовани  двухпол рного аналогового сигнала в однопол рный и может быть выполнен на операционном усилителе с опорным напр жением смещени . Опорное напр жение и коэффигщент усилени  преобразовател  15 выбирают та

0 5 0 5 0

5

КИМ образом, чтобы его выходной сигнал находилс  в интервале (q., q), где q - шаг квантовани  дельта-модул тора .

Блоки 2 - 18 под воздействием импульсов , поступающих с генератора 1, реобразуют входной сигнал в одноразр дные дельта-кодовые и. п-раз.р дные ИКМ-сигналы.

Дельта-код на выходе D-триггера 14 формируетс  следующим образом.

Если входное напр жение U, не выходит за интервал (-U,,, U), аппроксимирующее напр жение U дельта-модул тора отслеживает входной сигнал. Реверсивный счетчик 3 в этом случае заполнен до соответствующего значени , ввиду чего на первом и втором выходах блока 4 .управлени  сигналы, фиксирующие крайние состо ни  счетчика 3 (минимальное - 00...01 и максимальное - 11...1), отсутствуют. Поэтому на выходах элементов ИЛИ 6 и И 10 сигналы также отсутствуют, а выходной сигнал компаратора 2 через элементы ЗАПРЕТ 9 и ИЛИ 13 поступает на информационный вход D-триггера 14.

Триггер 14 выполн ет функцию фиксирующей цепи нулевого пор дка. Элемент 12 необходим дл  согласовани  быстродействи  блоков 2,4-5 (фиг.46). Сигнал (фиг.4в) соответствует значени м прироста аппроксимирующего напр жени  Ug. и представл ет собой одноразр дный дельта-код. При выполнении услови  Ug Иц выходные импульсы генератора 1 через блок 4 уп- .равлени  заполн ют реверсивный счетчик 3 до минимального, при Ug -UH или максимального, при Ug U состо ни . В результате этого импульсы на третьем и четвертом выходах блока 4 управлени  отсутствз ют, происходит блокировка реверсивного счетчика 3, а по вление сигнала на первом (при Ug S/-Un() или втором (при . Цц) выходах блока 4 разрешает прохождение выходного сигнала RST-триггера 11 через элементы И 10 и 1-ШИ 13 на D-вход триггера 14, на выходе которого формируетс  код - чередующа с  последовательность единиц и нулей, соответствующа  значению U. Наличие установочных R и S-входов в счетном триггер е 11 и блоков 7 и 8 не допускает случайных сбоев в выходном дельта-коде при вы- полнении услови  Ug lUnlПр мой n-разр дный параллельный код который соответствует значению (величине и,знаку) входного двухпол рного сигнала Ug, , подаваемого на вход 22 устройства, формируетс  следующим образом .

Значени  п-1 младиих разр дов с выходов реверсивного счетчика 3 подаютс  на первые входы элементов ИСКЛЮ- ЧАКЯДЕЕ ИЛИ 17, на вторые входы которых поступают инвертированные значени  старшего (п-го) разр да счетчика 3. Сигнал с вьшода п-го разр да счетчика 3 используетс  дл  управлени  работой элементов 17, которые работают как повторители, когда значение на выходе старшего разр да реверсивного счетчика 3 соответствует логической единице ( 0), или же как инверторы, когда значение старшего разр да соответствует логическому нулю (Up,0). Выходные сигналы с выходов элементов 17 поступают на первые информационные входы (п-1)- разр дного двоичного сумматора 18 (фиг, Аг), где происходит их суммирование с инвертированными значени ми старшего разр да п-разр дного кода на выходах реверсивного счетчика 3, подаваемого на вход переноса сумматора 18 через элемент НЕ 16 (фиг. 4д), и с уровн ми логического нул , подаваемьи-т на вторые информационные входы сумматора 18. В св зи с Этим при Uej( О на выходах сумматора 8 значени  разр дов равны соответствующим значени м (п-1)-х младших разр дов на выходе реверсивного счетчика 3, а сигнал на выходе элемента НЕ 16 равен логическому нулю. Если же и.0, то значени  (п-1)-х мпадших разр дов счетчика 3 инвертируютс  и к ним добавл етс  единица младшего разр да, а сигнал на выходе элемента НЕ 16 равен логической единице ,

Формирование амплитудно-временных параметров входного сигнала только в моменты времени, когда его производна . измен ет знак, осуществл етс  образом.

Сигналы в виде параллельного двоичного кода поступают на информационные входы буферного блока 21 пам ти, который производит их запоминание на врем  одного периода дискретизации . Одновременно с запоминанием одноразр дный дельта-код, формирун ций8350

,

10

15

20

25

30

35

40

45

50

55

с  на первом выходе 23, подаетс  на информационный вход цифрового анализатора 20 сигнала. В анализаторе 20 на основе логической обработки дельта-кода осуществл етс  оперативный анализ изменени  знака производной входного сигнала. Если изменение имело место, на выходе анализатора 20. формируютс  импульсные сигналы (фиг. 4е), а запомненные ранее значени  входного сигнала в блоке 21 поступают на четвертые выходы 27 (фиг. 4ж,з). При этом интервалы вре- ментмежду импульсными сигналами, фор- 1.1ИРУЮЩИМИСЯ на выходе анализатора 20, характеризуют временные параметры входного сигнала.

Цифровой анализатор 20 сигнала осуществл ет оперативный анализ изменени  знака производной входного сигнала следующим образом (фиг. 5).

Известно, что по вление подр д не менее двух единичных или нулевых символов ДМ-последовательности указывает соответственно на рост или спад входного сигнала. Ввиду того, что при нулевом или посто нном входном сигнале, а также при выполнении услови  Ug, 1 формируетс  дельта-код в виде чередующихс  нулей и единиц (...0101 ... или ...1010...), анализ изменени  знака производной входного сигнала в анализаторе 20 осуществл етс  по составу трехэлементной па чки дельта-кода . Одноразр дный дельта-код с первого выхода 23 подаетс  на информационный вход двухразр дного регистра 34 сдвига. В i-й момент времени на его входе и выходах первого и второго разр дов формируетс  значение дельта-кода в i-й, (1-1)-и и (1-2)-й моменты времени соответственно. Ана- ЛИЗ производитс  только по первому и третьему символам трехэлементной пачки дельта-кода, поэтом сигналы с входа и выхода второго разр да регистра 34 подаютс  на входы элемента ИС- КЛЮЧАРЛДЕЕ ИЛИ 35.

В таблице приведены значени  выход ного сигнала элемента 35 при всех возможных комбинаци х символов трехэлементной пачки дельта-кода.

Сигнал на выходе элемента 35 формируетс  в i-й момент времени при условии

Claims (3)

1. l.

   35

   О,и,,; и

   4 1-i

   71508

   Таким образом, единичный сигнал на выходе элемента 35 фо)мируетс  при прохождении входного сигнала Ug через точки, лежащие между участками возрастани , убывани  или посто нного значени , т.е. в моменты времени, когда производна  входного сигнала измен ет знак. Сигнал с выхода эле- ; мента 35 подаетс  на первый вход эле- мента И 37, на второй вход которого через элемент 36 задержки подаютс  тактовые импульсы ,. Врем  t задержки тактовых сигналов в элементе 36 выбирают из услови : t,t, где tврем  срабатывани  элементов 34 и 35. Единичный сигнал на выходе элемента И 37 формируетс  лишь при единичных значени х сигналов на его обоих входах. При этом возможны случаи (фиг. 5), когда на выходе элемента 37 по вл етс  следующие подр д два импульса . Дл  устранени  этого и выбора только ОДНОГО из них выходные импульсы элемента И 37. передаютс  на выход цифрового анализатора 20 через селектор 38 импульсов, выполненный на од- новибраторе 39 и элементе ЗАПРЕТ 40. Длительность импульса на выходе од- новибратора 39 выбирают из услови 

   ,

   где Т - период повторени  импульсов тактового генератора 1.

   Таким образом, на первом, втором, и третьем выходах 23-25 дельта-модул тора с посто нной частотой повторени  формируютс  соответственно одноразр дный и п-разр дный пр мой Нга -коды, принадлежащие номинальному диапазону, а На четвертых 26 и п том 27 выходах формируютс  соответственно a mлитyдныe . и временные параметры двухпол рного входного сигнала лишь в моменты изменени  знака его производной .

   s 0 5 0

   Q

   5

   8

   тор сигнала и блок, буферной пам ти, тактовые входы которых объединены и подключены к выходу элемента задержки , информационные входы цифрового анализатора сигнала и блока буферной пам ти подключены соответственно к выходу второго триггера и к выходам сумматора и элемента НЕ, выходы блока буферной пам ти  вл ютс  четвертыми выходами дельта-модул тора, выход цифрового анализатора сигнала соединен с входом разрешени  считьгоани  блока буферной пам ти и  вл етс  п тым выходом дельта-модул тора.
2. 2.Дельта-модул тор по п. 1, отличающийс  тем, что цифровой анализатор сигнала содер ит регистр сдвига, элемент ИСКЛЮЧАЩЕЕ ИЛИ, элемент И, селектор импульсов и элемент задержки, вход которого объединен с тактовым входом регистра сдвига и  вл етс  тактовым входом анализатора , .информационный вход регистра. сдвига объединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и  вл етс  информационным входом анализатора, выход второго разр да регистра сдвига сЬединен с вторым входом элемента ИСКПЮЧАВДЕЕ ИЛИ, выход которого и выход элемента задержки подключены

   к первому и второму входам элемента И, выход которого соединен с входом селектора импульсов, выход кото- .рого  вл етс  выходом анализатора.
3. 3.Дельта-модул тор по п. 2, о т- личающийс  тем, что селектор импульсов содержит одновибратор; и элемент ЗАПРЕТ, разрешающий вход которого объединен с входом одновиб- ратора и  вл етс  входом селектора, выход одновибратора соединен с запрещающим входом элемента ЗАПРЕТ, выход которого  вл етс  выходом селектора.

   Формула изобретени 

   1. Дельта-модул тор по авт. ев. № 1345349, отличающийс  тем, что, с целью расширени  функциональных возможностей дельта-модул тора за счет определени  амплитудно- временных характеристик двухпол рко- го входного сигнала в моменты измене ни  знака его производной, в дельта- модул тор введены цифровой анализа

   (

   L iiiJ

   и

   Ъ5()

   Фи.2

   Фиг. 5