JP2005322376A - マルチポートメモリ素子 - Google Patents

Abstract

【課題】電流センシング方式のグローバルデータバスの送受信構造において初期動作時に最初のハイデータのフェイル現象を防止できるマルチポートメモリ素子を提供すること。
【解決手段】複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する複数のバンクと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する１つ以上のポートと、それぞれのバンクと前記グローバルデータバスのバスラインとの間に接続され、該当バンクのリダンダントカラム及びノーマルカラムを選択的に前記グローバルデータバスと接続する複数のスイッチング手段と、前記スイッチング手段のターンオン期間を該当バンクが実質的に動作する期間に制限する制御手段とを備える。
【選択図】図１３

Description

本発明は半導体メモリに関し、特に、マルチポートメモリ素子に関するものであり、より詳しくはマルチポートメモリ素子のグローバルデータバスに対する初期電圧の改善技術に関する。

ＲＡＭを初めとする大部分のメモリ素子は、複数の入出力ピンセットを有する１つのポートを備える。すなわち、例えばコンピュータ用のチップセットとのデータ交換のための１つのポートのみを備えている。しかし、近年はチップセットとメモリの機能期分が曖昧になっており、チップセットとメモリの統合も考慮されている。このような傾向から周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチポートメモリ素子が求められている。ところが、このようなマルチポートメモリ素子を実現するためには、複数のポートのうちのどのポートからも全てのメモリセルへのアクセスが可能でならなければならない。

そこで、本願の出願人は、下記特許文献１においてマルチポートメモリ素子のアーキテクチャを提案した（２００３年１２月１７日付で出願した大韓民国特許出願第２００３−９２３７５号参照）。

図１は、大韓民国特許出願第２００３−９２３７５号に係る２５６ＭマルチポートＤＲＡＭのアーキテクチャを示すブロック図である。

図１を参照すると、提案された２５６ＭマルチポートＤＲＡＭは、それぞれ複数のメモリセルとローデコーダＲＤＥＣを備え、コア領域を４分割した各四分割面に一定数だけロー方向（図１では左右方向）に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、第１及び第３四分割面と第２及び第４四分割面との間にコア領域を二分するように配置され、入力されるコマンド、アドレスなどを利用して内部コマンド信号、内部アドレス信号、制御信号を生成してメモリ素子を構成する各構成要素の動作を制御する制御部１００と、各四分割面の縁に配置されてそれぞれ他のターゲットデバイスと独立して通信を行う複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分割面に対応するバンク及びポートの間にロー方向に配置されてパラレルデータを伝送する第１ないし第４グローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤと、ロー方向に隣接する２つのグローバルデータバスの間に配置されて２つのグローバルデータバスを選択的に接続する第１及び第２グローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと、各バンクのカラム方向（図では上下方向）に配置されてバンク内部のデータ伝送を行う複数のトランスファバスＴＢと、カラム方向に隣接する２つのバンクの間に配置されて２つのバンクのトランスファバスＴＢを選択的に接続する複数のトランスファバス接続部ＴＧと、各バンクと該当バンクが属する四分割面のグローバルデータバスとの間に配置されて各トランスファバスＴＢと該当グローバルデータバスとの間のデータ交換を行う複数のバス接続部ＴＬと、各ポートとそのポートが属する四分割面のグローバルデータバスとの間に配置されて該当ポートとグローバルデータバスとの間のデータ送受信を行う複数のデータ伝達部ＱＴＲＸとを備える。

以下、上記の２５６ＭマルチポートＤＲＡＭの細部構成を説明する。

１６のバンクｂａｎｋ０〜ｂａｎｋ１５は、それぞれ１６Ｍ（８ｋロー×２ｋカラム）のＤＲＡＭセルとローデコーダＲＤＥＣとを備え、各バンクの内部には通常のＤＲＡＭコア領域において必須のビットライン感知増幅器、イコライザなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５はコア領域を４分割する各四分割面に４個ずつロー方向に配置される。具体的に、コア領域の第１四分割面（左側上）にはバンクｂａｎｋ０、バンクｂａｎｋ２、バンクｂａｎｋ４、バンクｂａｎｋ６が、第２四分割面（右側上）にはバンクｂａｎｋ８、バンクｂａｎｋ１０、バンクｂａｎｋ１２、バンクｂａｎｋ１４が、第３四分割面（左側下）にはバンクｂａｎｋ１、バンクｂａｎｋ３、バンクｂａｎｋ５、バンクｂａｎｋ７が、第４四分割面（右側下）にはバンクｂａｎｋ９、バンクｂａｎｋ１１、バンクｂａｎｋ１３、バンクｂａｎｋ１５がそれぞれ配置されている。一方、ローデコーダＲＤＥＣは各バンクの一側に隣接するバンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、１つのページ（カラム）は４個のセグメント（各セグメントは５１２個のセルからなる）に区分される。

また、制御部１００はパケット形態で伝送されるコマンド、アドレスなどを利用して内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リード（Ｒｅａｄ）コマンド信号ＲＤ、内部ライト（Ｗｒｉｔｅ）コマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファゲート制御信号ＴＧＣ、ポート／パイプレジスタフラグ信号ＰＲＦＧ、ポート／パイプレジスタデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの制御信号を生成して、メモリ素子を構成する各構成要素の動作を制御する制御ブロックである。

また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分割面のダイ（ｄｉｅ）の縁部（該当四分割面の全てのバンクが共有する長軸辺部分）にそれぞれ２個ずつ配置される。具体的には、第１四分割面にはｐｏｒｔ０、ｐｏｒｔ２が、第２四分割面にはｐｏｒｔ４、ｐｏｒｔ６が、第３四分割面にはｐｏｒｔ１、ｐｏｒｔ３が、第４四分割面にはｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートはシリアルＩ／Ｏインターフェースをサポートし、それぞれ他のターゲットデバイス（例えば、チップセット、グラフィックチップなど）と独立した通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７がシリアル入出力インターフェースをサポートする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７はデータ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝達された送受信信号をバッファするパッドバッファ（リードバッファ、ライトバッファ）と、受信したデータをデコードするデコーダと、送信するデータをエンコードするエンコーダと、受信したシリアルデータをパラレルデータに変換して送信するパラレルデータをシリアルデータに変換するデータ変換器などを備えている。

また、第１四分割面のバンクとポートとの間には、第１グローバルデータバスＧＩＯ＿ＬＵが、第２四分割面には第２グローバルデータバスＧＩＯ＿ＲＵが、第３四分割面には第３グローバルデータバスＧＩＯ＿ＬＤが、第４四分割面には第４グローバルデータバスＧＩＯ＿ＲＤが配置されている。第１ないし第４グローバルデータバスＧＩＯ＿ＬＵ、ＧＩＯ＿ＲＵ、ＧＩＯ＿ＬＤ、ＧＩＯ＿ＲＤは、それぞれ該当する四分割面のバンク、ポート及びグローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄと接続される双方向データバス（５１２ビット）である。

一方、第１グローバルデータバスＧＩＯ＿ＬＵと第２グローバルデータバスＧＩＯ＿ＲＵは、第１グローバルデータバス接続部ＰＲ＿Ｕを介して接続されることができ、第３グローバルデータバスＧＩＯ＿ＬＤと第４グローバルデータバスＧＩＯ＿ＲＤは、第２グローバルデータバス接続部ＰＲ＿Ｄを介して接続されることができる。第１及び第２グローバルデータバス接続部ＰＲ＿Ｕ、ＰＲ＿Ｄは、グローバルデータバスのライン数（５１２）に対応する双方向パイプレジスタを備えている。

また、トランスファバスＴＢは、各バンクのビットライン感知増幅器と該当バンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファバスＴＢのライン数は１つのセグメントに該当するセルの数（例えば、５１２）と同じであり、差動バスで具現される。

また、トランスファバス接続部ＴＧは、トランスファバスＴＢのライン数に対応する数のＭＯＳトランジスタで具現できる。トランスファバスＴＢが差動バスであるため、１つのトランスファバス接続部ＴＧは計５１２対のＭＯＳトランジスタで具現できる。このような理由からトランスファバス接続部ＴＧをトランスファゲートとも呼ぶことにする。

また、バス接続部ＴＬは５１２個のトランスファラッチが１セットとなり、合計１６セットが備えられている。各トランスファラッチはリード用バス接続回路（ＤＲＡＭのＩＯ感知増幅器に該当する）とライト用バス接続回路（ＤＲＡＭのライト駆動部に該当する）とから構成される。ここで、リード用バス接続回路は、トランスファバスＴＢに出力されたリードデータ（読み出しデータ）を感知してラッチするリード感知増幅器と、ラッチされたデータを該当バンクが属する四分割面のグローバルデータバスで駆動するリード駆動部とを備える。また、ライト用バス接続回路は、グローバルデータバスに出力されたライトデータ（書き込みデータ）を感知してラッチするライトラッチと、トランスファバスＴＢでライトデータをドライブするライト駆動部とを備える。

また、データ伝達部ＱＴＲＸは、対応するポートに印加されたライトデータをグローバルデータバスに伝達する５１２個の送信器ＱＴＸとグローバルデータバスから印加されたリードデータを受信して該当ポートに伝達する５１２個の受信器ＱＲＸとを備える。

図１には示していないが、これら以外にも、提案された２５６ＭマルチポートＤＲＡＭはダイの各隅部に配置され、外部電圧を印加されて内部電圧を生成する電圧生成器、第１四分割面及び第２四分割面に対応するポートの間、そして第３四分割面及び第４四分割面に対応するポートの間に配置されたテストロジック、ダイの縁に配置されたクロックパッドをはじめとする各種パッドなどをさらに備えている。

また、各四分割面には、制御部１００からバンクに到るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤと、制御部１００からバンクに到るアドレスラインＡＡＡ＜０：１＞、ＰＡＡ＜０：１＞、ＲＡＡ＜０：１＞、ＷＡＡ＜０：１＞、ＲＡ＜０：１２＞、ＲＳＡ＜０：１＞、ＷＳＡ＜０：１＞とが備えられている。そして、制御部１００の左右側には、それぞれ制御部１００からトランスファバス接続部ＴＧに到るトランスファゲート制御ラインＴＧＣ＜０：３＞が備えられている。

図２は、図１に示した２５６ＭマルチポートＤＲＡＭのカラムの構成単位であるセグメントとトランスファバスＴＢとの関係を説明するためのブロック図である。

図２を参照すると、提案された２５６ＭマルチポートＤＲＡＭは、従来の通常のＤＲＡＭのように複数のメモリセルアレイ２００とビットライン感知増幅器アレイ２１０とを備えている。１つのメモリセルアレイ２００を基準にすれば、一対のトランスファバスＴＢ＜０＞、ＴＢｂ＜０＞はメモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続されている（破線で囲まれた領域Ａを参照）。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ他のセグメント選択信号ＳＧＳ＜０：３＞により制御される。これは、従来の通常のＤＲＡＭのカラム選択信号Ｙｉに対応する信号である。したがって、２ｋカラムの場合、１つのローと１つのセグメントが選択されると、同時に５１２個のセルが選択されてそれらに対応する５１２ビットのトランスファバスＴＢ＜０：５１１＞とデータの交換が行われる。

一方、第１四分割面の各バンクに対応するトランスファバスＴＢは、同一カラム軸上に配置された第３四分割面の各バンクに対応するトランスファバスＴＢとトランスファゲートＴＧを介して接続され得る（５１２個のＴＧは１セットで構成され、合計８セットである）。すなわち、トランスファゲートＴＧは、同一カラム軸上に配置された２つのバンク（これをアレイとする）に対応するトランスファバスＴＢとの間に配置されて、２つのトランスファバスＴＢを選択的に接続させる。トランスファゲートＴＧを制御するための制御信号ＴＧＣは制御部１００で生成される。

以下、上記のように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。

図３Ａは、図２に示した２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示すブロック図であり、図３Ｂは同ＤＲＡＭのノーマルライト経路を示すブロック図である。

まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする（読み出す）場合を説明する。

図３Ａを参照すると、ポートｐｏｒｔ０を介してリード動作と関連するコマンド、アドレスなどがパケット形態で印加されると、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー（ワードライン、ＷＬ）を活性化させ、引き続き、バンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレスＲＡＡ及びリードセグメントアドレスＲＳＡを生成する。これにより、ビットライン感知増幅器ＢＬＳＡはリードセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅してトランスファバスＴＢ、ＴＢｂで駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂに出力されたリードデータを感知して第１グローバルデータバスＧＩＯ＿ＬＵでデータを駆動する。次に、第１グローバルデータバスＧＩＯ＿ＬＵに伝達されたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信器ＱＲＸを経てポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは所定のデータ単位のパケットに変換されて、シリアルデータの形態でポートｐｏｒｔ０と接続されたターゲットデバイスに伝送される。その後、制御部１００は、内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。このとき、該当アレイのトランスファバス接続部ＴＧは、スイッチオフ状態になって、バンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂと、同一アレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、ＴＢｂとの間の接続が切れる。説明を省略した符号「ＢＬ、ＢＬＢｂ」はビットライン対を、「Ｔ」はセルトランジスタを、「Ｃ」はセルキャパシタをそれぞれ表わす。

次に、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする（書き込む）場合を説明する。

図３Ｂを参照すると、ポートｐｏｒｔ０を介してライト動作と関連するコマンド、アドレス、データなどがパケット形態で印加されると、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー（ワードライン、ＷＬ）を活性化させ、引き続き、バンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。このとき、制御部１００のスケジューリングによりポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータがライトセグメントアドレスＷＳＡに対応するセグメント（５１２個のメモリセル）に記録される。ポートｐｏｒｔ０でパラレルデータに変換されたデータは、データ伝達部ＱＴＲＸの送信器ＱＴＸを経て第１グローバルデータバスＧＩＯ＿ＬＵにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して再びバンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂにロードされたデータはライトセグメントアドレスＷＳＡに対応するビットライン感知増幅器ＢＬＳＡを介して５１２個のメモリセルに格納される。その後、制御部１００は内部非活性化コマンド信号ＰＣＧ、非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。

図４Ａは、図２に示した２５６ＭマルチポートＤＲＡＭのクロスリード経路を示すブロック図であり、図４Ｂは同ＤＲＡＭのクロスライト経路を示すブロック図である。

まず、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を説明する。

図４Ａを参照すると、全般的な動作は上述したノーマルリード時にほぼ類似しているが、該当アレイのトランスファバス接続部ＴＧがスイッチオン状態になってバンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂと、同一アレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、ＴＢｂとが互いに接続されている点が上述したノーマルリード時と異なる。一方、バンクｂａｎｋ１のトランスファバスＴＢ、ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ＿ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を経てターゲットデバイスに伝達される。

次に、ポートｐｏｒｔ１を介してバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を説明する。

図４Ｂを参照すると、全般的な動作は上述したノーマルライト時にほぼ類似しているが、該当アレイのトランスファバス接続部ＴＧがスイッチオン状態になってバンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂと、同一アレイ内のバンクｂａｎｋ１のトランスファバスＴＢ、ＴＢｂとが互いに接続される点が上述したノーマルライト時と異なる。この場合、ポートｐｏｒｔ１に印加されたデータはポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３グローバルデータバスＧＩＯ＿ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経てバンクｂａｎｋ０のトランスファバスＴＢ、ＴＢｂでロードされる。その後の過程は上述したノーマルライト時と同じである。

一方、第１グローバルデータバスＧＩＯ＿ＬＵと第２グローバルデータバスＧＩＯ＿ＲＵとの間でのデータ交換が必要な場合は、第１グローバルデータバス接続部ＰＲ＿Ｕを介して２つのグローバルデータバスを接続し、第３グローバルデータバスＧＩＯ＿ＬＤと第４グローバルデータバスＧＩＯ＿ＲＤとの間でのデータ交換が必要な場合には、第２グローバルデータバス接続部ＰＲ＿Ｄを介して２つのグローバルデータバスを接続すればよい。

上述したように、提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７で全てのセグメントをアクセスでき、複数のポートを介して独立したアクセスが可能であるため、グローバルデータバスがオーバーラップしない範囲で同時にマルチアクセスが可能である。また、新しいアーキテクチャの適用によりコア領域の各四分割面で５１２ビットのデータを並列に処理でき、ポートではシリアルにデータを入出力できる。したがって、レイアウトの面積増加を最小化し、パッケージングが容易であり、データバスでのデータ線路間のスキュー問題を引き起こさず、バンド幅を大きく増加させることができる。

図５は、図１に示した２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示すブロック図である。

図５を参照すると、マルチポートＤＲＡＭでは、入出力インターフェースであるポートとメモリセルブロックであるバンクとの間には、互いにデータを交換できるグローバルデータバスＧＩＯが存在する。また、グローバルデータバスＧＩＯとポートとの間のデータ送受信のためにデータ伝達部ＱＴＲＸが存在し、グローバルデータバスＧＩＯとバンクとの間のデータ送受信のためにバス接続部ＴＬが存在する。

図６は、図１に示した２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するためのブロック図である。

図６を参照すると、全体チップは、それぞれが独立したＤＲＡＭのように動作可能な４個の四分割面Ｑｕａｒｔｅｒ＿ＬＵ、Ｑｕａｒｔｅｒ＿ＲＵ、Ｑｕａｒｔｅｒ＿ＬＤ、Ｑｕａｒｔｅｒ＿ＲＤを有しており、各四分割面Ｑｕａｒｔｅｒ＿ＬＵ、Ｑｕａｒｔｅｒ＿ＲＵ、Ｑｕａｒｔｅｒ＿ＬＤ、Ｑｕａｒｔｅｒ＿ＲＤの構成は同じである。第１四分割面Ｑｕａｒｔｅｒ＿ＬＵを例として説明すると、グローバルデータバスＧＩＯには４個のバンクと２個のポート、そしてグローバルデータバス接続部ＰＲ＿Ｕが接続されている。すなわち、１つの茎に７つの枝が接続された形状を取っている。このように１つのグローバルデータバスＧＩＯを複数ヶ所で共有する場合、グローバルデータバスＧＩＯのローディング（ｌｏａｄｉｎｇ）が大きくなる問題や、データ干渉問題などが発生し得る。

図７は、図１に示した２５６ＭマルチポートＤＲＡＭにおける最悪のリードケース及び最悪のライトケースを示すブロック図である。

図７を参照すると、１つのグローバルデータバスＧＩＯは、５１２個のバスラインを備え、横方向配線と縦方向配線が存在する。通常のシリコンプロセスで縦方向配線は第１金属配線で具現し、横方向配線は第２金属配線で具現する。このように、階層的な金属配線構造を用いる理由は、配線をより容易にするためであり、通常第２金属配線よりも下部に位置する第１金属配線の抵抗値がより大きい。ところが、図７に示したように縦方向配線（第１金属配線）の長さはライン毎に大きな差異がある。これによって、各バスラインのロード値が異なる結果を招く場合がある。

このような各バスライン毎のロード値の差異とともに、データ伝送経路によるロード値の差異も生じる。例えば、ポートｐｏｒｔ０とバンクｂａｎｋ６との間にリードまたはライトが行われると、データ伝送経路が最も長くなるため、グローバルデータバスＧＩＯのローディングも最も大きくなる。しかし、これはグローバルデータバスＧＩＯのライン配置をいかなる方式で行うかによって変えることができ、ポートｐｏｒｔ０とバンクｂａｎｋ６との間のデータ伝送が常に最も悪いケースとは言えない。

上述したように、提案されたマルチポートＤＲＡＭは、５１２ビットのグローバルデータバスＧＩＯを備えている。提案されたバンド幅が最も大きいＤＲＡＭ（ＤＤＲ２）のグローバルデータバスが６４本のバスラインを有する場合に比べると、バスラインの数が非常に多いことが分かる。

グローバルデータバスのライン数が６４以下の場合は、バスを介して伝達されるデータがコア電圧Ｖｃｃレベルでフルスイングしてもその電流消費量がそれほど大きい問題にはならなかったが、グローバルデータバスのライン数が６４よりも増加すると、すなわち１２８、２５６、５１２本に増えればデータ伝送の際に多くの電流が消費されて、電力問題を引き起こす。

このような広いバス幅のグローバルデータバスにおける電力問題を解決するために、本願の出願人は、下記特許文献２において、既存の電圧ドライビング方式ではなく、電流センシング方式を用いるグローバルデータバス送受信構造を提案した（２００３年１２月２２日付で出願された大韓民国特許出願第２００３−９４６９７号参照）。

図８は、大韓民国特許出願第２００３−９４６９７号に開示されたデータ伝達部ＱＴＲＸ及びバス接続部ＴＬの送信器及び受信器の回路構成を示すブロック図である。

図８を参照すると、バス接続部ＴＬの送信器ＴＸは、グローバルデータバスＧＩＯと接地電圧端Ｖｓｓとの間に順に接続され、それぞれデータ信号ＴＸ１及びデータ駆動パルスＤＰ１をゲート入力とするＮＭＯＳトランジスタＮ５、Ｎ６を備えている。

そして、バス接続部ＴＬの受信器ＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレイン及びゲートがダイオード接続されたＰＭＯＳトランジスタＰ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ２と、ソースがＰＭＯＳトランジスタＰ１のドレインに接続され、ドレインがグローバルデータバスＧＩＯに接続され、ゲートに基準電圧ＶＲが印加されるＮＭＯＳトランジスタＮ１と、ソースがＰＭＯＳトランジスタＰ２のドレイン（出力ノード）に接続され、ゲートに基準電圧ＶＲが印加されるＮＭＯＳトランジスタＮ２と、ソースがＮＭＯＳトランジスタＮ２のドレインに接続され、ドレインが接地電圧端Ｖｓｓに接続され、ゲートにデータ評価信号ＥＶＡＬ１が印加されるＮＭＯＳトランジスタＮ９とを備えている。

一方、データ伝達部ＱＴＲＸの送信器ＱＴＸは、グローバルデータバスＧＩＯと接地電圧端Ｖｓｓとの間に順に接続され、それぞれデータ信号ＴＸ２及びデータ駆動パルスＤＰ２をゲート入力とするＮＭＯＳトランジスタＮ７、Ｎ８を備えている。

そして、データ伝達部ＱＴＲＸの受信器ＱＲＸは、ソースが電源電圧端ＶＤＤに接続され、ドレイン及びゲートがダイオード接続されたＰＭＯＳトランジスタＰ３と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ４と、ソースがＰＭＯＳトランジスタＰ３のドレインに接続され、ドレインがグローバルデータバスＧＩＯに接続され、ゲートに基準電圧ＶＲが印加されるＮＭＯＳトランジスタＮ３と、ソースがＰＭＯＳトランジスタＰ４のドレイン（出力ノード）に接続され、ゲートに基準電圧ＶＲが印加されるＮＭＯＳトランジスタＮ４と、ソースがＮＭＯＳトランジスタＮ４のドレインに接続され、ドレインが接地電圧端Ｖｓｓに接続され、ゲートにデータ評価信号ＥＶＡＬ２が印加されるＮＭＯＳトランジスタＮ１０とを備えている。

一方、グローバルデータバスＧＩＯは、実際には長い金属配線で具現されるが、これは等価的に抵抗ＲとキャパシタＣで表している。また、バス接続部ＴＬとグローバルデータバスＧＩＯとの間に存在するスイッチは、図９に示すように、各バンク毎、各バスライン毎に存在するスイッチＳＷ０〜ＳＷ６であるが、これについては後述する。

グローバルデータバスＧＩＯを介したバス接続部ＴＬの送信器ＴＸとデータ伝達部ＱＴＲＸの受信器ＱＲＸとの間のデータ伝送をリード（Ｒｅａｄ）ＲＤとし、グローバルデータバスＧＩＯを介したデータ伝達部ＱＴＲＸの送信器ＱＴＸとバス接続部ＴＬの受信器ＲＸとの間のデータ伝送をライト（Ｗｒｉｔｅ）ＷＴとする。

このようなデータ伝送構造は、基本的に送信器ＴＸ、ＱＴＸで伝送するデータ信号ＴＸ１、ＴＸ２の状態に応じてグローバルデータバスＧＩＯを充電または放電し、受信器ＲＸ、ＱＲＸでグローバルデータバスＧＩＯの状態を感知する方式である。

図１０Ａは、図８に示したデータ伝達部ＱＴＲＸ及びバス接続部ＴＬの送信器及び受信器の回路の正常なデータ伝送時のタイミングチャートである。

以下、図１０Ａを参照して、バス接続部ＴＬの送信器ＴＸとデータ伝達部ＱＴＲＸの受信器ＱＲＸとの間のデータ伝送、すなわち、リードＲＤ動作時を例として図８に示した回路の動作を説明する。

データ駆動パルスＤＰ１はリード動作時にクロックに同期して論理レベルハイに活性化され、バンクから出力されたデータがグローバルデータバスＧＩＯに出力されるようにする信号であり、データ評価信号ＥＶＡＬ２はデータ駆動パルスＤＰ１が論理レベルハイに活性化された時点から一定時間（グローバルデータバスＧＩＯの充填／放電がある程度行われるマージン）の後に論理レベルハイに活性化されてグローバルデータバスＧＩＯに出力されたデータを評価する信号である。

まず、バス接続部ＴＬの送信器ＴＸに入力されたデータ信号ＴＸ１及びデータ駆動パルスＤＰ１がそれぞれ論理レベルハイであれば、ＮＭＯＳトランジスタＮ５及びＮ６がターンオンされてグローバルデータバスＧＩＯが放電される。このとき、データ伝達部ＱＴＲＸの受信器ＱＲＸのノードＡ２の電位がＶＤＤ−Ｖｔｐ（ここで、ＶｔｐはＰＭＯＳトランジスタのしきい電圧）以下に低下し、これにより、ＰＭＯＳトランジスタＰ３、Ｐ４がターンオンされてデータ伝達部ＱＴＲＸの受信器ＱＲＸの出力信号ＤＡＴＡ２は論理レベルハイになる。すなわち、論理レベルハイのデータがグローバルデータバスＧＩＯを介して正常に伝達されることが分かる。

次に、データ信号ＴＸ１が論理レベルローであり、データ駆動パルスＤＰ１が論理レベルハイであれば、グローバルデータバスＧＩＯが充電された状態を維持するので、データ伝達部ＱＴＲＸの受信器ＱＲＸのノードＡ２は放電されず、これにより、ＰＭＯＳトランジスタＰ４が出力端を強く論理レベルハイに駆動できなくなる。このような状態で、データ評価信号ＥＶＡＬ２が論理レベルハイになれば、ＮＭＯＳトランジスタＮ１０がターンオンされて出力端が放電され、データ伝達部ＱＴＲＸの受信器ＱＲＸの出力信号ＤＡＴＡ２は論理レベルローになる。すなわち、論理レベルローのデータがグローバルデータバスＧＩＯを介して正常に伝達されることが分かる。

図１０Ａでは、データ駆動パルスＤＰ１がハイレベルである期間が４回存在するが、これは４回のデータ伝送が行われたことを意味する。すなわち、２回はハイデータを、残りの２回はローデータを伝送することを意味する。

ところが、ハイデータを伝送する際に、ＰＭＯＳトランジスタＰ４のサイズがＮＭＯＳトランジスタＮ１０に比べて大きいため、正常な場合であれば、データ評価信号ＥＶＡＬ２が論理レベルハイになっても出力信号ＤＡＴＡ２が論理レベルローに低下しないが、若干のうねり（ｆｌｕｃｔｕａｔｉｏｎ）現象は生じる。

ところが、図１０Ｂに示すように、初期動作時にこのようなうねり現象がノイズとして作用し、最初のハイデータを誤って認識する現象が起きることもある。

さらに、図９を参照すると、各バンクに対応するバス接続部ＴＬとグローバルデータバスＧＩＯ＿ＬＵの各バスラインとの間にはスイッチＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６が存在するが、これらのスイッチはリダンダントカラムとノーマルカラムを選択的にスイッチングするためのスイッチである。

初期動作時に各バンクに対応するバス接続部ＴＬと各ポートに対応するデータ伝達部ＱＴＲＸとでグローバルデータバスＧＩＯ＿ＬＵを充電するが、リードまたはライトコマンドが印加されてグローバルデータバスＧＩＯ＿ＬＵが最初のハイデータを伝送する場合には、該当バンクまたは該当ポート／グローバルデータバス接続部ＰＲ＿Ｕで送信器ＴＸのＮＭＯＳトランジスタと上述のスイッチとして用いられるＮＭＯＳトランジスタとがグローバルデータバスＧＩＯ＿ＬＵを十分に放電できなくなり、図１０Ｂに示したようなデータフェイルを引き起こす。

図１１は、２５６ＭマルチポートＤＲＡＭ（従来技術）の内の図９に示したスイッチＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６及びそれらに対する制御ブロックを示すブロック図である。

図１１を参照すると、従来技術に係る２５６ＭマルチポートＤＲＡＭは、１つのバンクｂａｎｋ０に対して、一対のリダンダントトランスファバスＲＴＢ’、ＲＴＢｂ’及びそれらに対応するリダンダントバス接続手段であるリダンダントトランスファラッチＲＴＬと、５１２ビットのグローバルデータバスＧＩＯ＿ＬＵ＜０：５１１＞に対応する５１２対のトランスファバスＴＢ’＜０：５１１＞、ＴＢｂ’＜０：５１１＞と、それらに対応するノーマルバス接続手段であるノーマルトランスファラッチ（バス接続部）ＴＬとを備える。

また、従来技術に係る２５６ＭマルチポートＤＲＡＭは、１つのバンクｂａｎｋ０に対して、カラムリペアのためのカラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞を生成するヒューズＲＯＭと、ヒューズＲＯＭ内のヒューズを切断することなくテストが可能なロジックを備え、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤを生成するテストロジックとを備えている。

一方、リダンダントトランスファラッチＲＴＬと最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞との間には、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤをゲート入力とするＮＭＯＳトランジスタＭＮ１１が備えられ、各グローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞とそれらに対応するトランスファラッチＴＬとの間には、それぞれリダンダントトランスファラッチＲＴＬの出力信号ＲＴＢを対応するグローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞に伝達するＮＭＯＳトランジスタＭＮ１２と、各トランスファラッチＴＬの出力信号ＴＢ＜０：５１１＞を対応するグローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞に伝達するＮＭＯＳトランジスタＭＮ１３と、カラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞、そしてリダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤに応答してＮＭＯＳトランジスタＭＮ１２及びＭＮ１３を選択的にターンオンさせる選択ロジックとを備えている。

ここで、カラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞は、５１２個のトランスファラッチＴＬの何れか１つをリダンダントトランスファラッチＲＴＬに代替させるためのカラムリペア信号であり、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤはヒューズＲＯＭ内のヒューズを切断しない状態でヒューズを切断したのと同じ状態を提供してテストを可能にする信号である。

図１２は、図１１に示した選択ロジック及びスイッチの回路構成を示すブロック図である。

図１２を参照すると、最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に対応する選択ロジックは、カラムリダンダントアドレスＹＲＡＤ＜０＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０＞を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を入力とするインバータＩＮＶ１１と、ＮＡＮＤゲートＮＤ１の出力信号及びリダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤを入力とするＮＯＲゲートＮＯＲ１１と、インバータＩＮＶ１１の出力信号及びリダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤを入力とするＮＯＲゲートＮＯＲ１２とを備えている。

ここで、最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に対応するトランスファラッチＴＬの出力信号ＴＢ＜０＞をグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に伝達するためのＮＭＯＳトランジスタＭＮ１３は、ＮＯＲゲートＮＯＲ１２の出力信号によって制御され、リダンダントトランスファラッチＲＴＬの出力信号ＲＴＢをグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に伝達するためのＮＭＯＳトランジスタＭＮ１２はＮＯＲゲートＮＯＲ１１の出力信号によって制御される。一方、リダンダントトランスファラッチＲＴＬの出力信号ＲＴＢを最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に伝達するためのＮＭＯＳトランジスタＭＮ１１は、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤによって制御される。

残りのグローバルデータバスラインに対しても上述したような方式の選択ロジックが備えられている。ただし、選択ロジックに入力されるカラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞のビット値が異なるように割り当てられている。

もし、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤが論理レベルハイに活性化されると、ＮＭＯＳトランジスタＭＮ１１はターンオンされ、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３はターンオフされる。これにより、リダンダントトランスファラッチＲＴＬの出力信号ＲＴＢが最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞に伝達されてテストが可能になる。また、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤが論理レベルローに非活性化されると、ＮＭＯＳトランジスタＭＮ１１はターンオフされ、ＮＭＯＳトランジスタＭＮ１２及びＭＮ１３は、カラムリダンダントアドレスＹＲＡＤ＜０＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０＞によって何れか一方が選択的にターンオンされる。

一方、ヒューズＲＯＭのプログラム方式は、ヒューズを予め切断してチップを動作させる方式であるため、ＤＣ電圧によって時間に関係なくスイッチがターンオンする。このように実質的に動作したか否かとは関係なく、全てのバンクに対応するスイッチがターンオンされる状態では図１０Ｂに示したような最初のハイデータのフェイルを防止することが難しい。
大韓民国特許出願第２００３−９２３７５号明細書 大韓民国特許出願第２００３−９４６９７号明細書

本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、電流センシング方式のグローバルデータバスの送受信構造において初期動作時に最初のハイデータのフェイル現象を防止できるマルチポートメモリ素子を提供することにある。

上記目的を達成するために、本発明に係るマルチポートメモリ素子は、複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する複数のバンクと、前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する１つ以上のポートと、それぞれのバンクと前記グローバルデータバスのバスラインとの間に接続され、該当バンクのリダンダントカラム及びノーマルカラムを選択的に前記グローバルデータバスと接続する複数のスイッチング手段と、前記スイッチング手段のターンオン期間を該当バンクが実質的に動作する期間に制限する制御手段とを備えることを特徴とする。

本発明は、電流センシング方式のデータ送受信構造を備えてグローバルデータバスとデータを交換するデータ送受信ブロック（バンク、ポート）を備えるマルチポートメモリ素子において、それぞれのバンクとグローバルデータバスのバスラインとの間に接続されて該当バンクのリダンダントカラム及びノーマルカラムを選択的にグローバルデータバスと接続する複数のスイッチが不要に長時間ターンオンされて初期動作時に最初のハイデータのフェイルを引き起こすことを防止するために、スイッチのターンオン期間を該当バンクが実質的に動作する期間に制限する制御ロジックを採用した。

本発明によれば、電流センシング方式のグローバルデータバス送受信構造を有するマルチポートメモリ素子において初期動作時に最初のハイデータのフェイル現象を防止でき、これによりマルチポートメモリ素子の信頼性及び動作特性を改善できる。

以下、本発明の望ましい実施の形態を添付する図面を参照して説明する。

図１３は、本発明の実施の形態に係るマルチポートメモリ素子、即ち２５６ＭマルチポートＤＲＡＭの構成を示すブロック図であり、図９に示したスイッチＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６及びそれらに対する制御ブロックを示している。

図１３を参照すると、本発明の実施の形態に係る２５６ＭマルチポートＤＲＡＭは、１つのバンクｂａｎｋ０に対して、一対のリダンダントトランスファバスＲＴＢ’、ＲＴＢｂ’及びそれらに対応するリダンダントトランスファラッチＲＴＬと、５１２ビットのグローバルデータバスＧＩＯ＿ＬＵ＜０：５１１＞に対応する５１２対のトランスファバスＴＢ’＜０：５１１＞、ＴＢｂ’＜０：５１１＞と、それに対応するノーマルトランスファラッチＴＬとを備えている。

また、本実施の形態に係る２５６ＭマルチポートＤＲＡＭは、１つのバンクｂａｎｋ０に対し、カラムリペアのためのカラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞を生成するヒューズＲＯＭと、ヒューズＲＯＭ内のヒューズを切断することなくテストが可能なロジックを備え、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤを生成するテストロジックとを備えている。これらの構成部分は、従来技術（図１１参照）と同じであるといえる。

しかし、本実施の形態に係る２５６ＭマルチポートＤＲＡＭは、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤ及びカラムコマンドデータ駆動パルスＤＰに応答してノーマルモード及びテストモードで該当バンクが実質的に動作する期間情報を含む第１及び第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１及びＴＭ＿ＹＲＥＤ２を生成するスイッチ制御部をさらに備えている。

一方、リダンダントトランスファラッチＲＴＬと最初のグローバルデータバスラインＧＩＯ＿ＬＵ＜０＞との間には、第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ２をゲート入力とするＮＭＯＳトランジスタＭＮ２１が備えられ、各グローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞とそれらに対応するトランスファラッチＴＬとの間には、それぞれリダンダントトランスファラッチＲＴＬの出力信号ＲＴＢを該当グローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞に伝達するためのＮＭＯＳトランジスタＭＮ２２と、各トランスファラッチＴＬの出力信号ＴＢ＜０：５１１＞を該当グローバルデータバスラインＧＩＯ＿ＬＵ＜０：５１１＞に伝達するためのＮＭＯＳトランジスタＭＮ２３と、カラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞、そして第１リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１に応答してＮＭＯＳトランジスタＭＮ２２及びＭＮ２３を選択的にターンオンさせる選択ロジックとを備えている。

ここで、カラムリダンダントアドレスＹＲＡＤ＜０：７＞及びカラムリダンダントアドレスイネーブル信号ＹＲＡＥＮ＜０：３＞は、５１２個のトランスファラッチＴＬのうちの何れか１つをリダンダントトランスファラッチＲＴＬに代替させるためのカラムリペア信号であり、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤはヒューズＲＯＭ内のヒューズを切断しない状態でヒューズを切断したのと同じ状態を提供してテストを可能にする信号である。

図１４は、図１３に示したスイッチ制御部の内部構成を示す回路図である。

図１４を参照すると、スイッチ制御部は、該当バンクに対するライトデータ駆動パルスＷＤＰ＿ＢＫｂ及びリードデータ駆動パルスＲＤＰｂに応答して該当バンクが実質的に動作する期間に活性化されるバンク動作期間信号ＲＤＷＴを生成するバンク動作期間信号生成部１４００と、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤ及びバンク動作期間信号ＲＤＷＴに応答してノーマルモードで該当バンクが実質的に動作する期間を画定する第１リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１を生成する第１リダンダンシテストモードのフラグパルス生成部１４１０と、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤ及びバンク動作期間信号ＲＤＷＴに応答してテストモードで該当バンクが実質的に動作する期間を画定する第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ２を生成する第２リダンダンシテストモードのフラグパルス生成部１４２０とを備えている。

ここで、バンク動作期間信号生成部１４００は、ライトデータ駆動パルスＷＤＰ＿ＢＫｂを遅延させる遅延オプションＤＯと、リードデータ駆動パルスＲＤＰｂ及び遅延オプションＤＯで遅延されたライトデータ駆動パルスＷＤＰ＿ＢＫｂを入力としてバンク動作期間信号ＲＤＷＴを出力するＮＡＮＤゲートＮＤ２１とを備えている。リードデータ駆動パルスＲＤＰｂは、該当バンクからグローバルデータバスＧＩＯにデータを伝達する際に、トランスファラッチＴＬの送信器ＴＸを駆動する信号であって、バンク情報を含むローパルス信号である。また、ライトデータ駆動パルスＷＤＰ＿ＢＫｂは、ポートからグローバルデータバスＧＩＯにデータを伝達する際にデータ伝達部ＱＴＲＸの送信器ＱＴＸを駆動する信号であって、やはりターゲットバンクに対する情報を含むローパルス信号である。一方、遅延オプションＤＯは、ライトデータ駆動パルスＷＤＰ＿ＢＫｂがデータ伝達部ＱＴＲＸの送信器ＱＴＸで活性化された後、グローバルデータバスＧＩＯを経て該当バンクのトランスファラッチＴＬに到達する時間をモデリングするための遅延部であって、図１４ではインバータＩＮＶ２１、ＩＮＶ２２、キャパシタＣ１、Ｃ２及びスイッチＳＷ１、ＳＷ２で構成される場合を示しているが、必要な遅延量に応じてその構成を変更することができる。

また、第１リダンダンシテストモードのフラグパルス生成部１４１０は、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤを入力とするインバータＩＮＶ２３と、インバータＩＮＶ２３の出力信号及びバンク動作期間信号ＲＤＷＴを入力とするＮＡＮＤゲートＮＤ２２と、ＮＡＮＤゲートＮＤ２２の出力信号を入力とするインバータＩＮＶ２４と、インバータＩＮＶ２４の出力信号を入力として第１リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１を出力するインバータＩＮＶ２５とを備えている。

一方、第２リダンダンシテストモードのフラグパルス生成部１４２０は、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤ及びバンク動作期間信号ＲＤＷＴを入力とするＮＡＮＤゲートＮＤ２３と、ＮＡＮＤゲートＮＤ２３の出力信号を入力として第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ２を出力するインバータＩＮＶ２６とを備えている。

上述したようにバンク動作期間信号ＲＤＷＴは、該当バンクが実質的に動作する期間に論理レベルハイに活性化される信号である。

まず、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤが論理レベルローである場合、すなわち、ノーマルモードでは第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ２が論理レベルローの状態を維持し、図１３のＮＭＯＳトランジスタＮ２１にターンオフの状態を維持させ、第１リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１は、該当バンクが実質的に動作する期間の間に論理レベルローの状態を維持するため、選択ロジック（図１２参照）に入力されて図１３のＮＭＯＳトランジスタＭＮ２２またはＭＮ２３を選択的にターンオンさせる。

次に、リダンダンシテストモードのフラグ信号ＴＭ＿ＹＲＥＤが論理レベルハイである場合、すなわち、テストモードでは第２リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ２は該当バンクが実質的に動作する期間の間に論理レベルハイの状態を維持し、図１３のＮＭＯＳトランジスタＮ２１を該当期間の間にターンオンの状態を維持させ、第１リダンダンシテストモードのフラグパルスＴＭ＿ＹＲＥＤ１が論理レベルハイの状態を維持するため、選択ロジック（図１２参照）に入力されて図１３のＮＭＯＳトランジスタＭＮ２２及びＭＮ２３をターンオフさせる。

すなわち、本実施の形態によれば、テストモード及びノーマルモードにおいて、バンクとグローバルデータバスとの間のスイッチ（図９のＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６）が該当バンクが実質的に動作する期間でのみ動作するようにすることで、最初のハイデータがグローバルデータバスＧＩＯに伝達されるとき、グローバルデータバスを素早く放電させることができ、これにより図１０Ｂに示したようなデータフェイルを防止できる。

図１５は、図１３に示したスイッチ制御部の別の内部構成を示す回路図である。

図１５を参照すると、図１５に示したスイッチ制御部は、図１４に示したスイッチ制御部と同様にバンク動作期間信号生成部１５００と、第１リダンダンシテストモードのフラグパルス生成部１５１０と、第２リダンダンシテストモードのフラグパルス生成部１５２０とを備えている。

ここで、バンク動作期間信号生成部１５００は、該当バンクと同じグローバルデータバスＧＩＯを共有する他のバンクに対するライトデータ駆動パルスＷＤＰ＿ＢＫｂ＜２＞、ＷＤＰ＿ＢＫｂ＜４＞、ＷＤＰ＿ＢＫｂ＜６＞を入力とするＮＡＮＤゲートＮＤ３１と、ＮＡＮＤゲートＮＤ３１の出力信号を遅延させる遅延オプションＤＯと、該当バンクと同じグローバルデータバスＧＩＯを共有する他のバンクに対するリードデータ駆動パルスＲＤＰｂ＜２＞、ＲＤＰｂ＜４＞、ＲＤＰｂ＜６＞を入力とするＮＡＮＤゲートＮＤ３２と、ＮＡＮＤゲートＮＤ３２の出力信号及び遅延オプションＤＯの出力信号を入力としてバンク動作期間信号ＲＤＷＴを出力するＮＯＲゲートＮＯＲ３１とを備えている。ここで、遅延オプションＤＯは図１４で説明したのと同じ目的で用いられ、図１５ではキャパシタＣ３、Ｃ４及びスイッチＳＷ３、ＳＷ４で構成される場合を一例としているが、必要な遅延量に応じてその構成を変更することができ、例えば、図１４に示した遅延オプションＤＯであってもよい。

また、第１リダンダンシテストモードのフラグパルス生成部１５１０及び第２リダンダンシテストモードのフラグパルス生成部１５２０の構成は図１４に示した第１リダンダンシテストモードのフラグパルス生成部１４１０及び第２リダンダンシテストモードのフラグパルス生成部１４２０の構成と同じであるので、それらに関する説明は省略する。

図１５に示したスイッチ制御部では、バンク動作期間信号ＲＤＷＴを生成する方法が図１４とは異なる。すなわち、図１４に示したスイッチ制御部では、該当バンクが実質的に動作する期間に活性化される信号を用いるのに対して、図１５に示したスイッチ制御部では、該当バンクと同じグローバルデータバスＧＩＯを共有する残りのバンクが実質的に動作する期間（この期間では該当バンクは動作しない）に活性化される信号を用いるという逆の概念を導入している。

したがって、スイッチ制御部及び選択ロジック（図１２参照）、そして各スイッチ（図９のＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６）の動作は、図１４で説明したのと同様である。

尚、本発明は、上記した本実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。

例えば、上述した実施の形態ではＤＲＡＭセルを用いる場合を説明したが、本発明はＳＲＡＭをはじめとする他のＲＡＭセルを用いる場合にも適用され得る。

また、上述した実施の形態では５１２ビットの単位セグメントを用いる場合を説明したが、本発明は上記と異なるビット数の単位セグメントを用いる場合にも適用され得る。

また、上述した実施の形態で用いられたポートの数、バンクの数などもメモリ素子の容量によって変更され得る。

大韓民国特許出願第２００３−９２３７５号に開示された２５６ＭマルチポートＤＲＡＭの構造を示すブロック図である。 図１に示した２５６ＭマルチポートＤＲＡＭのカラムの構成単位であるセグメントとトランスファバスＴＢとの関係を説明するためのブロック図である。 図２に示した２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示すブロック図である。 図２に示した２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示すブロック図である。 図２に示した２５６ＭマルチポートＤＲＡＭのクロスリード経路を示すブロック図である。 図２に示した２５６ＭマルチポートＤＲＡＭのクロスライト経路を示すブロック図である。 図１に示した２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示すブロック図である。 図１に示した２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するためのブロック図である。 図１に示した２５６ＭマルチポートＤＲＡＭにおける最悪のリードケース及び最悪のライトケースを示すブロック図である。 大韓民国特許出願第２００３−９４６９７号に開示されたデータ伝達部ＱＴＲＸ及びバス接続部ＴＬの送信器及び受信器の回路構成を示すブロック図である。 グローバルデータバスに対する初期電圧経路を示すブロック図である。 図８に示したデータ伝達部ＱＴＲＸ及びバス接続部ＴＬの送信器及び受信器の回路の正常なデータ伝送時のタイミングチャートである。 図８に示したしたデータ伝達部ＱＴＲＸ及びバス接続部ＴＬの送信器及び受信器の回路の異常なリンデータ伝送時のタイミングチャートである。 従来技術の２５６ＭマルチポートＤＲＡＭの内の図９に示したスイッチＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６及びそれらに対する制御ブロックを示すブロック図である。 図１１に示した選択ロジック及びスイッチの回路構成を示すブロック図である。 本発明の実施の形態に係る２５６ＭマルチポートＤＲＡＭの構成の内の図９に示したスイッチＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６及びそれらに対する制御ブロックを示すブロック図である。 図１３に示したスイッチ制御部の内部構成を示す回路図である。 図１３に示したスイッチ制御部の図１４とは別の内部構成を示す回路図である。

符号の説明

ＲＴＬ リダンダントトランスファラッチ
ＴＬ ノーマルトランスファラッチ
ＴＭ＿ＹＲＥＤ リダンダンシテストモードのフラグ信号
ＴＭ＿ＹＲＥＤ１ 第１リダンダンシテストモードのフラグパルス
ＴＭ＿ＹＲＥＤ２ 第２リダンダンシテストモードのフラグパルス

Claims (8)

1. 複数のバスラインを備えるグローバルデータバスと、
   前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する複数のバンクと、
   前記グローバルデータバスとデータを交換するための電流センシング方式の送受信構造を有する１つ以上のポートと、
   それぞれのバンク及び前記グローバルデータバスのバスラインの間に接続され、該当バンクのリダンダントカラム及びノーマルカラムを選択的に前記グローバルデータバスと接続する複数のスイッチング手段と、
   前記スイッチング手段のターンオン期間を該当バンクが実質的に動作する期間に制限する制御手段と
   を備えるマルチポートメモリ素子。
2. 各バンクに備えられた前記スイッチング手段が、
   該当バンクの前記リダンダントカラムに対応するリダンダントバス接続部と、
   該当バンクの各ノーマルカラムに対応する複数のノーマルバス接続部と、
   前記ノーマルバス接続部及びそれに対応する前記グローバルデータバスの各バスラインの間に接続される複数の第１スイッチと、
   前記リダンダントバス接続部及び前記グローバルデータバスの各バスラインの間に接続される複数の第２スイッチと、
   前記リダンダントバス接続部及び前記グローバルデータバスの特定のバスラインの間に接続される第３スイッチと
   を備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
3. 前記制御手段が、
   該当バンクに対するカラムリダンダンシ情報信号を生成するヒューズ部と、
   前記ヒューズ部内でヒューズを切断することなくテストが可能なロジックを備え、リダンダンシテストモードのフラグ信号を生成するテストロジックと、
   前記リダンダンシテストモードのフラグ信号及びカラムコマンドデータ駆動信号に応答して、ノーマルモードで該当バンクが実質的に動作する期間情報を含む第１リダンダンシテストモードのフラグパルス、及びテストモードで該当バンクが実質的に動作する期間情報を含み、前記第３スイッチを制御する第２リダンダンシテストモードのフラグパルスを生成するスイッチ制御ロジックと、
   前記カラムリダンダンシ情報信号及び前記第１リダンダンシテストモードのフラグパルスに応答してノーマルモードで前記第１または第２スイッチを選択的にオンする複数の選択ロジックと
   を備えることを特徴とする請求項２に記載のマルチポートメモリ素子。
4. 前記スイッチ制御ロジックが、
   該当バンクに対するライトデータ駆動パルス及び該当バンクに対するリードデータ駆動パルスに応答して該当バンクが実質的に動作する期間に活性化されるバンク動作期間信号を生成するバンク動作期間信号生成部と、
   前記リダンダンシテストモードのフラグ信号及び前記バンク動作期間信号に応答してノーマルモードで該当バンクが実質的に動作する期間を画定する前記第１リダンダンシテストモードのフラグパルスを生成する第１リダンダンシテストモードのフラグパルス生成部と、
   前記リダンダンシテストモードのフラグ信号及び前記バンク動作期間信号に応答してテストモードで該当バンクが実質的に動作する期間を画定する前記第２リダンダンシテストモードのフラグパルスを生成する第２リダンダンシテストモードのフラグパルス生成部と
   を備えることを特徴とする請求項３に記載のマルチポートメモリ素子。
5. 前記スイッチ制御ロジックが、
   該当バンクと前記グローバルデータバスを共有する別のバンクに対するライトデータ駆動パルス、及び該当バンクと前記グローバルデータバスを共有する別のバンクに対するリードデータ駆動パルスに応答して該当バンクが実質的に動作する期間に活性化されるバンク動作期間信号を生成するバンク動作期間信号生成部と、
   前記リダンダンシテストモードのフラグ信号及び前記バンク動作期間信号に応答してノーマルモードで該当バンクが実質的に動作する期間を画定する前記第１リダンダンシテストモードのフラグパルスを生成する第１リダンダンシテストモードのフラグパルス生成部と、
   前記リダンダンシテストモードのフラグ信号及び前記バンク動作期間信号に応答してテストモードで該当バンクが実質的に動作する期間を画定する前記第２リダンダンシテストモードのフラグパルスを生成する第２リダンダンシテストモードのフラグパルス生成部と
   を備えることを特徴とする請求項３に記載のマルチポートメモリ素子。
6. 前記バンク動作期間信号生成部が、
   前記該当バンクに対するライトデータ駆動パルスを前記グローバルデータバスの遅延時間に対応する時間だけ遅延させる遅延オプションと、
   前記該当バンクに対するリードデータ駆動パルス及び前記遅延オプションによって遅延された前記該当バンクに対するライトデータ駆動パルスを入力として前記バンク動作期間信号を出力するＮＡＮＤゲートと
   を備えることを特徴とする請求項４に記載のマルチポートメモリ素子。
7. 前記バンク動作期間信号生成部が、
   前記別のバンクに対するライトデータ駆動パルスを入力とする第１ＮＡＮＤゲートと、
   前記第１ＮＡＮＤゲートの出力信号を前記グローバルデータバスの遅延時間に対応する時間だけ遅延させる遅延オプションと、
   前記別のバンクに対するリードデータ駆動パルスを入力とする第２ＮＡＮＤゲートと、
   前記第２ＮＡＮＤゲートの出力信号及び前記遅延オプションの出力信号を入力として前記バンク動作期間信号を出力するＮＯＲゲートと
   を備えることを特徴とする請求項５に記載のマルチポートメモリ素子。
8. 前記遅延オプションが、
   複数のインバータと、
   複数の前記インバータの間の接続ノードに接続された複数のキャパシタと、
   前記キャパシタのそれぞれを前記ノードに選択的に接続させる複数のスイッチと
   を備えることを特徴とする請求項６または請求項７に記載のマルチポートメモリ素子。

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