JPS59221172A - インタ−レ−ス変換回路 - Google Patents
インタ−レ−ス変換回路Info
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- JPS59221172A JPS59221172A JP58096060A JP9606083A JPS59221172A JP S59221172 A JPS59221172 A JP S59221172A JP 58096060 A JP58096060 A JP 58096060A JP 9606083 A JP9606083 A JP 9606083A JP S59221172 A JPS59221172 A JP S59221172A
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- Japan
- Prior art keywords
- address
- data
- video signal
- memory
- counter
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/012—Conversion between an interlaced and a progressive signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
ごの発明は例えば、ノンインターレースにより高品位の
画像を得るようにしたテレビジョン受像機に適用して好
適なインターレース変換回路に関する。
画像を得るようにしたテレビジョン受像機に適用して好
適なインターレース変換回路に関する。
背景技術とその問題点
高品位のテレビ画像を得る１つの方法として、奇数フィ
ールドの映像信号と偶数フィールドの映像信号とを夫々
メモリに書き込んでおき、読みだすとき各フィールドの
映像信号を１ラインごとに交互に通常の読出し速度の２
倍の速度で読みだして水平走査して１画面を形成するよ
うにしたものがある。
ールドの映像信号と偶数フィールドの映像信号とを夫々
メモリに書き込んでおき、読みだすとき各フィールドの
映像信号を１ラインごとに交互に通常の読出し速度の２
倍の速度で読みだして水平走査して１画面を形成するよ
うにしたものがある。
この方法によれば、ノンインターレース化されて１画面
が１／６０秒の速度で形成されるので、解像度が上がり
高品位画像が得られる。
が１／６０秒の速度で形成されるので、解像度が上がり
高品位画像が得られる。
このようなノンインターレース化を実現するにはインタ
ーレース変換回路を設ける必要であり、この場合に使用
されるメモリとして、例えば１チツプメモリを使用する
場合には、第１図に示すように、このメモリ（１）の書
込めエリヤはＡＯとＡＨの２つのエリヤに区分けされ、
奇数フィールドの映像信号をエリヤＡＯに宵込むときに
は偶数フィールドの映像信号はエリヤＡεの対応する番
地に書込まれることになる。
ーレース変換回路を設ける必要であり、この場合に使用
されるメモリとして、例えば１チツプメモリを使用する
場合には、第１図に示すように、このメモリ（１）の書
込めエリヤはＡＯとＡＨの２つのエリヤに区分けされ、
奇数フィールドの映像信号をエリヤＡＯに宵込むときに
は偶数フィールドの映像信号はエリヤＡεの対応する番
地に書込まれることになる。
すなわち、エリヤＡｎのラインアドレスＡＯ１＋ＡＯ２
，・・・に第１ライン、第２ライン、・・・、垂直ブラ
ンキング期間（例えば２０Ｈ）を考慮するならば、最初
のラインは例えば第２０ラインから始まるので、第２０
ライン、第２１ライン・・・の映像信号を順次書込んだ
ときには、エリヤＡＨでは、エリヤＡＯと対応するライ
ンアドレスＡ ［１、Ａ ｇ２＋・・・に、垂直ブラン
キング期間を考慮するならば、第２８３ライン、第２８
４ライン、・・・の映像信号が順次書込まれる。
，・・・に第１ライン、第２ライン、・・・、垂直ブラ
ンキング期間（例えば２０Ｈ）を考慮するならば、最初
のラインは例えば第２０ラインから始まるので、第２０
ライン、第２１ライン・・・の映像信号を順次書込んだ
ときには、エリヤＡＨでは、エリヤＡＯと対応するライ
ンアドレスＡ ［１、Ａ ｇ２＋・・・に、垂直ブラン
キング期間を考慮するならば、第２８３ライン、第２８
４ライン、・・・の映像信号が順次書込まれる。
夫々エリヤＡＯ，ＡＥに所定の順序をもって順次書込ま
れた各フィールドの映像信号は、エラインごと交互に夫
々のエリヤＡＯ，ＡＥから順次読出される。読出し順序
を第１図に（）で示す。
れた各フィールドの映像信号は、エラインごと交互に夫
々のエリヤＡＯ，ＡＥから順次読出される。読出し順序
を第１図に（）で示す。
この読出しを実現するためには、第２図に示すように夫
々のエリヤＡ Ｏ＋ Ａ Ｅに対応してインターレース
変換回路用０）として動作する一対の続出しアドレス指
定回路（２）、 ＋３１が設けられる。これらアドレス
指定回路（２１，（３１には夫々独立のアドレスカウン
タが設けられて０．５１１（Ｈは標準の１水平走査周期
）の周期で交互に駆動される。
々のエリヤＡ Ｏ＋ Ａ Ｅに対応してインターレース
変換回路用０）として動作する一対の続出しアドレス指
定回路（２）、 ＋３１が設けられる。これらアドレス
指定回路（２１，（３１には夫々独立のアドレスカウン
タが設けられて０．５１１（Ｈは標準の１水平走査周期
）の周期で交互に駆動される。
従って、この従来のインターレース変換回路ａωでは読
出しアドレス指定回路（２１，（３１を一対設けなくて
はならないから、廟辺回路規模が増大するきらいがある
。
出しアドレス指定回路（２１，（３１を一対設けなくて
はならないから、廟辺回路規模が増大するきらいがある
。
発明の目的
そこで、この発明では読出しアドレス指定回路（２＋、
（３）に設けられるアドレスカウンタを共用して回路
規模の縮小を図れるようにしたインターレース変換回路
を提案するものである。
（３）に設けられるアドレスカウンタを共用して回路
規模の縮小を図れるようにしたインターレース変換回路
を提案するものである。
発明の概要
そのため、この発明においてはインターレースの映像信
号をノンインターレースの映像信号に変換するインター
レース変換回路において、少くともｌフィールド分のメ
モリ容量を有する２個のメモリと、夫々のメモ、りに対
する共通の読出しアドレス指定回路とを有し、この読出
しアドレス指定回路はアドレスカウンタとレジスタとを
有し、アドレスカウンタにはレジスタよりアドレス指定
データが０．５１１ごとにロードされ、上記レジスタに
はアドレスカウンタのデータがＬ Ｈごとにロードされ
、上記カウンタに対する上記メモリ指定用に使用される
最上位ビットのロードは、０．５Ｈ周期のラインパルス
によりコントロールされるようになされ、」二記インタ
ーレースの映像信号のうら対応するフィールドの映像信
号を対応する夫々のメモリの対応する番地にＨ）込むよ
うになし、読出し時は上記アドレスカウンタよりのアド
レス指定に基づき、書込まれたエライン分のデータを夫
々のメモリから０．５１１ごとに順次交互に書込み時の
２倍の速度で読出ずようにしたものである。
号をノンインターレースの映像信号に変換するインター
レース変換回路において、少くともｌフィールド分のメ
モリ容量を有する２個のメモリと、夫々のメモ、りに対
する共通の読出しアドレス指定回路とを有し、この読出
しアドレス指定回路はアドレスカウンタとレジスタとを
有し、アドレスカウンタにはレジスタよりアドレス指定
データが０．５１１ごとにロードされ、上記レジスタに
はアドレスカウンタのデータがＬ Ｈごとにロードされ
、上記カウンタに対する上記メモリ指定用に使用される
最上位ビットのロードは、０．５Ｈ周期のラインパルス
によりコントロールされるようになされ、」二記インタ
ーレースの映像信号のうら対応するフィールドの映像信
号を対応する夫々のメモリの対応する番地にＨ）込むよ
うになし、読出し時は上記アドレスカウンタよりのアド
レス指定に基づき、書込まれたエライン分のデータを夫
々のメモリから０．５１１ごとに順次交互に書込み時の
２倍の速度で読出ずようにしたものである。
この構成によれば、１個のア］・レスカウンタでエリヤ
ＡＯのアドレスも、エリヤＡＥのアドレスもともに指定
することができる。
ＡＯのアドレスも、エリヤＡＥのアドレスもともに指定
することができる。
実施例
続いて、この発明の一例を上述したノンインターレース
化のテレビジョン受像機に適用した場合につき第３図以
下を参照して詳細に説明する。第３図に示す実施例はス
チル画像をノンインターレース化するインターレース変
換回路にこの発明を適用した場合で、図はその要部を示
す。
化のテレビジョン受像機に適用した場合につき第３図以
下を参照して詳細に説明する。第３図に示す実施例はス
チル画像をノンインターレース化するインターレース変
換回路にこの発明を適用した場合で、図はその要部を示
す。
第３図において、共通の読出しアドレス指定回路（２０
）はアドレスカウンタ（２１）とレジスタ（２２）とで
構成される。カウンタ（２１）はＭビット例えば８ビツ
トで構成され、最上位ピッ１−Ｍ２Ｒはエリヤ指定ビッ
トとされる。この例では“０″でエリヤＡＯが指定され
、“１″でエリヤＡＨが指定されるものとする。２Ｍ５
Ｂから最下位ビットＬＳＢまでの（Ｍ−１）ビットでラ
インが指定される。
）はアドレスカウンタ（２１）とレジスタ（２２）とで
構成される。カウンタ（２１）はＭビット例えば８ビツ
トで構成され、最上位ピッ１−Ｍ２Ｒはエリヤ指定ビッ
トとされる。この例では“０″でエリヤＡＯが指定され
、“１″でエリヤＡＨが指定されるものとする。２Ｍ５
Ｂから最下位ビットＬＳＢまでの（Ｍ−１）ビットでラ
インが指定される。
例えば、１水平ラインのデータがデジタル化されて夫々
対応するラインアドレスのうぢ、対応するビットアドレ
スに書込まれているものとし、Ｎビソトアドレスで１ラ
イン分のデータが居込まれるものとすれば、夫々のライ
ンのビットアドレスが（２ＭＳＢ −ＬＳＢ ）までの
ビットで指定される。
対応するラインアドレスのうぢ、対応するビットアドレ
スに書込まれているものとし、Ｎビソトアドレスで１ラ
イン分のデータが居込まれるものとすれば、夫々のライ
ンのビットアドレスが（２ＭＳＢ −ＬＳＢ ）までの
ビットで指定される。
カウンタ（２１）は０．５１１周期でレジスタ（２２）
からロードされたデータを初期値として駆動される。
からロードされたデータを初期値として駆動される。
レジスタ（２２）はＩ Ｈごとにカウンタ（２１）のデ
ータがロート′される。レジスタ（２２）もＭビットで
構成され、メモリ（１）からのデータ読出し開始時ＭＳ
Ｂは“ｌ ”にプリロードされる。このＭＳ１３のデー
タはエクスクルージゲルオア（２４）を介してカウンタ
（２１）のＭＳＢビットに入力せしめられる。
ータがロート′される。レジスタ（２２）もＭビットで
構成され、メモリ（１）からのデータ読出し開始時ＭＳ
Ｂは“ｌ ”にプリロードされる。このＭＳ１３のデー
タはエクスクルージゲルオア（２４）を介してカウンタ
（２１）のＭＳＢビットに入力せしめられる。
エクスクルージクルオア（２４）には第４図Ｂに示す０
．５１１周期のラインパルスＬＡＬＴが供給される。ラ
インパルスＬＡＬＴは図のようにエリヤＡＯのデータを
読出ずとき“Ｉ（°になるようにその極性が定められる
。
．５１１周期のラインパルスＬＡＬＴが供給される。ラ
インパルスＬＡＬＴは図のようにエリヤＡＯのデータを
読出ずとき“Ｉ（°になるようにその極性が定められる
。
メモ１月１）へのデータ■−込みは第４図Ａにポずクロ
ックＣＫの÷の周波数のクロックによっ′ζ行なわれる
から、読出し時ではメモリ（１）に書込まれたデータの
時間軸が＋に圧縮された状態で読出される。
ックＣＫの÷の周波数のクロックによっ′ζ行なわれる
から、読出し時ではメモリ（１）に書込まれたデータの
時間軸が＋に圧縮された状態で読出される。
続出しスタート時、すなわぢメモ１月１）のエリヤＡＯ
に書込まれたデータのうち、第２０ラインに相当するデ
ータを読出すとき、レジスタ（２２）にはそのＭＳＢビ
ットを除き、エリヤＡＯの第２０ラインのうぢ最初のビ
ットアドレスが指定されるようなデータがプリロードさ
れている。このときのデータを（Ｉｌｏ）で示す（第４
図Ｄ）。
に書込まれたデータのうち、第２０ラインに相当するデ
ータを読出すとき、レジスタ（２２）にはそのＭＳＢビ
ットを除き、エリヤＡＯの第２０ラインのうぢ最初のビ
ットアドレスが指定されるようなデータがプリロードさ
れている。このときのデータを（Ｉｌｏ）で示す（第４
図Ｄ）。
このデータ表示のうち、（Ｉｌｏ）の“１″はＭＳＢビ
ットデータを、“０”は最初のビットアドレスが指定さ
れたときｐ２ＭＳＢからＬＳ［ｌまでのビットデータを
総称して示す。従って、（１／Ｎ）なるアドレス指定は
、エリヤＡＥであって、第２８４ラインにおけるＮビッ
ト目のデータを指定することになる。（１／２Ｎ）は同
じく第２８５ラインにおけるＮビット目のアドレス指定
となる。
ットデータを、“０”は最初のビットアドレスが指定さ
れたときｐ２ＭＳＢからＬＳ［ｌまでのビットデータを
総称して示す。従って、（１／Ｎ）なるアドレス指定は
、エリヤＡＥであって、第２８４ラインにおけるＮビッ
ト目のデータを指定することになる。（１／２Ｎ）は同
じく第２８５ラインにおけるＮビット目のアドレス指定
となる。
カウンタ（２１）には端子（２６）を通じて第４図Ｃに
示す０．５Ｈ周期のロードパルスＬＤが供給されるので
、読出しスタート時、ロードパルスＬＤの立上りに同期
してレジスタ（２２）の初期値がロードされる。カウン
タ（２１）のＭＳＢ人力段にはエクスクルージプルオア
（２４）があるため、レジスタ（２２）のエリヤ指定ビ
ン１〜は“１″からｕＯ″に反転されたものがカウンタ
（２１）にロードされる。
示す０．５Ｈ周期のロードパルスＬＤが供給されるので
、読出しスタート時、ロードパルスＬＤの立上りに同期
してレジスタ（２２）の初期値がロードされる。カウン
タ（２１）のＭＳＢ人力段にはエクスクルージプルオア
（２４）があるため、レジスタ（２２）のエリヤ指定ビ
ン１〜は“１″からｕＯ″に反転されたものがカウンタ
（２１）にロードされる。
カウンタ（２１）へのデータロードタイミングに同期し
て端子（２７）よりこのカウンタ（２１）に供給される
エネーブルパルスＥＮＢＬ （第４図Ｆ）によりカウン
タ（２１）が駆動されると共に、そのデータはクロック
ＣＫに同期し゛ζカウントアツプされる。従って、カウ
ンタ（２１）のデータ（アドレス指定データ）Ｄｃによ
りエリヤＡＯが指定されると共に、そのエリヤＡＯの最
初のアドレスＡＯ１に杏込まれた第２０ラインのビット
データが順次読出され、第２０ラインの最終ビットアド
レス（０／Ｎ−１）のデータが読出されると、エネーブ
ルパルスＥＮＢＬでカウンタ（２１）のカウント動作が
停止する（第４図Ｅ、 Ｆ）。
て端子（２７）よりこのカウンタ（２１）に供給される
エネーブルパルスＥＮＢＬ （第４図Ｆ）によりカウン
タ（２１）が駆動されると共に、そのデータはクロック
ＣＫに同期し゛ζカウントアツプされる。従って、カウ
ンタ（２１）のデータ（アドレス指定データ）Ｄｃによ
りエリヤＡＯが指定されると共に、そのエリヤＡＯの最
初のアドレスＡＯ１に杏込まれた第２０ラインのビット
データが順次読出され、第２０ラインの最終ビットアド
レス（０／Ｎ−１）のデータが読出されると、エネーブ
ルパルスＥＮＢＬでカウンタ（２１）のカウント動作が
停止する（第４図Ｅ、 Ｆ）。
このとき、最後のクロックＣＫでアドレス指定データＤ
Ｃは（０／Ｎ）となる。
Ｃは（０／Ｎ）となる。
次の０．５１１の期間はラインパルスＬＡＬＴが“Ｌ”
になると共に、レジスタ（２２）のロード端子（２４）
にはラインパルスＬＡＬＴが供給されているので、カウ
ンタ（２１）のアドレス指定データＤｃのレジスタ（２
２）へのロードが禁止され、このためカウンタ（２１）
に供給されるロードパルスＬＤにより、カウンタ（２１
）にはレジスタ（２２）の初期値がそのままロードされ
る。このとき、端子（２３）に供給される与インパルス
Ｌ／ＩＬＴは“Ｌ”に反転しているから、レジスタ（２
２）のＭＳ８ビット″１″はそのままカウンタ（２１）
のＭＳＢにロードされる。
になると共に、レジスタ（２２）のロード端子（２４）
にはラインパルスＬＡＬＴが供給されているので、カウ
ンタ（２１）のアドレス指定データＤｃのレジスタ（２
２）へのロードが禁止され、このためカウンタ（２１）
に供給されるロードパルスＬＤにより、カウンタ（２１
）にはレジスタ（２２）の初期値がそのままロードされ
る。このとき、端子（２３）に供給される与インパルス
Ｌ／ＩＬＴは“Ｌ”に反転しているから、レジスタ（２
２）のＭＳ８ビット″１″はそのままカウンタ（２１）
のＭＳＢにロードされる。
従って、この０．５Ｈの期間のカウンタ（２１）のアド
レス指定データＤＣは（Ｉｌｏ）であり、これによって
、エリヤＡＥの最初のアドレスＡＥに書込まれた第２８
４ライン目のデータが、第２０ラインのデータに続いて
読出される。
レス指定データＤＣは（Ｉｌｏ）であり、これによって
、エリヤＡＥの最初のアドレスＡＥに書込まれた第２８
４ライン目のデータが、第２０ラインのデータに続いて
読出される。
次の０．５１１の期間はラインパルスＬ／ＩＬＴがＨ″
に反転して、アドレス指定データＤｃ （１１０）が
そのままレジスタ（２２）にロードされる。このとき、
アドレス指定データＤＣのＭＳ８ピントデータ”１”も
そのままロードされるから、レジスタ（２２）のＭＳＢ
ビットデータは“１′のままである。
に反転して、アドレス指定データＤｃ （１１０）が
そのままレジスタ（２２）にロードされる。このとき、
アドレス指定データＤＣのＭＳ８ピントデータ”１”も
そのままロードされるから、レジスタ（２２）のＭＳＢ
ビットデータは“１′のままである。
従って、ロードパルスＬＤによってカウンタ（２１）に
ロードされるデータＤＲはそのＭＳＢビットデータのみ
が反転したデータ（０／Ｎ）となる。このため、エネー
ブルパルスＥＮ肛が供給されると、エリヤＡＯのアドレ
スＡＯ２に書込まれた第Ｖラインの最初のデータが読出
される。
ロードされるデータＤＲはそのＭＳＢビットデータのみ
が反転したデータ（０／Ｎ）となる。このため、エネー
ブルパルスＥＮ肛が供給されると、エリヤＡＯのアドレ
スＡＯ２に書込まれた第Ｖラインの最初のデータが読出
される。
このようなアドレス指定によれば、０．５１１周期で、
エリヤＡｏ、Ａ、に書込まれたラインデータが順次交互
に読出されるから、インターレース映像信号をノンイン
ターレースの映像信号に変換して読出ずことができる。
エリヤＡｏ、Ａ、に書込まれたラインデータが順次交互
に読出されるから、インターレース映像信号をノンイン
ターレースの映像信号に変換して読出ずことができる。
動画用のインターレース映像信号をノンインターレース
化する場合には、例えば第５図に示すように構成すれば
よい。この例では、一対のフレームメモリ（３０） 、
（３１）を設け、入力映像信号Ｓｔを第１のスイッ
チング手段（３２）でフレームごとに切り換えて対応す
るフレームメモリ （３０） 。
化する場合には、例えば第５図に示すように構成すれば
よい。この例では、一対のフレームメモリ（３０） 、
（３１）を設け、入力映像信号Ｓｔを第１のスイッ
チング手段（３２）でフレームごとに切り換えて対応す
るフレームメモリ （３０） 。
（３１）にインターレース映像信号を書込む。（３４Ｗ
）（３５Ｗ ）は書込みアドレス指定回路である。フレ
ームメモリ ＜３０） 、 （３１）には夫々奇数フ
ィールド及び偶数フィールド専用の書込みエリヤＡｏｏ
。
）（３５Ｗ ）は書込みアドレス指定回路である。フレ
ームメモリ ＜３０） 、 （３１）には夫々奇数フ
ィールド及び偶数フィールド専用の書込みエリヤＡｏｏ
。
Ａ、 ＯＦ及びＡ ＥＯ＋ Ａ ＥＥがあるのは前述し
たのと同様である。このため、上述したと同様に構成さ
れたノンインターレース化するための変換用の読出しア
ドレス指定回路（３４Ｒ） 、 （３５Ｒ）が夫々設
けられ、これらのアドレスデータば第２及び第３のスイ
ッチング手段（３６） 、 （３７）によってスイッ
チングされる。一方のフレームメモリが書込み状態にあ
るとき他方のフレームメモリは続出し状態にある。時間
軸が＋に圧縮され、ノンインターレース化された映像信
号用のデータは第４のスイッチ手段（３８）によってフ
レームごとにスイッチングされて出力される。
たのと同様である。このため、上述したと同様に構成さ
れたノンインターレース化するための変換用の読出しア
ドレス指定回路（３４Ｒ） 、 （３５Ｒ）が夫々設
けられ、これらのアドレスデータば第２及び第３のスイ
ッチング手段（３６） 、 （３７）によってスイッ
チングされる。一方のフレームメモリが書込み状態にあ
るとき他方のフレームメモリは続出し状態にある。時間
軸が＋に圧縮され、ノンインターレース化された映像信
号用のデータは第４のスイッチ手段（３８）によってフ
レームごとにスイッチングされて出力される。
このように構成すれば、動画用のインターレース映像信
号でも、これをノンインターレース化して読出ずことが
できる。
号でも、これをノンインターレース化して読出ずことが
できる。
なお、上述ではリードアフターライトの場合であるが、
ライトアフターリードの場合にもこの発明を適用するこ
とができる。メモリ（１）としては１チツプメモリに限
らず、エリヤＡＵ、ＡＨのメモリ容量を有する２チツプ
のメモリにも適用できる。
ライトアフターリードの場合にもこの発明を適用するこ
とができる。メモリ（１）としては１チツプメモリに限
らず、エリヤＡＵ、ＡＨのメモリ容量を有する２チツプ
のメモリにも適用できる。
発明のすＪ果
以上説明したように、この発明の構成によれば、読出し
用のアドレス指定回路を共用して異なるエリヤに書込ま
れたデータを順次交互に読出すことができるから、メモ
リに対する周辺回路規模の縮小を図れる。また、この発
明では、スチル両のみならず、動画用のインターレース
映像信号をノンインターレース映像信号に変換できるの
で、通電の高品位テレビジョン受像機にもこの発明を適
用することができる。
用のアドレス指定回路を共用して異なるエリヤに書込ま
れたデータを順次交互に読出すことができるから、メモ
リに対する周辺回路規模の縮小を図れる。また、この発
明では、スチル両のみならず、動画用のインターレース
映像信号をノンインターレース映像信号に変換できるの
で、通電の高品位テレビジョン受像機にもこの発明を適
用することができる。
第１図はメモリの書込みエリヤの説明図、第２図は従来
の説明図、第３図はこの発明の要部の一例を示す系統図
、第４図はその動作説明に供する波形図、第５図はこの
発明の他の例を示す要部の系統図である。 ＱＯＩはインターレース変換回路、＋１３． （３０
） 。 （３１）はメモリ、（２０） 、 （３４Ｒ’） 、
（３５Ｒ）ば読出しアドレス指定回路、（２１）は
カウンタ、（２２）はレジスタである。
の説明図、第３図はこの発明の要部の一例を示す系統図
、第４図はその動作説明に供する波形図、第５図はこの
発明の他の例を示す要部の系統図である。 ＱＯＩはインターレース変換回路、＋１３． （３０
） 。 （３１）はメモリ、（２０） 、 （３４Ｒ’） 、
（３５Ｒ）ば読出しアドレス指定回路、（２１）は
カウンタ、（２２）はレジスタである。
Claims (1)
- インターレースの映（＆ｌば号をノンインターレースの
映像信号に変換するインターレース変換回路におい゛６
少くともｌフィールド分のメモリ容量を有する２個のメ
モリと、夫々のメモリに対する共通の読出しアドレス指
定回路とを有し、この読出しアドレス指定回路はアドレ
スカウンタとレジスタとを有し、アドレスカウンタには
レジスタよりアドレス指定データが０．５１１（Ｈは標
準の１水平走査期間）ことにロードされ、上記レジスタ
にはアドレスカウンタのデータがＩ Ｈごとにロードさ
れ、上記カウンタに対する上記メモリ指定用に使用され
る最上位ビットのロードは、０．５１１周期のラインパ
ルスによりコントロールされるようになされ、上記イン
ターレースの映像信号のうち対応するフィールドの映像
信号を対応する夫々のメモリの対応する番地に書込むよ
うになし、読出し時は一１二記アドレスカウンタよりの
アドレス指定に基づき、書込まれた１ライン分のデータ
を夫々のメモリから０．５１１ごとに順次交互に書込み
時の２倍の速度で読出す用にしたインターレース変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096060A JPS59221172A (ja) | 1983-05-31 | 1983-05-31 | インタ−レ−ス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096060A JPS59221172A (ja) | 1983-05-31 | 1983-05-31 | インタ−レ−ス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221172A true JPS59221172A (ja) | 1984-12-12 |
Family
ID=14154891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096060A Pending JPS59221172A (ja) | 1983-05-31 | 1983-05-31 | インタ−レ−ス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221172A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142884A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | フレ−ム間復号化装置 |
| JPS625769U (ja) * | 1985-06-24 | 1987-01-14 | ||
| JPS6427087A (en) * | 1987-02-20 | 1989-01-30 | Texas Instruments Japan | Semiconductor storage device |
-
1983
- 1983-05-31 JP JP58096060A patent/JPS59221172A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142884A (ja) * | 1984-12-17 | 1986-06-30 | Hitachi Ltd | フレ−ム間復号化装置 |
| JPS625769U (ja) * | 1985-06-24 | 1987-01-14 | ||
| JPS6427087A (en) * | 1987-02-20 | 1989-01-30 | Texas Instruments Japan | Semiconductor storage device |
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