JPH0510873B2

JPH0510873B2 -

Info

Publication number: JPH0510873B2
Application number: JP59131011A
Authority: JP
Inventors: Shigeru Hirahata; Toyota Pponda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-27
Filing date: 1984-06-27
Publication date: 1993-02-10
Also published as: JPS6112184A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、テレビジヨン信号のようにインタレ
ース走査方式の信号を入力して、より走査線本数
の大きなインタレース走査画面やノンインタレー
ス画面を再生するための走査速度変換回路に関す
るものである。

〔発明の背景〕

近年、表示装置の高精細化技術が進み、それに
つれて、高精細表示を特徴とするシステムがいく
つか現れている。たとえば、パーソナルコンピユ
ータでは、横方向640ドツト縦方向400ドツトの高
精細表示が一般的となり、文字放送、キヤプテン
といつた文字図形情報受信装置においても横方向
496ドツト縦方向408ドツトの表示を行なう装置が
試作されている。さらには、表示垂直走査線数が
約1000本の高精細表示テレビジヨンシステムとい
つたものも提案されている。これらのシステム
は、表示装置として用いられるブラウン管の表示
画像のちらつき（フリツカ）を低減するため、多
くの場合ノンインタレース走査方法を採用してい
る。そのため、既存のテレビジヨン信号との互換
性が無く、一般家庭への普及を考える場合の大き
な問題となつていた。

こうしたインタレース走査方式とノンインタレ
ース走査方式の互換性を実現する装置として、放
送局で用いられているテレビ方式変換装置や通称
フレームシンクロナイザーと呼ばれる映像位相変
換装置などが製品化されているが、回路規模が大
きく高価で、一般家庭では使えないものであつ
た。そこで、前述の高精細表示テレビジヨンシス
テムのように、既存テレビジヨン信号との互換性
を重視するシステム用の受信機では、従来、第１
図に示すような走査速度変換回路を用いて走査速
度変換を行なつていた。同図において、１はイン
タレース走査画像信号入力端子，２はインタレー
ス走査同期信号入力端子，３はノンインタレース
走査画像信号出力端子，４はノンインタレース走
査同期信号出力端子，５および６は電荷転送素子
を用いたラインメモリ，７はクロツク発生回路，
８はメモリ制御信号発生回路である。また、９，
１０，１１，１２，および１３はインタレース走
査のライン走査周期で切り替えられるスイツチ回
路である。また、第２図はインタレース走査画面
の簡単な走査例を示した図であり、第３図は、走
査速度変換して得られる画面の簡単な走査例を示
した図である。

良く知られているように、既存のテレビジヨン
システムはレンタレース走査を採用しており、1/
３０秒で１枚の画面を伝送するのに、525本の走査
線を２回に分けて伝送している。そのため、受信
機では、初めの1/60秒の間に第２図Ａの様に
262.5本（525本の半分）の走査線であらく走査
し、次の1/60秒で、第２図Ｂの様に前の走査線の
間を埋めるように262.5本を走査した画面が再生
される。このようなテレビジヨン信号の画像信号
および同期信号を、それぞれ第１図の入力端子１
および入力端子２に入力する。入力端子２に入力
された同期信号は、メモリ制御信号発生回路８に
供給され、クロツク発生回路７から供給されるク
ロツク信号をもとに、ノンインタレース走査のた
めの同期信号や、ランイメモリ駆動に必要な各種
制御信号を発生する。発生した同期信号は、同期
信号出力端子４に出力される。また、発生した制
御信号は、スイツチ回路１１および１２を経由し
てラインメモリ５および６に供給される。スイツ
チ回路９〜１３がそれぞれ図示された状態で接続
されているとすると、入力された画像信号は、ス
イツチ回路１０を経由してラインメモリ６に入力
される。もう１方のラインメモリ５の入力には、
スイツチ回路９を経由して、ラインメモリ５の出
力信号が入力されるため、記憶している画像信号
を出力しながら記憶することとなる。同時に、こ
の画像信号はスイツチ回路１３を経て画像信号出
力端子３へ出力される。スイツチ回路１１を経由
してラインメモリ５に供給される制御信号は、入
力されるテレビジヨン信号の１水平走査期間に記
憶している画像信号を２回循環させるような信号
である。一方、スイツチ回路１２を経由してライ
ンメモリ６に供給される制御信号は、入力される
テレビジヨン信号の１水平走査期間に、その画像
信号をそのまま記憶させるような信号である。ま
た、それぞれのラインメモリ５および６に入力さ
れる制御信号は、入力されるテレビジヨン信号の
ライン走査周期で切り替えられるため、ラインメ
モリ６にＮライン目の画像信号が記憶されている
時には、ラインメモリ５からＮ−２ライン目の画
像信号が２度繰返して再生される。次に、Ｎ＋２
ライン目の画像信号がラインメモリ５に記録され
ている時には、ラインメモリ６よりＮライン目の
画像信号が２度繰返して再生される。こうして
次々に繰り返す事により、第３図Ａ，Ｂに示すよ
うな約1000本の垂直走査線数を持つ画面や、第３
図Ｃ，Ｄに示すようなノンインタレース画面を再
生できる画像信号および同期信号をそれぞれの出
力端子に出力することができる。

以上が、第１図に示す従来回路の動作概略であ
るが、２水平走査線に相当する容量を持つメモリ
を必要とし、回路規模が大きいという欠点を持つ
ていた。特に、集積回路とする場合にはメモリ部
分の面積が大きくなりすぎて、１個の集積回路と
することができなかつた。また、電荷転送素子を
構成する個々の電荷記憶素子を同時に動作させて
記憶するため、消費する電力も大きいという欠点
を持つていた。

〔発明の目的〕

本発明の目的は、上述した従来技術の欠点をな
くし、より小さなメモリ容量の走査速度変換回路
を提供することにある。また、別の目的として
は、より少ない消費電力の走査速度変換回路を提
供することにある。

〔発明の概要〕

そこで、本発明では、１走査分の容量を持ち、
画素単位で書き込み出しのできるメモリセルを有
したメモリを備え、入力される画像信号の１画素
に相当する時間内で書き込み読み出しを行なつて
走査速度の変換を行なう事を特徴とする。また、
メモリの読み出しと書き込みの回数の比を、速度
変換の変換比と等しくすることを特徴とする。こ
れによつて、使用メモリのアクセス時間を大きく
でき、さらに消費電力の低減を実現可能とする。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて詳細に
説明する。第４図は、本発明による走査速度変換
回路の概略構成であり、第５図は第４図における
メモリのより具体的な構成の一例である。第４図
において、第１図と同じ回路には同一記号を記し
てある。同図において、１４は走査速度変換に必
要な画像信号を記憶するに十分な１走査期間以下
の容量を持ち、画素単位で書き込み読み出しので
きるラインメモリ、１５はラインメモリ１４の制
御に必要な信号を発生するメモリ制御信号発生回
路、１６はラインメモリ１５にアドレス信号を供
給するアドレス信号路、１７はラインメモリ１５
にリードライト信号（以下Ｒ／Ｗ信号と概記）な
どを供給する制御信号路である。第４図と第１図
の大きな違いは、ラインメモリ１４が１画素単位
で書き込み読み出しが行なわれる点にある。

以下、第４図の動作について、第６図に示す各
部波形図を用いて説明する。第４図において、入
力端子１には、第６図ａに示すような画像信号
が、入力端子２には、第６図ｂに示すような周期
T_Hの同期信号が入力される。メモリ制御信号発
生回路１５では、第１図のメモリ制御信号発生回
路８と同様に、クロツク発生回路７から供給され
る十分高い周波数のクロツク信号を用いて、入力
端子２に入力された同期信号をもとにして、ノン
インタレース走査のための同期信号や、ラインメ
モリ１４を動作させるに必要な信号を発生する。
発生した同期信号は、第６図ｄに示すような周期
T_H／２の信号で、出力端子４に出力される。ま
た、第６図ｆに示すようなＲ／Ｗ信号、第６図ｇ
に示すようなクロツク信号を、制御信号路１７
へ、第６図ｈに示すようなアドレス信号をアドレ
ス信号路１６へ出力する。第６図ｅは、ｆ以降の
信号の周期を説明するための信号波形図で、ａ〜
ｄの時間軸を拡大した１画素周期T_Dとの対応を
示す信号である。サンプリング周期がテレビジヨ
ン信号の色副搬送波周波数の３倍に設定された
時、具体的なT_Dの値は約93〓となる。ラインメ
モリ１４は、これら第６図ｆ〜ｈに示す信号によ
つて、第６図ａに示す画像信号を記録し、第６図
ｃに示すような1/2ライン遅れのノンインタレー
ス走査に対応した画像信号を再生する。再生した
画像信号は、出力端子３に出力される。以上が第
４図の動作概要である。

次に、第４図のラインメモリ１４について、第
５図を用いてより詳細に説明する。第５図におい
て第４図と同一部分には同一の記号を記してあ
る。同図において、１８は入出力制御回路１９は
入力された画像信号のバツフア回路、２０〜２３
は画素メモリ（メモリセル）、２４は画素メモリ
の入力を切り換える切り換え回路、２５はデコー
ダ回路、２６は画素メモリに蓄積された電荷を検
出する出力検出回路、２７は出力バツフア回路で
ある。同図は、基本的にランダムアクセス可能な
アナログメモリであり、デコーダ回路２５でデコ
ーダされる画素メモリにのみ駆動クロツク信号を
与え、他の画素メモリを静止状態にして消費電力
を下げる構成としている。第５図において、入力
端子１より入力される画像信号は、バツフア回路
１９によつて画素メモリ２０〜２３に必要な入力
レベルに変換され、切り換え回路２４を経て画素
メモリ２０〜２３に共通に供給される。また、信
号路１７によつて供給される第６図ｆ，ｉに示す
ようなＲ／Ｗ信号、クロツク信号によつて、入出
力制御回路１８ではラインメモリ１４内部で必要
な制御信号を発生する。デコーダ回路２５では、
この制御信号の一部と、信号路１６によつて入力
されるアドレス信号によつて、画素メモリ２０〜
２３のただ１つの画素メモリを駆動する駆動クロ
ツク信号を出力する。Ｒ／Ｗ信号がＷ状態の場合
には、切り換え回路２４は第５図に示されるよう
に、バツフア回路１９の出力を画素メモリ２０〜
２３の入力とするように接続されるため、駆動ク
ロツク信号が供給された画素メモリに画像信号が
蓄積される。一方、Ｒ／Ｗ信号がＲ状態の場合に
は、Ｗ状態と同様にただ１つの画素メモリが駆動
クロツクによつて駆動され、蓄積されている画像
信号を読み出して第６図ｊの信号で保持される出
力検出回路２６に供給する。また、切り換え回路
２４は第５図とは反対の接続となり、第６図ｉに
示すような信号が入力され読み出した画像信号を
再度画素メモリに蓄積することとなる。この時、
出力検出回路２６で検出後保持された画像信号の
もう一方の出力は、出力バツフア回路２７にも供
給され、出力端子３に第６図ｃに示すような画像
信号を再生することになる。

以上が第５図の動作説明であるが、第５図の構
成は従来の電荷転送素子の場合と同様の製造技術
で実現することができる。電荷転送素子の場合、
消費される電力損失は、転送と駆動の２種類考え
られるが、後者の電力損失が支配的である。ま
た、駆動周波数と、同時に駆動するメモリ容量に
比例するため、大幅に電力損失の低減が可能であ
る。すなわち、３倍の色副搬送波周波数でサンプ
リングした場合、第１図の従来例と、第５図に示
した例とを比較すると、従来例では、ラインメモ
リ５とラインメモリ６とが、色副搬送波周波数の
３倍と６倍の周波数で交互に、約683画素に相当
するラインメモリを駆動することとなる。一方、
第５図に示した例では、色副搬送波周波数の12倍
の周波数で１画素分のメモリを駆動するのみなの
で、駆動電力損失は、(1)式に示すようになる。

駆動電力損失比＝第５図の駆動電力損失／従来例の駆
動電力損失＝K₂×12fsc／K₁（3fsc×683＋6fsc×683）＝K₂／512.25K₁ ≒K₂／500K₁ …(1) ここで、fscは色副搬送波周波数、K₁は第１図
のラインメモリの電極容量と駆動電圧で決定され
る値、K₂は第５図のラインメモリの電極容量と
駆動電圧で決定される値である。K₁とK₂の値が
ほぼ等しい場合には、ほぼ500分の１の駆動電力
損失で良いこととなる。もちろん、メモリ制御信
号発生回路１６が帰線期間で駆動クロツク信号の
発生を止めた場合には、より以上のメモリ容量と
駆動電力損失の低減が実現できる。

次に、第６図ａのインタレース走査画像信号
と、第６図ｃのノンインタレース走査画像信号と
の関係を、ラインメモリ１４に対する書き込みア
ドレスと読み出しアドレスにより詳細に説明す
る。第６図ｈのアドレス信号に示すように、１画
素周期を４分割し、２回の異なるリードアドレス
（Ｍ，Ｍ＋１）と２回の同一ライトアドレス（Ｎ）
をラインメモリに供給する。水平同期信号の立ち
下がり位置をラインメモリ１４に供給するアドレ
スの計数開始点とすると、リードアドレスの計数
値がライトアドレスの計数値に対して倍の早さで
進むために、インタレース走査画像信号の水平同
期周期の半分の時間でリードされる信号、すなわ
ちノンインタレース走査画像信号が再生できる。
したがつて、第６図ｃの前半期間では、ａで示さ
れる走査線の１走査線前の画像を再生する。ま
た、後半期間では、ａで示される走査線を記録し
たアドレスをリードすることとなり、ａで示され
る走査線の画像を再生できる。

第７図は、第６図の例よりさらに消費電力の低
減が可能な各部波形図である。第６図と同様の各
部波形には、第６図と同様な記号を記してある。
すなわち、ａはインタレース走査に対応した画像
信号、ｃはノンインタレース走査に対応した画像
信号、ｅは各信号波形の周期を示すための信号、
ｆはＲ／Ｗ信号、ｇはクロツク信号、ｈはアドレ
ス信号を示している。第７図では、第６図のアド
レス信号ｈがＷ状態で２度同一アドレス（Ｎ）と
なる事に着目して、１画素周期T_Dを３分割し、
そのうちの１つのみをＷ状態に割り当て、残りの
２つをＲ状態に割り当てることを特徴とする。こ
のとき、切り換え回路２４の出力信号は第６図ｉ
に示すような波形となる。また、出力検出回路２
６には、第６図ｊとｈの２種類の信号が入力さ
れ、画素メモリ２０〜２３で読み出された信号を
２段階で保持することによりノンインタレース走
査に対応した画像信号ｃを再生する。このような
波形例では、画素メモリ２０〜２３を色副搬送波
のほぼ９倍の周波数で駆動することとなるため、
駆動電力損失は(1)式同様に計算でき、K₁とK₂の
値がほぼ等しい場合には、683分の１と第６図の
例よりさらに低減可能である。

さて、以上、第６図、第７図の各部波形例を用
いて第４図、第５図の構成を説明したが、第４図
のメモリ制御信号発生回路１５について若干説明
する。メモリ制御信号発生回路１５は、第６図ａ
〜ｄ、および第７図ｃに点線で示すように、入力
される画像信号の前半期間では、走査変換後の画
像信号の方が記録される画像信号より早く読み出
され、後半期間では、走査変換後の画像信号の方
が記録される画像信号より遅く読み出されるよう
構成する必要がある。しかし、このような構成
は、当該技術者にとつてカウンタ回路を主体とし
て容易に実現できる構成である。

以上述べたように、基本的に１ラインメモリを
用いて小規模回路で走査変換が実現できるが、別
に上述のアナログメモリによる構成に限るもので
はなく、第８図に示すようなデイジタルメモリを
用いても本発明は有効である。第８図は、第４図
におけるラインメモリ１４の他の構成例で、２８
はＤ／Ａ変換回路，２９はラツチ回路，３０は
RAM，３１はラツチ回路、３２はＡ／Ｄ変換回
路を示している。第８図の構成では、消費電力の
大幅低減は難しいが、メモリ容量の半減が達成で
きる。第７図の各部波形と対応させて、第８図の
動作を簡単に説明する。入力端子１より入力され
た画像信号は、Ａ／Ｄ変換回路２８でデイジタル
信号８ビツトに変換され、１画素周期T_Dでラツ
チされるラツチ回路２９に入力される。RAM３
０は、画像信号のうち、水平帰線期間を除いた時
間を記憶できる容量を最低減持つメモリで、第７
図ｈに示すアドレスがアドレス入力A₀〜A₇へ、
ｇに示す信号がチツプセレクト入力CSへ、ｆに
示す信号がＲ／Ｗ入力へ供給され、ラツチ回路２
９より出力されたデイジタル化された画像信号を
記憶し、ラツチ回路３１へ読み出した信号を出力
する。ラツチ回路３１のCK入力には、第７図ｊ
に示すような信号が入力し、RAM３０より読み
出された信号をラツチする。Ｄ／Ａ変換回路３２
は、ラツチ回路３１の出力を再度ｈに示すような
信号で保持したのち、Ｄ／Ａ変換して出力端子３
に画像信号を出力する。このようにして、２倍に
走査変換した画像信号を得ることができる。
RAM３０については、１ラインメモリ×１とし
て説明したが、1/2ラインメモリ×２の構成とし
てさらに2T_D周期で、第６図、第７図のT_D周期の
波形を実現しても速度変換可能である。

最後に、第５図の構成の画素メモリ２０〜２３
のリフレツシユ時間について述べる。前述したよ
うに、必要な画素メモリにのみ駆動クロツクを供
給する構成としたため、静止状態の画素メモリの
リフレツシユについて考えておく必要がある。従
来の電荷転送素子と同じプロセスを用いて構成し
た電荷記憶素子（画素メモリ）だとすると、電極
に供給されたクロツクパルスによつて発生する空
乏層に画像信号の電荷を蓄積する構成であるた
め、電荷保持時間は室温で約１秒、温度90度でも
約５ミリ秒程度である。しかし、１走査時間、約
64マイクロ秒に比較して十分長い時間であるた
め、１走査時間に１回以上読み出しか書き込みが
行なわれるだけで十分であり、画素メモリに特別
のリフレツシユ動作は必要ない。また、MOSプ
ロレスで構成した画素メモリの例を第９図に示す
が、書き込み用トランスフアゲートと読み出し用
トランスフアゲート、それにMOS容量のみで構
成される。この構成であつても、同程度の電荷保
持時間を持つているため、特別のリフレツシユ動
作は必要ない。

以上述べたように、小規模メモリで走査速度変
換が可能となるため、高精細表示システムの一般
家庭への普及を容易にすることができる。

〔発明の効果〕

以上述べたように、本発明によれば、メモリ回
路の書き込み読み出しを１画素単位で行なうた
め、従来の半分以下の容量のメモリで走査速度変
換が実施でき、回路規模が小さくなり経済的であ
る。さらに、画素メモリの読み出し書き込みの回
数比を走査速度変換の変換比と等しくすることに
より、より駆動電力損失を低減可能である。

また、従来の走査速度変換回路では１水平走査
期間の時間遅延を必要としたが、本発明によれば
半分の時間遅延しか必要とせず、より高速な応用
が実現できる。

【図面の簡単な説明】

第１図は従来の走査速度変換回路図、第２図は
インタレース走査画面の簡単な走査例説明図、第
３図は走査速度変換して得られる画面の簡単な走
査例説明図、第４図は本発明の一実施例の走査速
度変換回路の概略構成図、第５図と第８図は第４
図におけるラインメモリのより具体的な構成の一
例をそれぞれ示す説明図、第６図と第７図は、本
発明の動作を説明するための波形図、第９図は画
素メモリの構成図である。５，６……ラインメモリ、７……クロツク発生
回路、８……メモリ制御信号発生回路、１４……
ラインメモリ、１５……メモリ制御信号発生回
路、２０〜２３……画素メモリ、２５……デコー
ダ回路。

Claims

【特許請求の範囲】１あらかじめ定められた周期で入力される画像
信号の１画素分に当る時間の半分以下のアクセス
タイムを持つメモリセルを有し、上記画像信号を
１画素単位で上記メモリセルに書き込んで、１画
素単位で読み出し保持して出力することの可能な
メモリ回路と、入力される上記画像信号の１画素
分に相当する時間内で上記メモリセルに対する１
画素の書き込みと複数画素の読み出しを実施する
ためのメモリ制御信号を発生して上記メモリ回路
に供給するメモリ制御信号発生回路と、所要のク
ロツク信号を発生して上記メモリ制御信号発生回
路に供給するクロツク発生回路とを具備し、上記
メモリ回路が入力される上記画像信号の１画素分
に相当する時間内で上記メモリセルに対する１画
素の書き込みと複数画素の読みだしを行なつて、
複数倍の周期に速度変換した画像信号を出力する
ことを特徴とする走査速度変換回路。２上記メモリセルはダイナミツク形のメモリセ
ルであることを特徴とする特許請求の範囲第１項
記載の走査速度変換回路。