JP2605261B2 - 液晶マトリクス・パネル駆動回路 - Google Patents
液晶マトリクス・パネル駆動回路Info
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- crystal matrix
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶マトリクス・パネルをノン・インター
レース方式で駆動するためのビデオ・メモリーの構成に
関する。
レース方式で駆動するためのビデオ・メモリーの構成に
関する。
液晶マトリクス・パネルを動画あるいは静止画のディ
スプレイとして用いる場合には、フリッカーが目立たな
い駆動方法をとることが必要である。
スプレイとして用いる場合には、フリッカーが目立たな
い駆動方法をとることが必要である。
NTSC−Ｍ方式では、１フィールド当たりの有効走査線
数は約240本であるので、走査側電極数が240本以下の液
晶マトリクス・パネルを駆動する場合、第１フィールド
と第２フィールドの信号を極性反転した上で同一走査線
上に重畳して書き込んでいた。
数は約240本であるので、走査側電極数が240本以下の液
晶マトリクス・パネルを駆動する場合、第１フィールド
と第２フィールドの信号を極性反転した上で同一走査線
上に重畳して書き込んでいた。
この様に駆動すると、液晶にかかる映像信号によるフ
リッカー成分は１フレーム周期即ち約17msとなり、フリ
ッカーが目立ちにくくなる。
リッカー成分は１フレーム周期即ち約17msとなり、フリ
ッカーが目立ちにくくなる。
参考文献「商品化された液晶ポケット・カラーテレ
ビ」日経エレクトロニクス 1984/9/10 〔発明が解決しようとする問題点〕 従来技術では、走査側電極数が240本程度以下の液晶
マトリクス・パネルならば、フリッカーを抑圧し表示す
ることが可能であった。
ビ」日経エレクトロニクス 1984/9/10 〔発明が解決しようとする問題点〕 従来技術では、走査側電極数が240本程度以下の液晶
マトリクス・パネルならば、フリッカーを抑圧し表示す
ることが可能であった。
しかし、走査側電極数が240本を超える液晶マトリク
ス・パネルについては、従来技術ではフリッカーを除去
することは不可能である。
ス・パネルについては、従来技術ではフリッカーを除去
することは不可能である。
CRTでは、その螢光体の残光性を生かして、第１及び
第２フィールドの画像を飛越走査することにより、管面
上において合成し１枚の画像としている。この場合のフ
リッカーの周期は約17msであり、視覚上問題とならな
い。
第２フィールドの画像を飛越走査することにより、管面
上において合成し１枚の画像としている。この場合のフ
リッカーの周期は約17msであり、視覚上問題とならな
い。
今、走査側電極数が480本（１フレーム期間の有効走
査線数に相当する。）の液晶マトリクス・パネルをCRT
と同様の走査方法で駆動すると仮定する。
査線数に相当する。）の液晶マトリクス・パネルをCRT
と同様の走査方法で駆動すると仮定する。
ｎ番目の走査側電極が第１フィールドで選択されたと
すると、次の第２フィールドでは選択されないから、こ
の走査側電極が次に選択されるのは再び第１フィールド
である。第（ｎ＋１）番目の走査側電極について言え
ば、第２フィールドのみにおいて選択される。
すると、次の第２フィールドでは選択されないから、こ
の走査側電極が次に選択されるのは再び第１フィールド
である。第（ｎ＋１）番目の走査側電極について言え
ば、第２フィールドのみにおいて選択される。
つまり、全ての走査側電極は１フィールド置きに選択
されることになるので、フリッカーの周期は２フレーム
周期即ち67msである。この値は視覚上許容できない値で
ある。
されることになるので、フリッカーの周期は２フレーム
周期即ち67msである。この値は視覚上許容できない値で
ある。
そこで、本発明はこのような問題点を解決するための
もので、その目的とするところは、１フィールドの有効
走査線数を超える走査側電極を有する液晶マトリクス・
パネルに、フリッカーを発生させることなく画像表示を
行なうための駆動回路を提供するところにある。
もので、その目的とするところは、１フィールドの有効
走査線数を超える走査側電極を有する液晶マトリクス・
パネルに、フリッカーを発生させることなく画像表示を
行なうための駆動回路を提供するところにある。
本発明の液晶マトリクス・パネル駆動回路は、１フィ
ールドの有効走査線数を越える走査側電極を有する液晶
マトリクス・パネルを駆動する液晶マトリクス・パネル
駆動回路において、 第１フィールドの走査線に対応する画像信号とそれに
引き続く第２フィールドの走査線に対応する画像信号を
入力する入力端子と、入力された該第１フィールドの有
効走査線に対応する画像信号を順次記憶する第１のメモ
リー回路と、入力された該第２フィールドの有効走査線
に対応する画像信号を順次記憶する第２のメモリー回路
とを有し、 前記第１のメモリー回路と前記第２のメモリー回路か
らは、各有効走査線に対応する画像信号が、走査線単位
で交互に、かつそれぞれ1/2水平走査期間毎に読み出さ
れてなる ことを特徴とする。
ールドの有効走査線数を越える走査側電極を有する液晶
マトリクス・パネルを駆動する液晶マトリクス・パネル
駆動回路において、 第１フィールドの走査線に対応する画像信号とそれに
引き続く第２フィールドの走査線に対応する画像信号を
入力する入力端子と、入力された該第１フィールドの有
効走査線に対応する画像信号を順次記憶する第１のメモ
リー回路と、入力された該第２フィールドの有効走査線
に対応する画像信号を順次記憶する第２のメモリー回路
とを有し、 前記第１のメモリー回路と前記第２のメモリー回路か
らは、各有効走査線に対応する画像信号が、走査線単位
で交互に、かつそれぞれ1/2水平走査期間毎に読み出さ
れてなる ことを特徴とする。
本発明は以上の構成を有するので、１フレーム分の画
像信号をメモリー回路に蓄え、しかる後に時間軸を圧縮
してメモリー回路より画像信号を読み出すことによっ
て、１フィールド分以上の走査を１フィールド期間内
（約17ms）に完了できることから、フリッカーを発生さ
せずに液晶マトリクス・パネルに画像表示が可能とな
る。
像信号をメモリー回路に蓄え、しかる後に時間軸を圧縮
してメモリー回路より画像信号を読み出すことによっ
て、１フィールド分以上の走査を１フィールド期間内
（約17ms）に完了できることから、フリッカーを発生さ
せずに液晶マトリクス・パネルに画像表示が可能とな
る。
以下、本発明について詳細に説明する。
第１図は本発明の構成を示すブロック図である。画像
信号入力端子（101）からデ・マルチプレクサー（103）
に、画像信号が供給される。
信号入力端子（101）からデ・マルチプレクサー（103）
に、画像信号が供給される。
デ・マルチプレクサー（103）によって、第１及び第
２フィールドの画像信号はそれぞれメモリー回路１（10
4）及びメモリー回路２（105）に実時間で書き込まれ
る。
２フィールドの画像信号はそれぞれメモリー回路１（10
4）及びメモリー回路２（105）に実時間で書き込まれ
る。
メモリー回路１（104）及びメモリー回路２（105）に
記憶された画像信号は、マルチプレクサー（106）によ
って１フレームに合成されて、極性反転回路（111）を
経て画像信号出力端子（112）に送出される。
記憶された画像信号は、マルチプレクサー（106）によ
って１フレームに合成されて、極性反転回路（111）を
経て画像信号出力端子（112）に送出される。
書き込みアドレス発生回路（108）は、メモリー回路
（104）及びメモリー回路２（105）のそれぞれの書き込
み期間に、アドレス切換回路（107）を経てこれらのメ
モリー回路に書き込みアドレス信号を供給する。
（104）及びメモリー回路２（105）のそれぞれの書き込
み期間に、アドレス切換回路（107）を経てこれらのメ
モリー回路に書き込みアドレス信号を供給する。
読み出しアドレス発生回路（109）は、メモリー回路
（104）及びメモリー回路２（105）のそれぞれの読み出
し期間に、アドレス切換回路（107）を経てこれらのメ
モリー回路に読み出しアドレス信号を供給する。
（104）及びメモリー回路２（105）のそれぞれの読み出
し期間に、アドレス切換回路（107）を経てこれらのメ
モリー回路に読み出しアドレス信号を供給する。
アドレス切換回路（107）は、書き込みアドレス及び
読み出しアドレスを、前記メモリー回路の書き込み及び
読み出し期間のそれぞれに対応して切換える。
読み出しアドレスを、前記メモリー回路の書き込み及び
読み出し期間のそれぞれに対応して切換える。
同期信号発生回路（110）は、外部より同期信号入力
端子（102）を介して印加される同期信号を基準とし
て、各回路に必要なタイミング信号を供給する。
端子（102）を介して印加される同期信号を基準とし
て、各回路に必要なタイミング信号を供給する。
第２図に、入力画像信号と、そのメモリー回路への書
き込み及び読み出しの関係を示す。
き込み及び読み出しの関係を示す。
（２−ａ）は、入力画像信号であり、この場合はNTSC
−Ｍ方式で用いられる525/60の規格である。ただし、垂
直帰線期間は考慮していないので、メモリー回路には垂
直帰線期間分の信号をも記憶する様に描かれているが、
必ずしもこの限りではない。
−Ｍ方式で用いられる525/60の規格である。ただし、垂
直帰線期間は考慮していないので、メモリー回路には垂
直帰線期間分の信号をも記憶する様に描かれているが、
必ずしもこの限りではない。
この飛越走査の画像信号（２−ａ）を、例えばメモリ
ー回路１（104）及びメモリー回路２（105）に対し、そ
れぞれ（２−ｂ）及び（２−ｂ′）の様に書き込む。図
中の１〜525の数字は、走査線の番号である。図の例で
は（２−ｂ）及び（２−ｂ′）にそれぞれ第１及び第２
フィールドが対応する。メモリー回路への書き込み時に
は、１水平走査期間は約64μｓであり、１フィールド当
たり約17msである。
ー回路１（104）及びメモリー回路２（105）に対し、そ
れぞれ（２−ｂ）及び（２−ｂ′）の様に書き込む。図
中の１〜525の数字は、走査線の番号である。図の例で
は（２−ｂ）及び（２−ｂ′）にそれぞれ第１及び第２
フィールドが対応する。メモリー回路への書き込み時に
は、１水平走査期間は約64μｓであり、１フィールド当
たり約17msである。
次に、メモリー回路より画像信号を読み出す場合に
は、水平走査期間を1/2に短縮して約32μｓとして読み
出す。垂直走査の順序は、メモリー回路１（104）の１
ライン目の次に、メモリー回路２（105）の１ライン目
（飛越走査の264ライン目に相当する。）を読み出し、
メモリー回路１（104）の２ライン目の次にメモリー回
路２（105）の２ライン目（同じく265ライン目に相当す
る。）を読み出し、順次この走査を続けて行く。
は、水平走査期間を1/2に短縮して約32μｓとして読み
出す。垂直走査の順序は、メモリー回路１（104）の１
ライン目の次に、メモリー回路２（105）の１ライン目
（飛越走査の264ライン目に相当する。）を読み出し、
メモリー回路１（104）の２ライン目の次にメモリー回
路２（105）の２ライン目（同じく265ライン目に相当す
る。）を読み出し、順次この走査を続けて行く。
上記の結果、読み出された画像信号は、（２−ｃ）の
如く１水平走査期間が約32μｓで、１フレーム期間が約
17msのノン・インターレース方式の画像を形成する。
如く１水平走査期間が約32μｓで、１フレーム期間が約
17msのノン・インターレース方式の画像を形成する。
この様にして得られた画像信号を、１フレーム毎に極
性反転して液晶マトリクス・パネルに供給すれば、完全
なフレーム単位の線順次走査となり、フリッカーの周期
が34msとなるので視覚上問題とならなくなる。
性反転して液晶マトリクス・パネルに供給すれば、完全
なフレーム単位の線順次走査となり、フリッカーの周期
が34msとなるので視覚上問題とならなくなる。
第３図は、垂直走査期間単位（１［Ｖ］17ms）で表わ
したメモリー回路の選択のタイミング図である。（３−
ａ）及び（３−ｂ）の実線は、それぞれメモリー回路１
（104）及びメモリー回路２（105）への書き込み期間で
ある。（３−ｃ）及び（３−ｄ）の実線は、同じく読み
出し期間である。すなわち、第３図は１フレーム分の画
像信号をメモリー回路に書き込み、読み出しするタイミ
ング図であり、これを時系列に入力される画像信号に応
用する場合は、例えば、メモリー回路に２つのフィール
ドの画像信号が書き込まれている間に、メモリー回路に
記憶される前のフレームの画像信号を読み出すことが考
えられる。
したメモリー回路の選択のタイミング図である。（３−
ａ）及び（３−ｂ）の実線は、それぞれメモリー回路１
（104）及びメモリー回路２（105）への書き込み期間で
ある。（３−ｃ）及び（３−ｄ）の実線は、同じく読み
出し期間である。すなわち、第３図は１フレーム分の画
像信号をメモリー回路に書き込み、読み出しするタイミ
ング図であり、これを時系列に入力される画像信号に応
用する場合は、例えば、メモリー回路に２つのフィール
ドの画像信号が書き込まれている間に、メモリー回路に
記憶される前のフレームの画像信号を読み出すことが考
えられる。
さらに第４図は、水平走査期間単位（１［Ｈ］64μ
ｓ）で表わしたメモリー回路の読み出し時の選択のタイ
ミング図である。
ｓ）で表わしたメモリー回路の読み出し時の選択のタイ
ミング図である。
（４−ａ）及び（４−ｂ）の実線は、それぞれメモリ
ー回路１（104）及びメモリー回路２（105）の読み出し
時の選択期間である。
ー回路１（104）及びメモリー回路２（105）の読み出し
時の選択期間である。
以上の例では、液晶マトリクス・パネルの水平走査線
数が480本程度の場合を想定したが、水平走査線数に応
じて、メモリー回路の容量や読み出し時の水平走査期間
長を変更できる。
数が480本程度の場合を想定したが、水平走査線数に応
じて、メモリー回路の容量や読み出し時の水平走査期間
長を変更できる。
また、書き込み時に対して読み出し時のクロック周波
数を２倍より高く設定していくと、フリッカー周波数は
クロック周波数に比例して上昇するので、一層フリッカ
ーは目立たなくなる。
数を２倍より高く設定していくと、フリッカー周波数は
クロック周波数に比例して上昇するので、一層フリッカ
ーは目立たなくなる。
メモリー回路１（104）及びメモリー回路２（105）
は、アナログ・メモリー又はディジタル・メモリーで構
成する。アナログ・メモリー（例えばCCD、コンデンサ
ー・メモリー等）を用いる場合は、アドレス発生回路は
単純なクロック発生回路で良い。なぜなら、通常アナロ
グ・メモリーはシフト・レジスターの形式であるから、
その転送クロックを与えれば良いのである。
は、アナログ・メモリー又はディジタル・メモリーで構
成する。アナログ・メモリー（例えばCCD、コンデンサ
ー・メモリー等）を用いる場合は、アドレス発生回路は
単純なクロック発生回路で良い。なぜなら、通常アナロ
グ・メモリーはシフト・レジスターの形式であるから、
その転送クロックを与えれば良いのである。
一方、ディジタル・メモリーを用いる場合には、ラン
ダム・アクセス型とシフト・レジスター型の２通りが使
用できる。シフト・レジスター型では、アナログ・メモ
リーとアドレス発生は同様だが、ランダム・アクセス型
では、カウンターによるアドレス発生が必要である。
ダム・アクセス型とシフト・レジスター型の２通りが使
用できる。シフト・レジスター型では、アナログ・メモ
リーとアドレス発生は同様だが、ランダム・アクセス型
では、カウンターによるアドレス発生が必要である。
ディジタル・メモリーの場合には、さらにA/D変換回
路とD/A変換回路（アクティブ・マトリクス・パネルの
場合）が必要となることがある。
路とD/A変換回路（アクティブ・マトリクス・パネルの
場合）が必要となることがある。
第５図に、メモリー回路にディジタル・メモリーを使
用した場合のブロック図を示す。
用した場合のブロック図を示す。
以上述べたように、本発明の構成によれば、飛越走査
方式の２フィールド即ち１フレーム分の画像を、１フィ
ールド期間（約17ms）に完全な線順次走査方式の１フレ
ーム分の画像に変更できるので、１フィールドの有効走
査線数を超える走査側電極を有する液晶マトリクス・パ
ネルにフリッカーを発生させることなく画像表示を行な
うことができ、液晶マトリクス・パネルの表示性能を向
上することができるという効果を有する。また、有効走
査線の画像信号を液晶マトリクス・パネルに表示できる
ので、高解像度とする事が可能である。
方式の２フィールド即ち１フレーム分の画像を、１フィ
ールド期間（約17ms）に完全な線順次走査方式の１フレ
ーム分の画像に変更できるので、１フィールドの有効走
査線数を超える走査側電極を有する液晶マトリクス・パ
ネルにフリッカーを発生させることなく画像表示を行な
うことができ、液晶マトリクス・パネルの表示性能を向
上することができるという効果を有する。また、有効走
査線の画像信号を液晶マトリクス・パネルに表示できる
ので、高解像度とする事が可能である。
第１図は本発明の構成を示すブロック図。 第２図は画像信号と、そのメモリー回路への書き込み及
び読み出しの関係を示す図。 第３図、第４図はメモリー回路の選択のタイミング図で
ある。 第５図は、ディジタルメモリーを使用した場合のブロッ
ク図。 （101）、（501）…画像信号入力端子 （102）、（502）…同期信号入力端子 （103）、（503）…デ・マルチプレクサー （104）、（504）…メモリー回路１ （105）、（505）…メモリー回路２ （106）、（506）…マルチプレクサー （107）、（507）…アドレス切換回路 （108）、（508）…書き込みアドレス発生回路 （109）、（509）…読み出しアドレス発生回路 （110）、（510）…同期信号発生回路 （111）、（511）…極性反転回路 （112）、（512）…画像信号出力端子 （513）…ローパス・フィルター （514）…A/D変換回路 （515）…D/A変換回路 （516）…ローパス・フィルター
び読み出しの関係を示す図。 第３図、第４図はメモリー回路の選択のタイミング図で
ある。 第５図は、ディジタルメモリーを使用した場合のブロッ
ク図。 （101）、（501）…画像信号入力端子 （102）、（502）…同期信号入力端子 （103）、（503）…デ・マルチプレクサー （104）、（504）…メモリー回路１ （105）、（505）…メモリー回路２ （106）、（506）…マルチプレクサー （107）、（507）…アドレス切換回路 （108）、（508）…書き込みアドレス発生回路 （109）、（509）…読み出しアドレス発生回路 （110）、（510）…同期信号発生回路 （111）、（511）…極性反転回路 （112）、（512）…画像信号出力端子 （513）…ローパス・フィルター （514）…A/D変換回路 （515）…D/A変換回路 （516）…ローパス・フィルター
Claims (2)
- 【請求項１】１フィールドの有効走査線数を越える走査
側電極を有する液晶マトリクス・パネルを駆動する液晶
マトリクス・パネル駆動回路において、 第１フィールドの走査線に対応する画像信号とそれに引
き続く第２フィールドの走査線に対応する画像信号を入
力する入力端子と、入力された該第１フィールドの有効
走査線に対応する画像信号を順次記憶する第１のメモリ
ー回路と、入力された該第２フィールドの有効走査線に
対応する画像信号を順次記憶する第２のメモリー回路と
を有し、 前記第１のメモリー回路と前記第２のメモリー回路から
は、各有効走査線に対応する画像信号が、走査線単位で
交互に、かつそれぞれ1/2水平走査期間毎に読み出され
てなる ことを特徴とする液晶マトリクス・パネル駆動回路。 - 【請求項２】前記第１のメモリー回路及び前記第２のメ
モリー回路から交互に読み出された各有効走査線に対応
する画像信号は、前記液晶マトリクス・パネルへの電圧
印加が１フレーム毎に極性反転するように、前記液晶マ
トリクス・パネルに供給されてなることを特徴とする特
許請求の範囲第１項記載の液晶マトリクス・パネル駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122760A JP2605261B2 (ja) | 1986-05-28 | 1986-05-28 | 液晶マトリクス・パネル駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122760A JP2605261B2 (ja) | 1986-05-28 | 1986-05-28 | 液晶マトリクス・パネル駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62279397A JPS62279397A (ja) | 1987-12-04 |
| JP2605261B2 true JP2605261B2 (ja) | 1997-04-30 |
Family
ID=14843934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122760A Expired - Lifetime JP2605261B2 (ja) | 1986-05-28 | 1986-05-28 | 液晶マトリクス・パネル駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605261B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557791B2 (en) | 2004-07-15 | 2009-07-07 | Seiko Epson Corporation | Driving circuit for electro-optical device, method of driving electro-optical device, electro-optical device, and electronic apparatus |
| US7796291B2 (en) | 2005-10-11 | 2010-09-14 | Seiko Epson Corporation | Electro-optical device, electro-optical device driving method, image processing circuit, image processing method, and electronic apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0580718A (ja) * | 1991-09-25 | 1993-04-02 | Sharp Corp | 表示装置 |
| JP4581488B2 (ja) * | 2003-08-12 | 2010-11-17 | セイコーエプソン株式会社 | 表示装置およびその駆動方法、並びに投射型表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112184A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 走査速度変換回路 |
-
1986
- 1986-05-28 JP JP61122760A patent/JP2605261B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557791B2 (en) | 2004-07-15 | 2009-07-07 | Seiko Epson Corporation | Driving circuit for electro-optical device, method of driving electro-optical device, electro-optical device, and electronic apparatus |
| US7796291B2 (en) | 2005-10-11 | 2010-09-14 | Seiko Epson Corporation | Electro-optical device, electro-optical device driving method, image processing circuit, image processing method, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62279397A (ja) | 1987-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |