JPH1115461A - 映像信号水平拡大縮小回路 - Google Patents

Abstract

(57)【要約】 【課題】 水平方向に拡大から縮小まで倍率を１画素単
位で設定することのできるディジタルズーム処理回路
を、簡単な回路構成で小規模に実現し、自由度の高いデ
ィジタルズームおよびアスペクト変換等の映像信号処理
を行うこと。 【解決手段】 入力ディジタル信号をデータ入力回路１
で該入力クロックでデータラッチした後、必要な拡大倍
率相当分だけ該クロックよりも倍速なライトクロックで
内挿演算回路２で内挿演算し書き込み制御回路５で制御
しメモリ３に書き込みを行い、該クロックのリードクロ
ックで読み出し制御回路６で制御し読み出すことによ
り、拡大縮小処理全てを、縮小演算処理を行う内挿演算
回路２により行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル信号処理
により映像信号の水平方向への拡大および縮小を行う電
子ズーム回路に関し、特に入力映像信号を１ライン中に
画像位置に応じて拡大もしくは縮小の両方のディジタル
ズーム演算を行う映像信号水平拡大縮小回路に関するも
のである。

【０００２】

【従来の技術】近年、映像信号処理におけるディジタル
ズーム回路は、ビデオカメラの電子ズームのみならず、
ワイド表示画面に対するアスペクト変換等における表示
モードへの対応、マルチ画面表示の為の画像縮小処理等
においても使用されてきている。

【０００３】以下に従来の映像信号水平拡大縮小回路に
ついて説明する。従来技術では、映像信号処理回路にお
いて映像の拡大および縮小の両方を行う場合、ディジタ
ル信号処理においては拡大処理のみが行われ縮小処理に
ついては、表示手段の表示手段を駆動するための偏向電
流を補正し、その補正量を変更することにより、表示手
段に表示される映像信号を拡大もしくは縮小を行ってい
る例がある。これは、例えば特開平７−７７２３号公報
に示されている。

【０００４】また、表示手段として液晶表示装置の場合
のアスペクト変換の例としては、基準クロックを切り換
えて液晶駆動回路を制御することにより、アスペクト変
換を行う例が特開平９−９３５１８号公報に示されてい
る。また、拡大および縮小をいずれもディジタル信号処
理で行う場合のシステムを従来技術によって示せば、図
９のようになる。

【０００５】図９において、拡大時には入力信号はＳＷ
３を拡大側として、メモリ４に書き込み制御回路５で制
御しながら書き込まれ、拡大内挿係数に応じて読み出し
制御回路６で読み出し制御しながら読み出された後、拡
大内挿係数算出回路８で算出された拡大内挿係数で拡大
内挿演算回路７により拡大内挿演算を行いＳＷ９が拡大
側で出力されるよう動作していた。

【０００６】縮小時には、入力信号を縮小内挿係数算出
回路２で算出された縮小内挿係数で縮小内挿演算回路１
により縮小内挿演算を行い、ＳＷ３を縮小側とし書き込
み制御回路５で制御されながらメモリ４に書き込み、縮
小内挿係数に応じて読み出し制御回路６で制御されなが
ら読み出されて、ＳＷ９を縮小側として出力されるよう
動作することによって、拡大処理および縮小処理を各々
実現していた。

【０００７】このようにディジタル信号処理によって水
平方向拡大縮小処理を行うシステムについては、例えば
特開平８−２２３４７９号公報もしくは特開平９−８３
９６０号公報に示されている。以上の説明の水平方向に
ディジタル信号処理により拡大および縮小処理を行う方
式について、図１０に一例として５／４倍の水平拡大処
理の動作を説明する模式図を、図１１に一例として４／
５倍の水平縮小処理の動作を説明する模式図をそれぞれ
示す。

【０００８】

【発明が解決しようとする課題】しかしながら、縮小処
理を表示手段の偏向電流補正によって行う構成では、表
示手段での制御が必要となり、液晶表示装置への表示の
場合で液晶駆動回路の制御で実現する場合においても、
液晶駆動回路に対する制御回路が必要となり、表示手段
に大きく依存することとなっていた。

【０００９】また、拡大縮小処理を全てディジタル信号
処理によって行う場合であっても、図９に示すような従
来の構成では、水平拡大処理のための内挿演算回路およ
び内挿係数制御回路と、ほぼ同程度の回路規模である水
平縮小処理のための内挿演算回路および内挿係数制御回
路と、拡大縮小の経路切換およびその制御手段が必要で
あるため、冗長であり大きな規模の回路構成となってい
た。

【００１０】さらに、実際の回路で拡大と縮小を切り換
える時に画像位置およびタイミングを合わせて拡大縮小
後の映像を自然な映像にする為には、遅延調整やその制
御回路等も必要であって、１ライン周期中にある範囲で
拡大縮小を切り換える程度の場合でも複雑な制御となっ
ており、画素毎に拡大縮小を任意に設定することは不可
能もしくは非常に困難であった。

【００１１】本発明は、このような従来の問題点を解決
するものであり、一つの内挿演算回路（補間フィルタ）
のみの簡単な回路構成で水平方向拡大処理と水平方向縮
小処理の両方を、画素毎に任意の倍率で行うことのでき
る映像信号水平拡大縮小回路を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】この課題を解決するため
に本発明の映像信号水平拡大縮小回路は、入力信号を入
力クロックレート（実サンプリングクロックレート）で
一度ラッチされた信号を、必要な拡大倍率に相当するだ
け入力クロックレート（実サンプリングクロック）より
高速（倍速）にオーバーサンプリングして、そのオーバ
ーサンプリングレートで内挿演算処理とメモリへの書き
込み制御を行って、入力クロックレート（実サンプリン
グクロック）で読み出すことにより、拡大縮小処理を行
うように構成したものである。

【００１３】これにより、内挿演算処理については全て
縮小演算処理（一つの内挿演算回路）のみで、実際には
拡大処理をも行えると同時に、その倍率設定についても
画素毎に任意の倍率で行うことのできる映像信号水平拡
大縮小回路が得られる。

【００１４】

【発明の実施の形態】本発明の請求項１に記載の発明
は、ディジタル映像入力信号を該入力クロックレートで
データ保持するデータ入力回路と、前記データ入力回路
でデータ保持されたディジタル映像信号を該入力クロッ
クの所定倍の周波数の書き込みクロックで縮小内挿処理
することにより、前記所定倍までの水平拡大処理と水平
縮小処理を行う内挿演算回路と、所定値以上のサイズを
持ち書き込みおよび読み出しを異なるクロックで動作す
ることのできるメモリと、前記メモリに対して前記書き
込みクロックで書き込み動作を制御する書き込み制御回
路と、該入力クロックレートの読み出しクロックで読み
出し動作を制御する読み出し制御回路と、前記内挿演算
回路と前記書き込み制御回路に対して前記書き込みクロ
ックで内挿制御動作を行う内挿係数算出回路とを備え、
映像信号の水平方向の所定倍までの拡大処理と縮小処理
を行うことを特徴とする映像信号水平拡大縮小回路とし
たものであり、ディジタル映像入力信号は該入力クロッ
クレートで少なくとも一度データ保持された後、前記所
定倍の書き込みクロックでオーバーサンプル動作をしな
がら縮小内挿演算処理を行うことにより、縮小内挿演算
処理のみでありながら、前記所定倍までの拡大動作をも
行うという作用を有する。

【００１５】本発明の請求項２および３に記載の発明
は、請求項１に記載の映像信号水平拡大縮小回路におい
て、前記内挿係数算出回路および前記書き込み制御回路
に対して、請求項２に記載の算出方法による倍率設定値
を内挿係数演算ピッチとして、該入力クロックレートで
設定する拡大縮小倍率設定回路を備え、前記内挿係数算
出回路は、前記拡大縮小倍率設定回路で設定される内挿
係数演算ピッチを積算するカウンタにより構成されるも
のとして、ディジタル映像信号の１ライン周期中に水平
方向に前記所定倍までの拡大倍率および縮小倍率を、１
画素単位で設定できることを特徴とした映像信号水平拡
大縮小回路としたものであり、前記所定倍数（オーバー
サンプリング倍率）をシステムとして求められる最大拡
大倍率としておき、実際の拡大縮小倍率値を前記所定倍
数で除した値により設定することにより、演算の内挿係
数設定を拡大／縮小の区別なく拡大←→縮小の切り替わ
りもスムーズに設定することができる点と、そのように
して算出する演算倍率に応じて実際の制御のための内挿
係数演算ピッチを、前記拡大縮小内挿係数算出回路に対
して前記該入力クロックレート（１画素毎）単位で設定
することとにより、前記所定倍の書き込みクロックで動
作する内挿係数算出回路に対し１画素毎の内挿演算の倍
率に対応する様に制御されて、１画素レートで任意に倍
率を可変できる拡大処理および縮小処理を行うという作
用を有する。

【００１６】本発明の請求項４に記載の発明は、請求項
３に記載の映像信号水平拡大縮小回路において、前記拡
大縮小倍率設定回路は、前記ディジタル映像入力信号の
水平画素数を順次数えて画像位置を出力するカウンタ手
段と、前記カウンタ手段から出力された画像位置に応じ
て所定の拡大縮小倍率に変換する変換手段とを有し、前
記倍率設定値である内挿係数演算ピッチを水平方向に１
画素単位でリニアに変化させて設定することを特徴とす
る映像信号水平拡大縮小回路としたものであり、前記拡
大縮小倍率設定回路に対して、ディジタル映像入力信号
の水平方向画素位置に応じて、拡大縮小倍率値（すなわ
ち内挿係数演算ピッチ）をリニアに変化するように設定
する制御回路を設けて、正確に１ライン周期で設定する
ことにより、ディジタル映像入力信号を水平方向への圧
縮伸張処理を、水平方向の画素位置によって不自然とな
ることのない良好な水平方向拡大縮小処理を行うよう作
用する。

【００１７】以下、本発明の実施の形態について図面を
用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
映像信号水平拡大縮小回路のブロック図を示し、図１に
おいて本映像信号水平拡大縮小回路は、入力ディジタル
映像信号の該入力クロックで動作するデータ入力回路１
と、該入力クロックの所定倍とする書き込みクロックで
動作する拡大縮小内挿係数算出回路４および、拡大縮小
内挿係数算出回路４に連動制御される書き込み制御回路
５および、縮小内挿演算処理を行う内挿演算回路２と、
書き込み動作は前記所定倍とした書き込みクロックで動
作し、該入力クロックの読み出しクロックで動作するメ
モリ３と、該入力クロックで動作する読み出し制御回路
６とから構成される。

【００１８】以上のように構成された映像信号水平拡大
縮小回路について、図１および図４、図５を用いてその
動作を説明する。データ入力回路１は、入力映像信号を
該入力クロック（図１では１／２Ｗｃｌｋと表記）で少
なくとも一度はラッチする回路であり、実際の回路シス
テムでは、例えば内挿による信号劣化を低減するための
ＬＰＦ回路等を必要に応じて通す前段処理である。入力
映像信号は、このデータ入力回路により該入力クロック
レートで必要な処理を施された後出力され、内挿演算回
路２に入力される。内挿演算回路２では拡大縮小内挿係
数算出回路４によって内挿係数を制御されて、入力映像
信号の縮小内挿演算を行って、拡大縮小内挿係数算出回
路４と連動する書き込み制御回路５によって書き込み制
御されてメモリ３へ書き込まれる。図１において点線で
囲まれている部分に相当するこの一連の動作は、前記デ
ータ入力回路での該入力クロックの所定倍（以下Ｘ倍と
する）の書き込みクロックで動作するものである。

【００１９】従って、内挿演算回路２では入力信号をＸ
倍でオーバーサンプリングして同時に内挿演算する動作
を行うため、Ｘ倍クロックでの内挿演算は、実際の拡大
縮小倍率をｎ、内挿演算倍率をｍとすれば、ｍ＝ｎ／Ｘ
に相当する内挿演算処理を行って、それに応じたメモ
リへの書き込み制御を行えばよいことになる。従って、
拡大演算処理として必要な最大拡大倍率ｎ_max＝Ｘとし
ておくことにより、縮小内挿演算処理でｎ_maxまでの拡
大演算処理をも行うことができる。

【００２０】以下に、前述の処理を信号処理の流れを模
式化した図４および図５を用いて説明する。図４では、
Ｘ＝２の場合で水平縮小倍率＝３／４倍の縮小の例を示
している。入力信号はデータ入力回路１で該入力クロッ
クレートで、処理され順次０、１、２、３、４、・・・
・とデータを出力する。これを倍速に動作（Ｘ＝２）す
る内挿処理回路で２は、（ａ）のようにオーバーサンプ
リングされ、拡大縮小内挿係数算出回路４から、図のよ
うに順に０，０，１／３，１／３，２／３，２／３，
０，０，０，０，１／３，１／３・・・・・と３／４倍
内挿係数がＸＴ（２Ｔ）ずつ重複して順次入力され、内
挿演算がＸＴ（２Ｔ）単位で図のように行われ（ｂ）が
算出される。これを、拡大縮小内挿係数算出回路４と連
動する書き込み制御回路５により、４画素データ（８
Ｔ）に１画素分（２Ｔ）書き込みを止める（実際には２
Ｔ単位で制御しているためこの例では、奇数クロックで
は常に書き込み停止となる）ように、８Ｔ中３Ｔ書き込
み動作を行う。これは言うまでもなく３／８倍縮小処理
と考えてもよい。

【００２１】これに対し、読み出し制御回路６では前記
該入力クロックで書き込みアドレスと読み出しアドレス
が追い越しを起こさないように制御されながら、図４
（ｃ）のごとく読み出され、水平方向３／４倍の縮小処
理信号図４（ｃ）を得るものである。図５では、Ｘ＝２
の場合で水平拡大倍率＝４／３倍の拡大の例を示してい
る。拡大の場合も基本的には同様であるが、内挿演算係
数は拡大縮小内挿係数算出回路４から、図のように順に
０，３／４，２／４，２／４，１／４，１／４，０，３
／４，２／４・・・・・・と内挿係数の積算が桁上がり
する部分のみ重複して（この例では、２／４と１／４）
内挿係数が順次入力され、内挿演算が図５のように行わ
れ図５（ｂ）が算出される。これを、拡大縮小内挿係数
算出回路４と連動する書き込み制御回路５により、３画
素データ（６Ｔ）に２回（２Ｔ）書き込みを止めるよう
に、６Ｔ中４Ｔ書き込み動作を行う。読み出しについて
は同様に処理され、水平方向４／３倍の拡大処理信号図
５（ｃ）を得るものである。

【００２２】ここで、図４および図５に示した例では、
内挿係数列と書き込み制御について、各々同一クロック
での演算の場合の３／４倍の内挿係数、４／３倍の内挿
係数で算出し書き込み制御を行っている例を示している
が、３／４倍縮小では、 ｍ＝ｎ／Ｘ＝３／４／２＝３／８倍 ４／３倍拡大では、 ｍ＝ｎ／Ｘ＝４／３／２＝４／６倍 として、内挿係数列、書き込み制御を行い演算した場合
でも、結果的にはメモリに書き込まれる演算データは同
一となり、同一の出力結果図４（ｃ）、図５（ｃ）が得
られる。

【００２３】以上の説明のように、一つの内挿演算回路
で所定倍までの拡大処理と、縮小処理を拡大縮小の区別
なく、同一アルゴリズムで処理を行うことができる。 （実施の形態２）図２は本発明の実施の形態２における
映像信号水平拡大縮小回路のブロック図を示し、図２に
おいて本映像信号水平拡大縮小回路は、入力ディジタル
映像信号の該入力クロックで動作するデータ入力回路１
と、該入力クロックの所定倍とする書き込みクロックで
動作する拡大縮小内挿係数算出回路４および、拡大縮小
内挿係数算出回路４に連動制御される書き込み制御回路
５および、縮小内挿演算処理を行う内挿演算回路２と、
書き込み動作は前記所定倍とした書き込みクロックで動
作し、該入力クロックの読み出しクロックで動作するメ
モリ３と、該入力クロックで動作する読み出し制御回路
６と、該入力クロックで動作して前記拡大縮小内挿係数
算出回路４に対して１画素単位で、拡大縮小倍率を制御
する拡大縮小倍率設定回路７とから構成される。

【００２４】以上のように構成された映像信号水平拡大
縮小回路について、図２および図４、図５、図６を用い
てその動作を説明する。図６は、図２における拡大縮小
内挿係数算出回路４と書き込み制御回路５、拡大縮小倍
率設定回路７を説明した図である。図６において内挿係
数算出カウンタは指定された水平方向の演算範囲内で内
挿係数演算ピッチだけカウントアップされるカウンタで
あって、その動作は図４および図５の内挿係数の積算に
示すところの動作を行い、そのカウンタ値は図４および
図５および図６の内挿係数ｋに相当するものである。ま
た、そのカウンタの桁上がり信号は、カウンタ自体の制
御を行うと同時に、書き込み制御回路へ入力され、図４
および図５および図６の／ＷＥ信号として出力される。

【００２５】拡大縮小倍率設定回路７は、前記内挿係数
算出カウンタのカウントピッチである内挿係数演算ピッ
チを制御する回路であり、該入力クロック（前記所定倍
率＝Ｘ＝２の例で、倍速動作部をシステムのマスタクロ
ックとすれば、１／２分周クロックに相当）で動作させ
ることにより、書き込みクロックで動作する内挿係数算
出カウンタに対して、１画素単位に相当する演算倍率の
設定を行うものである。

【００２６】ここで、前記内挿係数算出カウンタを６ｂ
ｉｔカウンタとすれば、内挿係数演算ピッチは７ｂｉｔ
で設定するものとし、ＭＳＢ１ｂｉｔにより拡大か縮小
かを示し、書き込み制御回路および内挿係数算出カウン
タを制御する。内挿係数演算ピッチをｐ、実際の拡大縮
小倍率をｎとすれば、この例ではｐ＝６４／ｎ で与え
られる。

【００２７】 図４の例であればｐ＝６４／（３／４）＝２５６／３ 図５の例であればｐ＝６４／（４／３）＝４８となる。 従って、この場合ではＭＳＢ＝１が縮小、ＭＳＢ＝０が
拡大となる。拡大縮小倍率設定回路では、このようにし
て算出した内挿係数演算ピッチｐをａ，ｂ，ｃ，ｄ，ｅ
・・・・・と該入力クロックレートで選択的に設定する
ものである。これにより、内挿係数算出カウンタでは１
画素単位での演算倍率に相当するように内挿係数ｋの算
出が行われ、図４および図５における内挿係数ｋに示す
ように内挿係数が設定されて、１画素レートでの演算倍
率の設定（可変）にも対応するよう動作することができ
る。

【００２８】尚、上記説明のように算出する演算ピッチ
ｐにて拡大縮小の倍率を設定し、その演算ピッチがカウ
ンタの積算値となり、カウンタは１Ｈ周期内でリセット
されないというアルゴリズムであることにより、倍率を
徐々に変化させながら設定する場合でなくても、拡大か
ら縮小に切り替わるポイントでカウンタがスムーズに積
算されていくため、特別な例外処理が必要とならずスム
ーズな倍率変化を実現することができる。

【００２９】（実施の形態３）図３は本発明の実施の形
態３における映像信号水平拡大縮小回路のブロック図を
示し、図３において本映像信号水平拡大縮小回路は、入
力ディジタル映像信号の該入力クロックで動作するデー
タ入力回路１と、該入力クロックの所定倍とする書き込
みクロックで動作する拡大縮小内挿係数算出回路４およ
び、拡大縮小内挿係数算出回路４に連動制御される書き
込み制御回路５および、縮小内挿演算処理を行う内挿演
算回路２と、書き込み動作は前記所定倍とした書き込み
クロックで動作し読み出し動作は該入力クロックの読み
出しクロックで動作するメモリ３と、該入力クロックで
動作する読み出し制御回路と、該入力クロックで動作し
て前記拡大縮小内挿係数算出回路４に対して、水平画素
位置に応じて１画素単位で拡大縮小倍率をリニアに制御
する拡大縮小リニア倍率設定回路７と、入力映像信号の
水平基準位置からの水平方向画素位置を出力するＨ方向
画素位置出力回路８とから構成される。

【００３０】以上のように構成された映像信号水平拡大
縮小回路について、図３および図７、図８を用いてその
動作を説明する。図７は、図３における拡大縮小リニア
倍率制御回路７とＨ方向画素位置出力回路８を説明した
図である。Ｈ方向画素位置カウンタは、入力映像信号の
Ｈ基準信号によりリセットされ、１画素単位でカウント
アップするカウンタであり、このカウンタ値が制御マイ
コン等で設定される内挿範囲内であれば、内挿範囲信号
を拡大縮小内挿係数算出回路に対して出力する。また、
Ｈ方向画素位置カウンタのカウンタ値すなわち画素位置
信号は、画素位置に応じて内挿係数演算ピッチをリニア
に変化させる変換回路によって内挿係数演算ピッチｐに
変換され、実施の形態２および図６で説明の内挿係数算
出カウンタのカウントアップ値として入力される。

【００３１】ここで、前記変換回路での水平画素位置に
対する内挿係数演算ピッチ設定の一例を図８に示す。Ｈ
方向画素位置に対して図８に示すような内挿係数演算ピ
ッチが、前記内挿係数算出カウンタに入力されると、内
挿演算は画面左より拡大倍率が一定に低下してゆき、画
面中央部ではある縮小倍率で固定となり、画面右方向に
対称に一定に増加し画面最右端で最大倍率に戻るような
倍率変化の画像となるものである。

【００３２】例えば、拡大縮小前の入力信号が画面左下
角から画面右上角への対角線状のスラント信号であれ
ば、このズーム演算処理後には対角線の中心部が直線で
左下および右上がＳ字状に湾曲するような画像に変換さ
れる。尚、前記変換回路は図８の例で説明すれば、最大
倍率値、倍率減少区間画素数、倍率固定区間画素数、倍
率増加区間画素数、倍率増加減少係数等をパラメータ化
することにより、左右非対称その他任意に設定可能とな
るものである。図７の点線部にこの変換回路の構成の一
例を示す。

【００３３】以上の説明のように、アスペクト変換等に
おける水平方向ズームでこのように倍率をリニアに変化
させることができるため、違和感のない自然な画像とす
ることができる。

【００３４】

【発明の効果】以上の説明から明らかなように本発明に
よれば、従来の水平方向の拡大処理もしくは縮小処理の
みの回路構成と同程度の回路規模でありながら、水平方
向の数倍程度までの拡大処理と水平方向の縮小処理のい
ずれにも対応することができ、かつ、最小で１画素毎に
拡大縮小倍率を任意に変更し設定するディジタルズーム
回路を実現することができる。

【００３５】これにより、水平方向に任意の拡大縮小デ
ィジタルズームの設定を拡大縮小の区別なくスムーズに
画素単位で行え、ディジタルズームの設定の自由度を大
きく向上させることができる。また、アスペクト変換等
への応用に対しても、違和感なく自然で良好な画像のア
スペクト変換を容易に行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による映像信号水平拡大
縮小回路の構成ブロック図

【図２】本発明の実施の形態２による映像信号水平拡大
縮小回路の構成ブロック図

【図３】本発明の実施の形態３による映像信号水平拡大
縮小回路の構成ブロック図

【図４】本発明の実施の形態１による３／４倍縮小動作
を示す方式説明図

【図５】同４／３倍拡大動作を示す方式説明図

【図６】本発明の実施の形態２による拡大縮小内挿制御
部の構成ブロック図

【図７】本発明の実施の形態３による拡大縮小リニア倍
率制御部の構成ブロック図

【図８】本発明の実施の形態３による画素位置／内挿係
数演算ピッチ変換特性図

【図９】従来例の水平拡大縮小回路の構成ブロック図

【図１０】従来例の水平拡大処理時の動作を説明する模
式図

【図１１】従来例の水平縮小処理時の動作を説明する模
式図

【符号の説明】

１ データ入力（保持）回路 ２ 拡大縮小内挿演算回路 ３ メモリ ４ 拡大縮小内挿係数算出回路 ５ 書き込み制御回路 ６ 読み出し制御回路 ７ 拡大縮小倍率設定回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】ディジタル映像入力信号を該入力クロック
   レートでデータ保持するデータ入力回路と、前記データ
   入力回路でデータ保持されたディジタル映像信号を該入
   力クロックの所定倍の周波数の書き込みクロックで縮小
   内挿処理することにより、前記所定倍までの水平拡大処
   理と水平縮小処理を行う内挿演算回路と、所定値以上の
   サイズを持ち書き込みおよび読み出しを異なるクロック
   で動作することのできるメモリと、前記メモリに対して
   前記書き込みクロックで書き込み動作を制御する書き込
   み制御回路と、該入力クロックレートの読み出しクロッ
   クで読み出し動作を制御する読み出し制御回路と、前記
   内挿演算回路と前記書き込み制御回路に対して前記書き
   込みクロックで内挿制御動作を行う内挿係数算出回路と
   を備え、映像信号の水平方向の所定倍までの拡大処理と
   縮小処理を行うことを特徴とする映像信号水平拡大縮小
   回路。
2. 【請求項２】請求項１に記載の映像信号水平拡大縮小回
   路において、前記内挿係数算出回路および前記内挿演算
   回路は、１倍以下までの縮小内挿処理手段のみを有し、
   実際に必要な拡大縮小倍率値を前記所定倍数で除した値
   すなわち１倍以下の倍率値をもとに内挿係数を算出し、
   前記内挿演算回路および前記書き込み制御回路を制御す
   ることを特徴とする映像信号水平拡大縮小回路。
3. 【請求項３】請求項１に記載の映像信号水平拡大縮小回
   路において、前記内挿係数算出回路および前記書き込み
   制御回路に対して、請求項２に記載の算出方法による倍
   率設定値を内挿係数演算ピッチとして、該入力クロック
   レートで設定する拡大縮小倍率設定回路を備え、前記内
   挿係数算出回路は、前記拡大縮小倍率設定回路で設定さ
   れる内挿係数演算ピッチを積算するカウンタにより構成
   されるものとして、ディジタル映像信号の１ライン周期
   中に水平方向に前記所定倍までの拡大倍率および縮小倍
   率を、１画素単位で設定できることを特徴とした映像信
   号水平拡大縮小回路。
4. 【請求項４】請求項３に記載の映像信号水平拡大縮小回
   路において、前記拡大縮小倍率設定回路は、前記ディジ
   タル映像入力信号の水平画素数を順次数えて画像位置を
   出力するカウンタ手段と、前記カウンタ手段から出力さ
   れた画像位置に応じて所定の拡大縮小倍率に変換する変
   換手段とを有し、前記倍率設定値である内挿係数演算ピ
   ッチを水平方向に１画素単位でリニアに変化させて設定
   することを特徴とする映像信号水平拡大縮小回路。
5. 【請求項５】請求項４に記載の映像信号水平拡大縮小回
   路において、画像位置に応じてリニアに変化させる前記
   倍率設定値である内挿係数演算ピッチは、表示手段に入
   力する場合の映像信号における映像のアスペクト比に応
   じて定められることを特徴とする映像信号水平拡大縮小
   回路。