JP3241442B2 - 表示用集積回路 - Google Patents
表示用集積回路Info
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- JP3241442B2 JP3241442B2 JP20989592A JP20989592A JP3241442B2 JP 3241442 B2 JP3241442 B2 JP 3241442B2 JP 20989592 A JP20989592 A JP 20989592A JP 20989592 A JP20989592 A JP 20989592A JP 3241442 B2 JP3241442 B2 JP 3241442B2
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- output
- gate
- bit
- shift register
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- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【産業上の利用分野】本発明は表示用集積回路に関し、
特にＴＶ受像機に文字や記号を表示する表示用集積回路
の縁どり発生回路に関する。
特にＴＶ受像機に文字や記号を表示する表示用集積回路
の縁どり発生回路に関する。
【０００２】
【従来の技術】従来の表示用集積回路の縁どり発生回路
は、図３に示すように、順次データの字形情報１を入力
する３ビットのシフトレジスタ２１を有し、このシフト
レジスタ２１の１ビット目のＤ型フリップフロップ２
１′の出力と３ビット目のフリップフロップ２１′の出
力との論理和を論理和ゲート２２を介して出力する。
は、図３に示すように、順次データの字形情報１を入力
する３ビットのシフトレジスタ２１を有し、このシフト
レジスタ２１の１ビット目のＤ型フリップフロップ２
１′の出力と３ビット目のフリップフロップ２１′の出
力との論理和を論理和ゲート２２を介して出力する。
【０００３】この従来の縁どり発生回路のタイミング図
を図４に示す。図４において、順次データの字形情報１
はシフトクロック６の立上りに同期しており、シフトレ
ジスタ２１は、シフトクロック６の立上りでシフトす
る。シフトレジスタ２１の１ビット目の出力は、入力の
字形情報１に対して、シフトクロック６の１クロック遅
延する。シフトレジスタ２１の２ビット目の出力は、入
力の字形情報１に対してシフトクロック６の２クロック
遅延する。シフトレジスタ２１の３ビット目の出力は、
入力の字形情報１に対してシフトクロック６の３クロッ
ク遅延する。論理和ゲート２２は、シフトレジスタ２１
の１ビット目の出力と３ビット目の出力とを入力し、そ
のＯＲ論理出力を縁どり信号８とする。シフトレジスタ
２１の２ビット目の出力は、文字記号７とする。
を図４に示す。図４において、順次データの字形情報１
はシフトクロック６の立上りに同期しており、シフトレ
ジスタ２１は、シフトクロック６の立上りでシフトす
る。シフトレジスタ２１の１ビット目の出力は、入力の
字形情報１に対して、シフトクロック６の１クロック遅
延する。シフトレジスタ２１の２ビット目の出力は、入
力の字形情報１に対してシフトクロック６の２クロック
遅延する。シフトレジスタ２１の３ビット目の出力は、
入力の字形情報１に対してシフトクロック６の３クロッ
ク遅延する。論理和ゲート２２は、シフトレジスタ２１
の１ビット目の出力と３ビット目の出力とを入力し、そ
のＯＲ論理出力を縁どり信号８とする。シフトレジスタ
２１の２ビット目の出力は、文字記号７とする。
【０００４】縁どり信号８と文字信号７とが、２つの信
号共に高レベルのときは文字信号７が優先し、ＴＶ受像
機に文字が表示される。ＴＶ受像機自体の映像信号は、
縁どり信号８と文字信号７とが共に、低レベルのときで
ある。例えば、図４のタイミング図のａ部分では、シフ
トクロック６の１クロック分映像信号が見えることにな
る。
号共に高レベルのときは文字信号７が優先し、ＴＶ受像
機に文字が表示される。ＴＶ受像機自体の映像信号は、
縁どり信号８と文字信号７とが共に、低レベルのときで
ある。例えば、図４のタイミング図のａ部分では、シフ
トクロック６の１クロック分映像信号が見えることにな
る。
【０００５】
【発明が解決しようとする課題】このような従来の縁ど
り発生回路では、図４のタイミング図に示すａの部分で
は、シフトクロック６の１クロック分しか映像信号が出
力されない。このため、ＴＶ受像機がＮＴＳＣ方式の場
合、色副搬送波が３．５８ＭＨｚであり、システムクロ
ック６を６ＭＨｚとし、映像信号に縁どり信号８と文字
信号７とを重ねた場合、図４の映像信号に示すように、
ａ部分では、色副搬送波が１周期に満たないため、ＴＶ
受像機が色副搬送波の位相を正しく識別できず、ａ部分
の色が変わってしまうという欠点があった。またａ部分
の幅が１クロックと狭いため、ＴＶ受像機を見る側に
も、映像信号として、識別が困難であり、大変見にくい
という欠点があった。
り発生回路では、図４のタイミング図に示すａの部分で
は、シフトクロック６の１クロック分しか映像信号が出
力されない。このため、ＴＶ受像機がＮＴＳＣ方式の場
合、色副搬送波が３．５８ＭＨｚであり、システムクロ
ック６を６ＭＨｚとし、映像信号に縁どり信号８と文字
信号７とを重ねた場合、図４の映像信号に示すように、
ａ部分では、色副搬送波が１周期に満たないため、ＴＶ
受像機が色副搬送波の位相を正しく識別できず、ａ部分
の色が変わってしまうという欠点があった。またａ部分
の幅が１クロックと狭いため、ＴＶ受像機を見る側に
も、映像信号として、識別が困難であり、大変見にくい
という欠点があった。
【０００６】本発明の目的は、前記欠点を解決し、色が
変化してしまったり、見にくくなったりしないようにし
た表示用集積回路を提供することにある。
変化してしまったり、見にくくなったりしないようにし
た表示用集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の表示用集積回路
の構成は、字形情報を格納する記憶装置の並列データを
順次データに変換し、テレビジョン受像機の走査線に同
期して出力することにより、文字や記号等を表示する表
示用集積回路において、前記順次データに変換した字形
情報を入力とする２ｎビットからなるシフトレジスタ
と、前記シフトレジスタのうち（ｎ−１）ビット目の出
力と（ｎ＋１）ビット目の出力との第１の論理和ゲート
と、（ｎ＋２＋ｍ）ビット目の出力と（ｍ）ビット目の
出力との論理積ゲート（ｍ＝０〜ｎ−２）と、前記第１
の論理和ゲートと前記論理積ゲートの第２の論理和ゲー
トとを備えた縁どり発生回路を設け、前記シフトレジス
タのうちｎビット目の出力を文字信号にし、前記第２の
論理和ゲートの出力を縁どり信号にしたことを特徴とす
る。
の構成は、字形情報を格納する記憶装置の並列データを
順次データに変換し、テレビジョン受像機の走査線に同
期して出力することにより、文字や記号等を表示する表
示用集積回路において、前記順次データに変換した字形
情報を入力とする２ｎビットからなるシフトレジスタ
と、前記シフトレジスタのうち（ｎ−１）ビット目の出
力と（ｎ＋１）ビット目の出力との第１の論理和ゲート
と、（ｎ＋２＋ｍ）ビット目の出力と（ｍ）ビット目の
出力との論理積ゲート（ｍ＝０〜ｎ−２）と、前記第１
の論理和ゲートと前記論理積ゲートの第２の論理和ゲー
トとを備えた縁どり発生回路を設け、前記シフトレジス
タのうちｎビット目の出力を文字信号にし、前記第２の
論理和ゲートの出力を縁どり信号にしたことを特徴とす
る。
【０００８】
【実施例】図１は本発明の一実施例の表示用集積回路の
縁どり発生回路の第１部分を示す回路図である。図２は
図１の縁どり発生回路の第２部分を示す回路図である。
図１中のａ乃至ｈと図２中のａ乃至ｈとは同一アルファ
ベット同士を接続することにより、第１部分，第２部分
が一体となり、本実施例の縁どり発生回路となる。
縁どり発生回路の第１部分を示す回路図である。図２は
図１の縁どり発生回路の第２部分を示す回路図である。
図１中のａ乃至ｈと図２中のａ乃至ｈとは同一アルファ
ベット同士を接続することにより、第１部分，第２部分
が一体となり、本実施例の縁どり発生回路となる。
【０００９】図１，図２において、本実施例は順次デー
タの字形情報１を入力し、シフトクロック６の立上りで
シフト動作をする２ｎビットのシフトレジスア２（２ｎ
個のＤ型フリップフロップ２′からなる）と、このシフ
トレジスタ２のｎ−１ビット目の出力とｎ＋１ビット目
の出力を入力する論理和ゲート３と、（ｎ＋２＋ｍ）ビ
ット目の出力とｍビット目の出力とを入力する論理積ゲ
ート４（ｍ＝０〜ｎ−２）と、論理和ケート３の出力と
論理積ゲート４の出力とを入力する論理和ゲート５とで
構成し、論理和ゲート５の出力を縁どり信号８，シフト
レジスタ２のｎビット目の出力を文字信号７とする。
タの字形情報１を入力し、シフトクロック６の立上りで
シフト動作をする２ｎビットのシフトレジスア２（２ｎ
個のＤ型フリップフロップ２′からなる）と、このシフ
トレジスタ２のｎ−１ビット目の出力とｎ＋１ビット目
の出力を入力する論理和ゲート３と、（ｎ＋２＋ｍ）ビ
ット目の出力とｍビット目の出力とを入力する論理積ゲ
ート４（ｍ＝０〜ｎ−２）と、論理和ケート３の出力と
論理積ゲート４の出力とを入力する論理和ゲート５とで
構成し、論理和ゲート５の出力を縁どり信号８，シフト
レジスタ２のｎビット目の出力を文字信号７とする。
【００１０】図５は本発明の一実施例の縁どり発生回路
の一例を示す回路図である。図６を用いて、図５の動作
を説明する。
の一例を示す回路図である。図６を用いて、図５の動作
を説明する。
【００１１】図５，図６において、順次データの字形情
報１を入力し、６ＭＨｚのシフトクロック６でシフト動
作をするシフトレジスタ４１（４個のＤ型フリップフロ
ップ４１′からなる）と、このシフトレジスタ４１の１
ビット目の出力と３ビット目の出力とを入力する論理和
ゲート４２と、字形情報１とシフトレジスタ４１の４ビ
ット目の出力とを入力する論理積ゲート４３と、論理和
ゲート４２の出力と論理積ゲート４３の出力とを入力す
る論理和ゲート４４で構成し、シフトレジスタ４１の２
ビット目の出力を文字信号７とし、論理和ゲート４４の
出力を縁どり信号８とする。
報１を入力し、６ＭＨｚのシフトクロック６でシフト動
作をするシフトレジスタ４１（４個のＤ型フリップフロ
ップ４１′からなる）と、このシフトレジスタ４１の１
ビット目の出力と３ビット目の出力とを入力する論理和
ゲート４２と、字形情報１とシフトレジスタ４１の４ビ
ット目の出力とを入力する論理積ゲート４３と、論理和
ゲート４２の出力と論理積ゲート４３の出力とを入力す
る論理和ゲート４４で構成し、シフトレジスタ４１の２
ビット目の出力を文字信号７とし、論理和ゲート４４の
出力を縁どり信号８とする。
【００１２】図６は、図５の本発明の一実施例の表示用
集積回路のの縁どり発生回路の一例のタイミング図であ
る。図６において、シフトレジスタ４１は、入力のフォ
ントデータ１をシフトクロック６の立上りに同期して、
１クロックから４クロック遅延して出力する。シフトレ
ジスタ４１の１ビット目と３ビット目の出力信号の論理
和をとり、縁どり信号９を発生する。この縁どり信号９
では、従来の縁どり発生回路の縁どり信号と同じく、１
クロック幅の映像信号を出力する。そこで、シフトレジ
スタ４１の４ビット目の出力と字形情報１との論理積を
とり、１クロック幅の映像信号が出力するタイミングを
検出し、縁どり信号９と論理和をとり、縁どり信号８を
出力する。
集積回路のの縁どり発生回路の一例のタイミング図であ
る。図６において、シフトレジスタ４１は、入力のフォ
ントデータ１をシフトクロック６の立上りに同期して、
１クロックから４クロック遅延して出力する。シフトレ
ジスタ４１の１ビット目と３ビット目の出力信号の論理
和をとり、縁どり信号９を発生する。この縁どり信号９
では、従来の縁どり発生回路の縁どり信号と同じく、１
クロック幅の映像信号を出力する。そこで、シフトレジ
スタ４１の４ビット目の出力と字形情報１との論理積を
とり、１クロック幅の映像信号が出力するタイミングを
検出し、縁どり信号９と論理和をとり、縁どり信号８を
出力する。
【００１３】
【発明の効果】以上説明したように、本発明は、縁どり
信号にはさまれたｌクロック幅の映像信号を検出し、そ
のタイミングを縁どり信号に重ねることにより、ｌクロ
ック幅の映像信号を禁止したので、映像信号の色副搬送
波の１周期よりも短い映像信号がなくなり、色ズレがな
くなり、またＴＶ受像機を見る側でも、狭いすきまの映
像信号がなくなり、見やすくなるという効果もある。
信号にはさまれたｌクロック幅の映像信号を検出し、そ
のタイミングを縁どり信号に重ねることにより、ｌクロ
ック幅の映像信号を禁止したので、映像信号の色副搬送
波の１周期よりも短い映像信号がなくなり、色ズレがな
くなり、またＴＶ受像機を見る側でも、狭いすきまの映
像信号がなくなり、見やすくなるという効果もある。
【図１】本発明の一実施例の表示用集積回路の第１部分
を示す回路図である。
を示す回路図である。
【図２】図１の第２部分を示す回路図である。
【図３】従来の表示用集積回路を示す回路図である。
【図４】図３に示した従来例のタイミング図である。
【図５】本発明の一実施例の具体例を示す回路図であ
る。
る。
【図６】図５に示した具体例のタイミング図である。
１，２１，４１ シフトレジスタ ３，５，２２，４２，４４ 論理和ゲート ４，４３ 論理積ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/66 H04N 5/445 H04N 5/272 G09G 5/24 G09G 5/40
Claims (2)
- 【請求項１】 字形情報を格納する記憶装置の並列デー
タを順次データに変換し、テレビジョン受像機の走査線
に同期して出力することにより、文字や記号等を表示す
る表示用集積回路において、前記順次データに変換した
字形情報を入力とする２ｎビットからなるシフトレジス
タと、前記シフトレジスタのうち（ｎ−１）ビット目の
出力と（ｎ＋１）ビット目の出力との第１の論理和ゲー
トと、（ｎ＋２＋ｍ）ビット目の出力と（ｍ）ビット目
の出力との論理積ゲート（ｍ＝０〜ｎ−２）と、前記第
１の論理和ゲートと前記論理積ゲートの第２の論理和ゲ
ートとを備えた縁どり発生回路を設け、前記シフトレジ
スタのうちｎビット目の出力を文字信号にし、前記第２
の論理和ゲートの出力を縁どり信号にしたことを特徴と
する表示用集積回路。 - 【請求項２】 シフトレジスタが、２ｎ個のＤ型フリッ
プフロップからなる請求項１に記載の表示用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989592A JP3241442B2 (ja) | 1992-08-06 | 1992-08-06 | 表示用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20989592A JP3241442B2 (ja) | 1992-08-06 | 1992-08-06 | 表示用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0662354A JPH0662354A (ja) | 1994-03-04 |
| JP3241442B2 true JP3241442B2 (ja) | 2001-12-25 |
Family
ID=16580427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20989592A Expired - Fee Related JP3241442B2 (ja) | 1992-08-06 | 1992-08-06 | 表示用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3241442B2 (ja) |
-
1992
- 1992-08-06 JP JP20989592A patent/JP3241442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0662354A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010911 |
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