JP3818951B2 - データ配列変換装置およびそれを用いた表示制御装置ならびにデータ配列変換方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば画像を表示する表示デバイスが縦長状態および横長状態のいずれにも配置可能に構成される場合に、表示デバイスがいずれの配置状態であっても画素の並びが同じになる画像を表示させる際に好適に用いられるデータ配列変換装置およびそれを用いた表示制御装置ならびにデータ配列変換方法に関する。
【０００２】
【従来の技術】
画像を表示する表示デバイスの中には、表示面に垂直な角変位軸線まわりに９０度角変位自在であって、縦横が互いに逆転する縦長配置状態および横長配置状態に配置可能に構成された表示デバイスがある。この表示デバイスでは、縦長配置状態で縦長の画面に画像を表示するポートレート表示と、横長配置状態で横長の画面に画像を表示するランドスケープ表示との両方の表示が可能である。このような表示デバイスに画像を表示するためには、その走査方向が単一方向のみであるので、縦長状態と横長状態とで走査方向に並ぶ画素データの順序を変更して、表示デバイスに与える画像データを変換する表示制御装置が必要である。
【０００３】
従来の表示制御装置では、ソフトウェアを用いて表示デバイスに与える画像データを変換している。たとえばコンピュータで表示制御装置を構成し、画像データを変換するプログラムをコンピュータで動作させることによって、表示デバイスのいずれか一方の配置状態に適合している画像データを、他方の配置状態に適合した画像データに変換して表示デバイスに与えている。たとえば横長配置状態に適合した入力画像を表す入力画像データが与えられた場合、表示デバイスが縦長配置状態にあるとき、表示制御装置は、入力画像を９０度角変位させた画像を表す画像データに変換して表示デバイスに与える（たとえば特許文献１参照）。
【０００４】
画像データの変換とは、画像データを予め定められる規則に従って変換した変換画像データを作成する処理であり、具体的には表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データにおいて、各画素データの主走査方向に並ぶ順と副走査方向に並ぶ順とを互いに逆転する処理である。
【０００５】
【特許文献１】
特開平１１−１８５０３２号公報
【０００６】
【発明が解決しようとする課題】
上述した従来の表示制御装置は、コンピュータで構成されているため、画像データを変換するプログラムを実行しているときに、画像データを変換するプログラムと他のプログラムとを並列して実行する場合がある。この場合、表示制御装置を構成するコンピュータが複数のプログラムを並列して実行するため、画像データの変換処理および他のプログラムの処理速度が低下するとともに、処理動作が不安定になるおそれがある。また、表示制御装置を構成するコンピュータのプログラム処理能力などの動作環境などによっても、画像データの変換処理が不安定になるおそれがある。
【０００７】
画像データの変換処理が不安定になると、縦長配置状態および横長配置状態に適合した画像を良好に表示することができない場合がある。また、表示制御装置がプログラムを実行して変換された画像データを作成するので、表示デバイスの配置状態に適合した画像データを表示するまでに時間がかかるという問題がある。
【０００８】
また、複数の画素データから成る画像データにかかわらず、複数の個別データが行列状に配列されて成る集合データにおいて、個別データの配列を予め定められる規則に従って配列変換して、変換集合データを作成する場合であっても、上述する表示制御装置と同様の問題がある。
【０００９】
したがって、本発明の目的は、複数の個別データから成る集合データにおいて、予め定められる規則に従って配列変換する場合に、高速でかつ安定して変換集合データを作成することができるデータ配列変換装置およびデータ配列変換方法を提供することである。
【００１０】
また本発明の他の目的は、縦長配置状態および横長配置状態の２つの配置状態が可能な表示デバイスに対して、表示デバイスがいずれの配置状態であっても、画像の向きが同じになる画像データを高速でかつ安定して与えることができる表示制御装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段と、
（ｂ）前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換手段であって、
（ｂ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換手段とを備えることを特徴とするデータ配列変換装置である。
【００１２】
本発明に従えば、集合データを構成する複数の個別データが予め定める行列順序に従って個別データ単位で入力されると、第１の配列変換手段によって、入力された個別データが、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間データが作成される。
【００１３】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された集合データを、行列方向に並ぶ予め定める数の個別データから成る個別データ群に区分し、この個別データ群を行列の１つの要素と考え、この個別データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する個別データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間データは、上記の仮想変換行列データに相当するものである。
【００１４】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき個別データ分のデータがそろってから個別データに復元される。さらに、個別データ群に含まれる個別データがすべてそろってから、その個別データ群が構成され、この個別データ群を構成する各個別データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、個別データ群単位での配列位置は変換されているが、個別データ群内での各個別データの配列位置は変換されていないからである。このように、個別データ群内での配列位置が変換されてから、復元された個別データは行列順序で出力される。これによって、前記変換集合データを作成することができる。
【００１５】
たとえば行列順序とは、データが行方向にｍ個、列方向にｎ個並ぶ場合、行方向にｉ番目でかつ列方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００１６】
第１の配列変換手段は、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空領域をなくして、最小格納部の格納領域をデータで充たすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００１７】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００１８】
このデータ量単位に区分されるデータは、個別データおよび個別データ群のデータ量とは相関関係がないので、個別データおよび個別データ群のデータ量と、記憶手段におけるデータ量単位とを任意に選択することができる。これによって生産性および経済性に応じて個別データおよび個別データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００１９】
またデータ配列変換装置は、データ量単位に区分したデータごとにアドレスを指定するので、個別データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００２０】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００２１】
また本発明は、縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定める行列順序に従って、入力された第１の画像データを前記記憶手段におけるデータ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る複数の画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき画素データ分の前記区分したデータがそろってから画素データに復元し、さらに画素データ群に含まれる画素データがすべてそろってから、画素データ群を構成し、この画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置である。
【００２２】
本発明に従えば、第１配置状態に適合して配列された第１の画像データが与えられ、第１配置状態の表示デバイスに画像データを適合させるときには、第１の画像データをそのまま表示デバイスに与え、第２配置状態の表示デバイスに画像データを適合させるときには、第１の画像データを第２配置状態に適合する第２の画像データに変換して表示デバイスに与える。
【００２３】
第１の画像データを第２の画像データに変換する場合、画像データを構成する複数の画像データが予め定める行列順序に従って画像データ単位で入力されると、第１の配列変換手段によって、入力された画像データが、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間画像データが作成される。
【００２４】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された画像データを、行列方向に並ぶ予め定める数の画素データから成る画素データ群に区分し、この画素データ群を行列の１つの要素と考え、この画素データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する画素データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間画像データは、上記の仮想変換行列データに相当するものである。
【００２５】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき画素データ分のデータがそろってから画素データに復元される。さらに、画素データ群に含まれる画素データがすべてそろってから、その画素データ群が構成され、この画素データ群を構成する各画素データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、画素データ群単位での配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないからである。このように、画素データ群内での配列位置が変換されてから、復元された画素データは行列順序で出力される。これによって、前記変換画像データを作成することができる。
【００２６】
たとえば行列順序とは、データが主走査方向にｍ個、副走査方向にｎ個並ぶ場合、主走査方向にｉ番目でかつ副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００２７】
第１の配列変換手段は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空き領域をなくすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００２８】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００２９】
このデータ量単位に区分されるデータは、画素データおよび画素データ群のデータ量とは、相関関係がなく無関係に設定されるので、画素データおよび画素データ群のデータ量を任意に選択することができる。これによって生産性および経済性に応じて画素データおよび画素データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００３０】
また表示制御装置は、データ量単位に区分したデータごとにアドレスを指定するので、画素データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００３１】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００３２】
表示制御装置は、上述するように表示制御装置が予め定められる規則に従って入力画像データを変換することによって、入力される第１の画像データに対して、画素データの行方向および列方向の配列位置が９０度角変位した第２の画像データを作成することができる。したがって第１配置状態にある表示デバイスが表示デバイスを見る視認者に対して相対的に角変位方向一方に９０度角変位して、表示デバイスが第２配置状態となる場合に、第１の画像データに対して角変位方向他方に９０度角変位するように第２の画像データを変換することによって、第２配置状態に表示デバイスがあるときであっても、第２配置状態に適合した画像を表示デバイスに表示させることができる。
【００３３】
たとえば表示制御装置は、表示デバイスおよび画像データ生成装置の外部に設けられてもよい。具体的には、表示制御装置は、ケーブルなどの画像データを伝送する伝送体が着脱可能に装着される入口側ポートおよび出口側ポートと、記憶手段と、第１および第２の配列変換手段とを有する。画像データ生成装置に接続される第１の伝送体が入口側ポートに接続される。また表示デバイスに接続される第２の伝送体が出口側ポートに接続される。第１の配列変換手段は、第１の伝送体を介して、画像データ生成装置から出力される画像データを取得する。また第２の配列変換手段は、第２の伝送体を介して、変換した画像データを表示デバイスに与える。
【００３４】
これによって表示制御装置は、画像データ生成装置と表示デバイスとの間に各伝送体によって着脱自在に連結される。したがって特別な画像データ生成装置および表示デバイスを必要とせずに、既存の画像データ生成装置および表示デバイスを用いて、表示デバイスの配置状態に応じた画像を表示することができる。
【００３５】
また表示制御装置は、画像データ生成装置に内蔵されてもよい。この場合、表示制御装置は、画像データ生成装置に設けられる記憶手段を併用してもよい。すなわち表示制御装置は、第１および第２の配列変換手段と、画像データ生成装置に既設の記憶手段とを含んで構成される。表示制御装置は、第１および第２の配列変換手段とを含む配列変換体を備えていてもよい。たとえば配列変換体は、１つの集積回路によって実現することも可能である。
【００３６】
具体的には、配列変換体は、画像を生成するためにコンピュータに接続されるビデオカードに設けられるビデオチップまたはコンピュータのマザーボードに設けられるビデオチップであってもよい。この場合、ビデオカードおよびマザーボードに既設の記憶手段を活用することによって、配列変換体には、別途記憶手段を設ける必要がなく、配列変換体を安価に実現することができる。
【００３７】
またたとえば表示制御装置は、表示デバイスに内蔵されてもよい。表示デバイスの配置状態を検出する配置状態検出手段が、表示デバイスに設けられる場合、表示制御装置は、配置状態検出手段が検出した表示デバイスの配置状態を取得して表示デバイスに与える画像データの配列変換を行う。表示制御装置が表示デバイスに内蔵されることによって、配置状態検出手段が検出する表示デバイスの配置状態を容易に取得することができる。また配置状態検出手段は、表示デバイスに設けられる場合には、表示デバイスの外部に設けられる場合に比べて、表示デバイスの配置状態を確実に検出することができる。
【００３８】
また本発明は、縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定められる行列順序に従って、入力された第１の画像データのうち、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る画素データ群単位のデータを、前記記憶手段におけるデータ量単位に区分し、区分されたデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、複数の前記画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する前記各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべきＭ×Ｎ個の画素データに復元し、画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置である。
【００３９】
本発明に従えば、第１配置状態に適合して配列された第１の画像データが与えられ、第１配置状態の表示デバイスに第１の画像データを適合させるときには、第１の画像データをそのまま表示デバイスに与え、第２配置状態の表示デバイスに第１の画像データを適合させるときには、第１の画像データを第２配置状態に適合する第２の画像データに変換して表示デバイスに与える。
【００４０】
第１の画像データを第２の画像データに変換する場合、画像データを構成する複数の画素データが予め定める行列順序に従って画素データ単位で入力されると、第１の配列変換手段によって、入力された画像データを行列方向に並ぶ予め定める数の画素データから成る画素データ群が、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間画像データが作成される。
【００４１】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された画像データを前記画素データ群に区分し、この画素データ群を行列の１つの要素と考え、この画素データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の画素データ群を、前記予め定める規則に従ってその配列位置を変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する画素データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間画像データは、上記の仮想変換行列データに相当するものである。
【００４２】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき画素データのデータがそろってから、画素データに復元される。さらに、画素データ群に含まれる画素データがすべてそろってから、その画素データ群が構成され、この画素データ群を構成する各画素データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、画素データ群単位での配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないからである。このように、画素データ群内での配列位置が変換されてから、復元された画素データは行列順序で出力される。これによって、前記変換画像データを作成することができる。
【００４３】
たとえば行列順序とは、データが主走査方向にｍ個、副走査方向にｎ個並ぶ場合、主走査方向にｉ番目でかつ副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００４４】
第１の配列変換手段は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空き領域をなくすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００４５】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００４６】
また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００４７】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００４８】
表示制御装置は、上述するように表示制御装置が予め定められる規則に従って入力画像データを変換することによって、入力される第１の画像データに対して、画素データの行方向および列方向の配列位置が９０度角変位した第２の画像データを作成することができる。したがって第１表示状態にある表示デバイスが表示デバイスを見る視認者に対して相対的に角変位方向一方に９０度角変位した場合に、第１の画像データに対して角変位方向他方に９０度角変位するように第２の画像データを変換することによって、第２配置状態に表示デバイスがあるときであっても、第２配置状態に適合した画像を表示デバイスに表示させることができる。
【００４９】
また本発明は、前記第２の配列変換手段による前記記憶手段からのデータの読出しは、前記記憶手段におけるデータ量単位のデータを予め定める数連続して読出すバーストリード転送であることを特徴とする。
【００５０】
本発明に従えば、記憶手段から予め定める数連続してデータが読出されるので、記憶手段からデータ読出しに費やされる時間を短くすることができ、単位時間あたりの処理量を大きくすることができる。
【００５１】
また本発明は、前記第１の配列変換手段は、順次入力される第１の画像データに関して、順次入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとを比較し、前記入力されてくる第１の画像データのうち変更された画像部分のデータを抽出し、変更された画像部分のデータを前記記憶手段へ書込む比較部をさらに備えることを特徴とする。
【００５２】
本発明に従えば、比較手段によって、変更された画像部分の画素データを比較し、変更された画像部分の画素データを記憶手段に書込む。変更された画像部分の画素データのみを変更するだけで、後に入力された第１の画像データを形成することができ、記憶手段に画像データを構成するすべての画素データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。
【００５３】
また本発明は、前記比較部は、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの識別コード同士を比較することを特徴とする。
【００５４】
本発明に従えば、第１の画像データの特徴を表す識別コードによって、入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの特徴部分を比較するので、第１の画像データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
また本発明は、画素データのデータ量と、記憶手段の最小格納部のデータ量とが異なることを特徴とする。
本発明に従えば、画素データのデータ量と、最小格納部の記憶容量とが一致しない場合であっても、最小格納部に画素データが記憶されずに空の記憶領域が生じることが防がれ、記憶手段の記憶容量に対して無駄なくデータを記憶させることができ、少ない記憶容量の記憶手段を用いることができる。これによって表示制御装置を安価に実現することができる。また画素データ群に相当するデータを記憶手段の所定の最小格納部に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
また本発明は、画素データ群のデータ量は、記憶手段の最小格納部のデータ量が整数倍となるように設定されることを特徴とする。
本発明に従えば、画素データ群のデータ量が、記憶手段の最小格納部のデータ量のＬ倍である場合、記憶手段のＬ個の最小格納部からそれぞれ区分されたデータを読出したときに、画素データ群に含まれる画素データ分のデータが既にそろっている状態となる。これによってＬ個の最小格納部からデータを取出すことで、画素データ群が分割されることなく、アドレスを指定することが容易となる。
また本発明は、第１の画像データのうち主走査方向１ライン分の画素データをそれぞれ格納し、第１の画像データを第１の配列変換手段に入力する入力ラインメモリと、
第２の画像データの主走査方向１ライン分の画素データをそれぞれ格納し、第２の配列変換手段から第２の画像データが入力される出力ラインメモリとをさらに備え、
入力ラインメモリの数がｕ個であり、出力ラインメモリの数がｔ個である場合に、前記画素データ群は、主捜査方向にｔ個、副走査方向にｕ個並ぶ複数の画素データから成ることを特徴とする。
本発明に従えば、第１の配列変換手段が、入力ラインメモリの数と出力ラインメモリの数とに応じて設定した画素データ群を、入力ラインメモリから取出すことによって、取出した画素データ群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
また本発明は、第２の配列変換手段は、復元した各画素データ群を、主捜査方向に２個並び、副走査方向に２個並ぶ回転画素データ群を作成し、作成した回転画素データ群ごとに前記予め定める規則に従って変換することを特徴とする。
本発明に従えば、２×２の回転画素データ群は、角変位する最小の単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を速くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画素データ単位の相関関係がなく、独立して行うことができる。これによって用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。
【００５５】
また本発明は、複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換方法であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段に、前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換工程であって、
（ａ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ａ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換工程と、
（ｂ）前記記憶手段からアドレス順に従って前記データ量単位でデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換工程とを備えることを特徴とするデータ配列変換方法である。
【００５６】
本発明に従えば、集合データを構成する複数の個別データが予め定める行列順序に従って個別データ単位で入力されると、第１の配列変換工程によって、入力された個別データを、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分する。この区分したデータを、順番にそれぞれ記憶手段の指定するアドレスに書込み、記憶手段に区分したデータの集まりである中間データを作成する。
【００５７】
書込み時に順次指定するアドレスは、所定の規則に従って指定する。具体的には、まず入力された集合データを、行列方向に並ぶ予め定める数の個別データから成る個別データ群に区分し、この個別データ群を行列の１つの要素と考え、この個別データ群が複数個行列状に配列して成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する個別データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成した中間データは、上記の仮想変換行列データに相当する。
【００５８】
上述のようにして第１の配列変換工程によって記憶手段に書込んだデータを、第２の配列変換工程で、アドレス順にデータ量単位で読み出す。読み出したデータは、復元すべき個別データ分のデータがそろってから個別データに復元する。さらに、個別データ群に含まれる個別データがすべてそろってから、その個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換する。これは、記憶手段に書込んだ段階では、個別データ群単位での配列位置は変換しているが、個別データ群内での各個別データの配列位置は変換していないからである。このように、個別データ群内での配列位置を変換してから、復元した個別データを行列順序で出力する。これによって、前記変換集合データを作成することができる。
【００５９】
たとえば行列順序とは、データが行方向にｍ個、列方向にｎ個並ぶ場合、行方向にｉ番目でかつ列方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００６０】
第１の配列変換工程では、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータとのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空領域をなくして、最小格納部の格納領域をデータで充たすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００６１】
このデータ量単位に区分されるデータは、個別データおよび個別データ群のデータ量とは相関関係がないので、個別データおよび個別データ群のデータ量と、記憶手段におけるデータ量単位とを任意に選択することができる。これによって生産性および経済性に応じて個別データおよび個別データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００６２】
またデータ配列変換方法は、データ量単位に区分したデータごとにアドレスを指定するので、個別データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出すように、アドレスを指定してデータを書込むので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００６３】
さらに第１の配列変換工程および第２の配列変換工程をハードウェアによって実現することによって、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００６４】
また本発明は、前記第１の配列変換工程は、順次入力される集合データに関して、順次入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとを比較し、前記入力されてくる集合データのうち変更された部分のデータを抽出し、変更された部分のデータを前記記憶手段へ書込む比較工程をさらに備えることを特徴とする。
【００６５】
本発明に従えば、比較工程を備えることによって、変更された部分の個別データを比較し、変更された部分の個別データを記憶手段に書込む。変更された部分の個別データのみを変更するだけで、後に入力された集合データを形成することができ、記憶手段に、集合データを構成するすべての個別データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。
また本発明は、前記比較工程は、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの識別コード同士を比較することを特徴とする。
【００６６】
本発明に従えば、集合データの特徴を表す識別コードによって、入力されてくる集合データと、前記記憶手段の前記入力されてくる集合データに対応する箇所に記憶された集合データとを比較するので、集合データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【００６７】
【発明の実施の形態】
図１は、本発明の実施の一形態である表示制御装置１の構成を表すブロック図である。また図２は、表示制御装置１と表示制御装置１に接続される画像データ生成装置２および表示デバイス３との関係を表す概略図である。表示制御装置１は、画像データを生成する画像データ生成装置２と、画像データを表示するための表示デバイス３とに接続される。たとえば画像データ生成装置２はパーソナルコンピュータによって実現され、表示デバイス３は液晶表示デバイスによって実現される。
【００６８】
表示デバイス３は、画像を表示する表示画面４を有する。表示画面４は主走査方向Ｘに沿って延びる一対の縁辺と、副走査方向Ｙに沿って延びる他の一対の縁辺とを有し、長方形に形成される。表示デバイス３は、表示画面４に垂直な角変位軸線まわりに９０度角変位可能に構成され、第１配置状態に配置された状態と、表示デバイスを見る視認者に対して相対的に第１配置状態から縦横が逆転した第２配置状態に配置された状態との両方で画像表示可能に構成される。
【００６９】
画像データ生成装置２は、表示デバイス３に表示するための画像データを生成し、生成した画像データを表示制御装置１に与える。画像データは、表示デバイス３の主走査方向Ｘおよび副走査方向Ｙに従って行列状に配列される複数の画素データから成る。
【００７０】
表示制御装置１は、画像データ生成装置２から与えられる画像データを、表示デバイス３に与えて画像を表示させる。また表示制御装置１は、表示デバイス３が第１配置状態および第２配置状態のいずれの状態であっても、表示される画像が同じ向きに表示されるように画像データ生成装置２から与えられた画像データを変換する。
【００７１】
たとえば図２（１）に示すように、第１配置状態の表示デバイス３に、画像データ生成装置２から第１配置状態に適合した第１の画像データ６が与えられると、表示制御装置１は、第１の画像データ６を変換せずにそのまま画像データとして表示デバイス３に与える。
【００７２】
また、図２（２）に示すように、第２配置状態の表示デバイス３に、画像データ生成装置２から第１の画像データ６が与えられると、表示制御装置１は、第１の画像データ６を構成する各画素データ１０２の配列位置を変換して、第２配置状態に適合した第２の画像データを表示デバイス３に与える。
【００７３】
具体的には、第１の画像データ６を構成する各画素データ１０２の主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換することによって第２の画像データを生成する。表示制御装置１は、第１配置状態の表示デバイス３に副走査方向Ｙに沿って文字ａｂが並ぶように画像を表示させていた場合、表示デバイス３が角変位されて第２配置状態になると、主走査方向Ｘに沿って文字ａｂが並ぶように画像を表示させる。
【００７４】
図３は、画像データの変換を説明するための概略図である。図３（１）に示すように、行列状に配列される所定数の画素データ１０２から成る複数の画素データ群Ａ〜Ｌが、主走査方向にｍ個、副走査方向にｎ個並んで、第１の画像データとなる仮想行列データ１００を仮定する。
【００７５】
さらに、図３（２）に示すように、仮想行列データ１００を構成する各画素データ群Ａ〜Ｌの主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換した仮想変換行列データ１０１を仮定する。
【００７６】
第１の画像データに対して第２の画像データを反時計まわりに９０度角変位させる場合、まず、仮想行列データ１００を仮想変換行列データ１０１に変換する。仮想行列データ１００を構成する各画素データ群Ａ〜Ｌのうち、主走査方向上流側からｉ番目でかつ副走査方向上流側からｊ番目の位置Ｐijの画素データ群の配列位置が、主走査方向上流側からｊ番目でかつ副走査方向上流側から（ｍ＋１−ｉ）番目のＱj（ｍ＋１−ｉ）に変換されて、仮想変換行列データ１０１となる。
【００７７】
たとえば仮想行列データ１００が、主走査方向に３個および副走査方向に４個に分割される各画素データ群Ａ〜Ｌから成る場合、仮想行列データ１００のうち、主走査方向上流側から３番目で副走査方向上流側から１番目の位置に配置される画素データ群Ｃは、仮想変換行列データ１０１において、主走査方向上流側から１番目で、副走査方向上流側から１番目の位置に配置される。
【００７８】
図３（２）に示す仮想変換行列１０１では、画素データ群ごとの配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないので、次に図３（３）に示すように、画素データ群Ａ〜Ｌごとに画素データ群を構成する各画素データ１０２の主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換する。
【００７９】
図４は、画素データ群を構成する各画素データの配列位置の変換を説明するための概略図である。主走査方向にｔ個、副走査方向にｕ個の画素データから成る画素データ群において、主走査方向上流からＩ番目で、副走査方向上流側からＪ番目の画素データＲＩＪを、主走査方向上流側からＪ番目でかつ副走査方向上流側から（ｔ＋１−Ｉ）番目の位置ＳＪ（ｔ＋１−Ｉ）に並び換える。
【００８０】
このような画素データ群の配列位置の変換を、図３（２）に示す仮想変換行列データを構成する画素データ群Ａ〜Ｌごとにそれぞれ行うことによって、図３（３）に示す第１の画像データを構成する各画素データの配列位置が主走査方向Ｘと副走査方向Ｙとで逆転した第２の画像データに変換することができる。
【００８１】
図５は、データの書込み順と読出し順とを説明するための概略図である。図３（１）に示す仮想行列データ１００のうち、予め定める行列順序に従って画素データ群Ａ〜Ｌを順に取出し、取出した順番とは異なる順番で読出して行列順序に従って配列することによって、仮想変換行列データ１０１を作成する。
【００８２】
予め定める行列順序は、たとえばデータが主走査方向にｍ個、副走査方向にｎ個に並ぶ場合、主走査方向にｉ番目、副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進む順序であり、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００８３】
たとえば図３に示すような、第１画素データ群Ａ〜第１２画素データ群Ｌが、４行×３列並ぶ仮想行列データ１００の場合、予め定める行列順序に従って、図５（１）に示すように第１画素データ群Ａから第１２画素データ群Ｌまで順に取出す。
【００８４】
仮想行列データ１００に対して、各画素データ群Ａ〜Ｌの配列位置が反時計まわりに９０度角変位する仮想変換行列データ１０１を作成する場合、仮想行列データ１００において主走査方向にｍ個、副走査方向にｎ個に並ぶ各画素データ群のうち、行列順序に従ってｘ番目に取出した画素データ群は、ｚ番目に読出されるように読出し順を指定する。ただし（ｘ−１）／ｍの商である整数項部分をｙとすると、ｚは、{ｎ・（ｍ・（ｙ＋１）−ｘ）＋ｙ＋１}で表される。
【００８５】
具体的には、図５（２）に示すように、仮想行列データ１００が、主走査方向に３個、副走査方向に４個の３×４個の画素データ群Ａ〜Ｌに分割される場合、取出し順ｘが４番目に取出される第４画素群Ｄを、読出し順ｚが１０番目に読出されるようにする。
【００８６】
このように各画素データ群Ａ〜Ｌの指定された読出し順に従って読出して、主走査方向にｎ個、副走査方向にｍ個の行列状に各画素データ群Ａ〜Ｌが並ぶように、行列順序に従って各画素データ群Ａ〜Ｌを配列することによって、図３（２）に示す仮想行列変換データ１０１を作成することができる。
【００８７】
表示制御装置１は、図３〜図５に示す画像変換の考え方を用いて、第１の画像データから第２の画像データに変換する。実際には、表示制御装置１は、仮想行列変換データ１０１に相当する中間画像データを記憶するフレームメモリ１１を備え、フレームメモリ１１に適合したデータ量であるメモリ幅データに第１の画像データを区分し、メモリ幅データごとにフレームメモリ１１に格納する。
【００８８】
表示制御装置１は、図１に示すように、予め定めるメモリ幅でデータの書込みおよび読出しが行われ、少なくとも表示デバイスの１画面分相当のデータを記憶するフレームメモリ１１と、第１の画像データからフレームメモリ１１に書込むためのメモリ幅データを生成するとともに、メモリ幅データをフレームメモリ１１に記憶させるためのアドレスを指定する第１の配列変換手段１２と、フレームメモリ１１からアドレス順に従ってメモリ幅データを読出して、読出したメモリ幅データに含まれる画素データを復元し、画素データ群に含まれる複数の画素データを復元してから画素データ群を構成して、画素データ群を構成する各画素データの配列位置を変換する第２の配列変換手段１３とを備える。
【００８９】
フレームメモリ１１は、たとえばＳＤＲ-ＳＤＲＡＭ（Single Data Rate
Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）、ＲＤＲＡＭ（Rambus Dynamic Random Access Memory）などのような外付けメモリまたはｅＤＲＡＭ（embedded Dynamic Random Access Memory）、ＤＲＡＭ技術によって構成される擬似ＳＲＡＭ（たとえば１Ｔ−ＳＲＡＭ（１Transistor Static Random Access Memory））などのようなＡＳＩＣ内に存在する内部メモリによって実現される。
【００９０】
表示制御装置１は、さらに第１の画像データのうち、主走査方向１ライン分の画素データをそれぞれ格納する入力ラインメモリ１４と、第２の画像データの主走査方向１ライン分画素データをそれぞれ格納する出力ラインメモリ１５とを有し、各ラインメモリ１４，１５は、複数設けられる。
【００９１】
入力ラインメモリ１４は、本実施の形態では４つ設けられる。４つの入力ラインメモリ１４は、第１の画像データを構成する各画素データのうち、主走査方向１ライン分の複数の画素データが副走査方向に連続して４列並ぶ、いわゆる４ライン分の画素データを格納する。入力ラインメモリ１４は、画像データ生成装置２から与えられる第１の画像データを、予め定められる行列順序に従って画素データ単位で順に格納し、格納した画素データを順次更新する。
【００９２】
出力ラインメモリ１５は、本実施の形態では２つ設けられる。２つの出力ラインメモリ１５は、第２の画像データを構成する各画素データのうちの、主走査方向１ライン分の複数の画素データが副走査方向に連続して２列並ぶ、いわゆる２ライン分の画素データを格納する。出力ラインメモリ１５は、第２の配列変換部１３から与えられる画素データ群を、予め定める行列順序に従って画素データ単位で順に格納し、格納した画素データを順次更新する。
【００９３】
第１の配列変換部１２は、第１取得部１６とアドレス制御部１７とを有する。第１取得部１６は、各入力ラインメモリ１４から画素データを順次取出す。第１取得部１６は、予め定める数および配列位置の画素データから成る画素データ群を構成する複数の画素データを順にアドレス制御部１７に送る。この画素データ群を構成する画素データの数および配列位置は、入力ラインメモリ１４の数と出力ラインメモリ１５の数に応じて設定される。入力ラインメモリ１４の数がｕ個であり、出力ラインメモリ１５の数がｔ個である場合には、画素データ群は、主走査方向にｔ個、副走査方向にｕ個並ぶ画素データから成る。具体的には、第１取得部１６は、複数の入力ラインメモリ１４から予め定める行列順序に並ぶ画素データ群を行列順序に従って順に取出す。第１取得部１６は、取出した画素データ群ごとに、画素データ群を構成する複数の画素データを順にアドレス制御部１７に与える。
【００９４】
アドレス制御部１７は、第１取得部１６から与えられた複数の画素データをメモリ幅データに区分するとともに、変換したメモリ幅データをフレームメモリ１１にそれぞれ格納するアドレスを設定する。１つの画素データよりもメモリ幅データのデータ容量が大きい場合、アドレス制御部１７は、複数の画素データを合わせたデータを、メモリ幅データのデータ容量と同じとなる複数のメモリ幅データに区分する。
【００９５】
図６は、データを格納するフレームメモリ１１の格納部３０を示す概略図である。フレームメモリ１１は、第１取得部１６から与えられた画素データ群相当のデータを格納する複数の格納部３０が設けられる。また各格納部３０は、メモリ幅データを格納する各最小格納部３１〜３３をそれぞれ備える。フレームメモリ１１において、各最小格納部３１〜３３は、データを格納するための最小の格納領域である。またメモリ幅データは、最小格納部３１〜３３の格納可能な最大データ量と同じデータ量に設定される。
【００９６】
たとえばフレームメモリ１１の最小格納部３１〜３３が格納可能な最大データ量は、６４ビットである。また画素データ群を構成し、データ量がそれぞれ２４ビットである８つの画素データ（１）〜（８）が、第１取得部１６からアドレス制御部１７に与えられる。
【００９７】
この場合、アドレス制御部１７は、第１の画素データ（１）の２４ビットと、第２の画素データ（２）の２４ビットと、第３の画素データ（３）の２４ビットのうちの１６ビット分とを１つにまとめて、６４ビット分の第１メモリ幅データとして変換して、第１の最小格納部３１に格納するようアドレスを指定する。また第３の画素データ（３）の残りの８ビット分と、第４の画素データ（４）の２４ビットと、第５の画素データ（５）の２４ビットと、第６の画素データ（６）の２４ビットのうちの８ビット分とを１つにまとめて、６４ビット分の第２メモリ幅データとして変換して、第２の最小格納部３２に格納するようアドレスを指定する。また第６の画素データ（６）の残りの１６ビット分と、第７の画素データ（７）の２４ビットと、第８の画素データ（８）の２４ビットとを１つにまとめて、６４ビット分の第３メモリ幅データとして変換して、第３の最小格納部３３に格納するようにアドレスを指定する。
【００９８】
アドレス制御部１７は、フレームメモリ１１のアドレス順、たとえばアドレスが順次増加する順序でメモリ幅データが読出された場合に、順に読出した各メモリ幅データが対応する画素データ群の並びが、図３（２）に示すような仮想変換行列データにおける行列順序となるようにメモリ幅データを格納するアドレスを指定する。
【００９９】
アドレス制御部１７は、画素データ群に対応する複数のメモリ幅データを格納部３０が備える各最小格納部３１，３２，３３に格納する。また画素データ群相当の複数のメモリ幅データを、各格納部３０に歯抜け状に順に格納する。具体的には、図３に関して示したように、メモリ幅データをアドレス順に読出したときに、メモリ幅データに対応する画素データ群の並び順が、変換行列データ１０１の行列順序に従うようにアドレスが指定される。さらに具体的には、第１取得部１６から画素データ群を取出した順に対して、図５に関して示した規則に従う順番で読出されるようにアドレスが指定される。
【０１００】
また、表示制御装置１は、メモリコントローラ１８を有し、アドレス制御部１７は、メモリコントローラ１８を介して、各最小格納部３１〜３３にメモリ幅データを格納する。メモリコントローラ１８は、アドレス制御部１７からアドレス指定されたメモリ幅データを受取り、フレームメモリ１１の指定されたアドレスに対応する最小格納部３１〜３３にメモリ幅データ書込む。またフレームメモリ１１からアドレスの並ぶ順にメモリ幅データを読出し、第２の配列変換部１３に与える。表示制御装置１は、フレームメモリ１１からメモリ幅データを読出す場合は、最小格納部３１〜３３の並び順に複数のメモリ幅データを連続して読出すバースト転送を行う。
【０１０１】
図７は、第２の配列変換部１３の配列変換を示す概略図である。第２の配列変換部１３は、第２取得部１９と局部回転部２０とを有する。第２取得部１９は、フレームメモリ１１からメモリ幅データをフレームメモリ１１のアドレス順に読出す。第２取得部１９は、読出したメモリ幅データを、復元すべき画素データ分のデータがそろってから画素データに復元する。さらに、画素データ群に含まれる画素データをすべて復元してから、その画素データ群を構成し、構成した画素データ群を局部回転部２０に与える。
【０１０２】
局部回転部２０は、第２取得部１９から与えられた画素データ群に対して、画素データ群を構成する各画素データの配列位置を主走査方向Ｘに並ぶ順番と副走査方向Ｙに並ぶ順番とを逆転するように変換する。この配列位置を変換した画素データを行列順序に従って、出力ラインメモリ１５に与える。
【０１０３】
たとえばメモリ幅データを順に読出し、主走査方向Ｘに２個、副走査方向Ｙに４個並ぶ画素データを復元する場合、主走査方向Ｘに２個、副走査方向Ｙに２個の２×２個の回転画素データ群を２つ作成し、回転画素データ群を構成する各画素データの配列位置を変換し、配列位置を変換した各画素データを順に出力ラインメモリ１５に与える。出力ラインメモリ１５は、格納した画素データを表示デバイス３に与え、表示デバイス３は、与えられる画素データに応じた画像を表示する。
【０１０４】
図８は、表示制御装置１のフレームメモリ１１にメモリ幅データを格納する際の手順を示すフローチャートであり、図９〜図１１は、メモリ幅データを記憶する際の手順を説明するための概略図である。まずステップａ０で、第１の画像データを第２の画像データに変換する必要があると、表示制御装置１が判断するとステップａ１に進み、動作を開始する。
【０１０５】
ステップａ１では、複数の入力ラインメモリ１４が、画像データ生成装置２から第１の画像データを画素データ単位で、第１の画像データの行列順序に従って順に格納する。たとえば図９に示すように、４つの入力ラインメモリ１４は、第１の画像データを構成する各画素データのうちの主走査方向１ライン分でかつ副走査方向に４列連続して並ぶ複数の画素データを格納する。入力ラインメモリ１４への４ライン分の画素データの格納が完了すると、ステップａ２に進む。
【０１０６】
ステップａ２では、表示制御装置１は、入力ラインメモリ１４から一度に取出す画素データ群に相当する画素データの数を決定する。また、画素データ群と入力ラインメモリ１４に記憶される画素データとに基づいて、画素データ群をメモリ幅データに区分したときのメモリ幅データの数と、入力ラインメモリ１４に記憶される画素データ群の取出し回数と、取出した画素データ毎にフレームメモリ１１に格納するための格納部のアドレスなどを定め、ステップａ３に進む。
【０１０７】
ステップａ３では、第１取得手段１６が、入力ラインメモリ１４に制御信号を与え、画素データ群を構成する各画素データを取出す。たとえば図１０に示すように、主走査方向に２個、副走査方向に４個並んで画素データ群を構成する複数の画素データを取出し、ステップａ４に進む。
【０１０８】
ステップａ４では、図１１に示すようにアドレス制御部１７が、第１取得手段１６によって取出された画素データ群を構成する複数の画素データをメモリ幅データに区分するとともに、メモリ幅データ毎にフレームメモリ１１に格納するためのアドレスを予め定められる規則に従って設定し、ステップａ５に進む。
【０１０９】
ステップａ５では、メモリコントローラ１８によって、メモリ幅データをフレームメモリ１１の所定の格納部３０を構成する最小格納部３１〜３３に格納する。メモリ幅データが、指定されたアドレスに対応する最小格納部３１〜３３に格納されると、ステップａ６に進む。
【０１１０】
ステップａ６では、取出した画素データ群に相当する複数のメモリ幅データの最小格納部への格納が完了したか否かを判定し、取出した画素データ群に相当する複数のメモリ幅データの最小格納部への格納が完了していないと、ステップａ４に進み、取出された画素データ群を構成する複数の画素データのうちから次のメモリ幅データを区分してステップａ５〜ａ６を繰返す。ステップａ６で、最小格納部３１〜３３への格納回数がステップａ２で設定した回数であると判定すると、ステップａ７に進む。
【０１１１】
ステップａ７では、入力ラインメモリ１４から複数の画素データ群を構成する複数の画素データを取出した回数が、ステップａ２で設定した取出し回数であるか否かを判定し、画素データを取出した回数が取出し回数であると判定すると、ステップａ８に進む。すなわち、入力ラインメモリ１４に格納される４ライン分のデータ量に相当する複数のメモリ幅データがフレームメモリ１１に書込まれたか否かが判定される。また画素データ群を取出した回数が取出し回数未満であると判断するとステップａ３に戻り、ステップａ３で、入力ラインメモリ１４から次の画素データ群を構成する複数の画素データを取出す。
【０１１２】
ステップａ８では、第１の画像データに対応するメモリ幅データをフレームメモリ１１に格納したか否かを判定し、第１の画像データに対応するすべてのメモリ幅データをフレームメモリ１１に格納した場合には、ステップａ９に進む。また、そうでない場合には、ステップａ１に戻る。ステップａ１では、入力ラインメモリ１４に格納した画素データを更新して、第１の画像データのうちの次の４ライン分の画素データを格納し、格納が完了するとステップａ２に進む。
【０１１３】
ステップａ９では、表示制御装置１は、第１の画像データに相当するすべてのメモリ幅データがフレームメモリ１１の最小格納部３１〜３３にアドレス設定されて格納されることによって、中間画像データを作成し、動作を終了する。
【０１１４】
図１２は、表示制御装置１のフレームメモリ１１から各画素データ群を読出して、表示デバイス３に画像データを与える手順を示すフローチャートであり、図１３および図１４は、表示デバイス３に画像データを与える際の手順を説明するための概略図である。
【０１１５】
まずステップｂ０で、フレームメモリ１１に中間画像データが作成されると、ステップｂ１に進み、動作を開始する。ステップｂ１では、第２取得部１９が、メモリコントローラ１８に読出し要求を伝え、図１３に示すように、フレームメモリ１１の最小格納部３１〜３３に格納される各メモリ幅データをバーストリード転送によって複数連続して読出し、ステップｂ２に進む。ステップｂ２では、読出したメモリ幅データから、画素データを復元し、ステップｂ３に進む。
【０１１６】
ステップｂ３では、第２取得部１９は、画素データ群を構成する複数の画素データが復元すると、図１４に示すように、画素データ群を構成する。次に画素データ群を構成する複数の画素データのうち主走査方向に２個、副走査方向に２個並ぶ２×２の回転画素データ群に区分する。局部回転部２０は、第２取得部１９によって区分された回転画素データ群を取得し、回転画素データ群を構成する各画素データの配列を９０度角変位させる。このように画素データ群を回転画素データ群に区分し、回転画素データ群ごとに画素データの配列を変換して、画素データ群を構成する各画素データの配列位置を変換すると、ステップｂ４に進む。
【０１１７】
ステップｂ４では、ステップｂ３で配列位置を変換した複数の画素データを、予め定められる行列順序に従って出力ラインメモリ１５に書込み、ステップｂ５に進む。ステップｂ５では、主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されたか否かを判定し、主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されている場合は、ステップｂ６に進む。主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されていない場合は、ステップｂ１に戻り、再びフレームメモリ１１からメモリ幅データを読出す。
【０１１８】
ステップｂ６では、出力ラインメモリ１５に書込まれた画素データを表示デバイス３に与えて画像を表示させ、ステップｂ７に進む。ステップｂ７では、フレームメモリ１１に格納されるすべてのメモリ幅データ対応する画素データが表示デバイス３に出力されたか否かを判定し、出力されていない場合は、ステップｂ１に進み、再びフレームメモリ１１からメモリ幅データを読出す。またフレームメモリ１１に格納されるすべてのメモリ幅データに対応する画素データが表示デバイス３に出力された場合には、ステップｂ８に進み、動作を終了する。
【０１１９】
表示制御装置１の第１の配列変換部１２および第２の配列変換部１３は、ハードウェアによって実現することができる。以下にアドレス制御部１７と局部回転部２０の構成の例示を示す。
【０１２０】
図１５は、アドレス制御部１７を示す論理回路図である。アドレス制御部１７は、入力信号として、各入力ラインメモリ１４から与えられる画素データ信号ＰＩＸ０〜ＰＩＸ３と、画素データ信号ＰＩＸ０〜ＰＩＸ３が有効であるか否かを表す入力データ有効無効信号ＳＥＬと、アドレス設定の開始のタイミングを表す初期アドレス設定トリガ信号ＬＤＴと、予め定められる基準最小格納部のアドレスを表すベースアドレス信号ＬＤと、歯抜け状に所定の間隔をあけて最小格納部にデータを格納するための信号を表す歯抜けアドレス信号ＤＩＦと、データのリセットを行うリセット信号ＲＳＴと、クロックパルス信号を与えるクロック信号ＣＬＫとが入力される。
【０１２１】
またアドレス制御部１７は、出力信号として、メモリ幅データを表すメモリ幅データ信号ＭＥＭと、メモリ幅データ信号が有効であるか否かを表す出力データ有効無効信号ＤＥＮと、メモリ幅データが格納されるアドレスを設定するアドレス信号ＡＤＲとを出力する。入力データ有効無効信号ＳＥＬは、送られる画素データ毎にＨＩＧＨおよびＬＯＷを交互に繰返す。
【０１２２】
アドレス制御部１７は、画素データをメモリ幅データに変換するデータ変換部分４１と、メモリ幅データを格納する最小格納部のアドレスを設定するアドレス設定部分４２とを有する。アドレス制御部１７は、フリップフロップ４３，４７と加算器４４とセレクタ４５，４６とを含んで構成される。
【０１２３】
図１６は、セレクタの真理値表を示す表である。セレクタは、２つのデータ信号と、２つのデータ信号のいずれを選択するかを指定するデータセレクト信号とが入力され、データセレクト信号に応じて、２つのデータ信号のうち、いずれか一方を出力する。たとえばデータセレクト信号がＨＩＧＨである場合、ＨＩＧＨ側入力端子から入力される一方のデータ信号が出力され、データセレクト信号がＬＯＷである場合、ＬＯＷ側入力端子から入力される他方のデータ信号が出力される。
【０１２４】
図１７は、データ変換部分４１の一部を示す論理回路図であり、図１８は、図１７おける論理回路図のタイミングチャートである。データ変換部分４１は、フリップフロップ４３とセレクタ４５とを有する。フリップフロップ４３は、制御信号としてクロック信号ＣＬＫが入力され、画素データ信号ＰＩＸおよび入力データ有効無効信号ＳＥＬのいずれかと、リセット信号ＲＳＴとが入力端子から入力される。
【０１２５】
セレクタ４５は、画像データ信号がＨＩＧＨ側入力端子から入力され、クロック周波数の１周期前にセレクタ４５から出力された画像データ信号ＭＥＭが、帰還してＬＯＷ側入力端子から入力され、データセレクト信号として入力データ有効無効信号ＳＥＬが入力される。
【０１２６】
画素データ信号ＰＩＸは、第１のフリップフロップ４３ａに入力され、第１のフリップフロップ４３ａから出力されるデータ信号は２つに分岐される。第１のフリップフロップ４３ａから出力されるデータ信号の一方は、第１のセレクタ４５ａのＨＩＧＨ側入力端子に入力される。また第１のフリップフロップ４３ａから出力されたデータ信号の他方は、第２のフリップフロップ４３ｂに入力される。第２のフリップフロップ４３ｂから出力されるデータ信号は、第２のセレクタ４５ｂのＨＩＧＨ側入力端子に入力される。
【０１２７】
第１のセレクタ４５ａから出力されるデータ信号は、第３のフリップフロップ４３ｃに入力される。第３のフリップフロップ４３ｃから出力されるデータ信号は、２つに分岐される。第３のフリップフロップ４３ｃから出力されるデータ信号の一方は、第１のセレクタ４５ａのＬＯＷ側入力端子に入力される。また第３のフリップフロップ４３ｃから出力されたデータ信号の他方は、メモリ幅データ信号として出力される。
【０１２８】
また第２のセレクタ４５ｂから出力されるデータ信号は、第４のフリップフロップ４３ｄに入力され、第４のフリップフロップ４３ｄから出力されるデータ信号は、２つに分岐される。第４のフリップフロップ４３ｄから出力されるデータ信号の一方は、第２のセレクタ４５ｂのＬＯＷ側入力端子に入力される。また第４のフリップフロップ４３ｂから出力されたデータ信号の他方は、メモリ幅データ信号として出力される。
【０１２９】
また入力データ有効無効信号ＳＥＬは、第５のフリップフロップ４３ｅに入力され、第５のフリップフロップ４３ｅから出力されたデータ信号が第６のフリップフロップ４３ｆに入力され、第６のフリップフロップ４３ｆから出力されたデータ信号が２つに分岐されて一方のデータ信号が第７のフリップフロップ４３ｇに入力され、第７のフリップフロップ４３ｇから出力されたデータ信号が出力データ有効無効信号ＤＥＮとして出力される。
【０１３０】
第６のフリップフロップ４３ｆから出力され、分岐された他方のデータ信号は、第４、第５のフリップフロップによってタイミングが調整されて、各セレクタ４５ａ，４５ｂに入力される。
【０１３１】
図１８に示すように、メモリ幅データ信号ＭＥＭは、各セレクタ４５ａ，４５ｂからそれぞれ出力される出力データを表し、データ信号として送られる画素データと次に送られる画素データとを同時に出力する。また出力データ有効無効信号ＤＥＮが、送られるデータ信号１つ毎にＨＩＧＨおよびＬＯＷを交互に繰返す。
【０１３２】
出力されるメモリ幅データ信号ＭＥＭのうち、出力データ有効無効信号ＤＥＮによって、出力されるメモリ幅データ信号ＭＥＭを１つおきに有効とすることによって、順番に送られる画素データ群の前後の２つの画素データ同士をまとめ、１つのメモリ幅データとして変換することができる。図１５に示すように画素データが複数同時に入力された場合も同様に、画素データ毎に順番に送られる前後の２つの画素データ同士をまとめて１つのメモリ幅データに変換することができる。
【０１３３】
図１５に示すように、アドレス設定部分４２は、フリップフロップ４７と、セレクタ４６と、加算器４４とを有する。第１のセレクタ４６ａは、ベースアドレス信号ＬＤがＨＩＧＨ側入力端子に入力され、クロック周波数の１周期前にアドレス信号ＡＤＲとして出力されたデータ信号が、帰還してＬＯＷ側入力端子に入力され、データセレクト信号として初期アドレス設定トリガ信号ＬＤＴが入力される。
【０１３４】
第１のセレクタ４６ａから出力されたデータ信号は、第２のセレクタ４６ｂのＬＯＷ側入力端子に入力され、クロック周波数の１周期前にアドレス信号ＡＤＲとして出力されたデータ信号が、帰還してＨＩＧＨ側入力端子に入力され、データ変換部分４１に設けられる第６フリップフロップ４３ｆから分岐した入力データ有効無効信号ＳＥＬを表すデータ信号がデータセレクト信号として入力される。また歯抜けアドレス信号ＤＩＦが第３のセレクタ４６ｃのＨＩＧＨ側入力端子に入力され、データ変換部分４１に設けられる第６フリップフロップ４３ｆから分岐した入力データ有効無効信号ＳＥＬを表すデータ信号がデータセレクト信号として入力される。
【０１３５】
第２のセレクタ４６ｂから出力される信号と第３のセレクタ４６ｃから出力される信号は加算器４４に入力される。この加算器４４から出力される信号が、アドレス設定部分４１に設けられるフリップフロップ４７に入力される。フリップフロップ４７から出力されたデータ信号は、フリップフロップ４７によって、メモリ幅データ信号ＭＥＭとのタイミングが調整されて３つに分岐される。フリップフロップ４７から分岐したデータ信号のうち１つは、アドレス信号ＡＤＲとして出力され、他の１つは、ＨＩＧＨ側入力端子から第１のセレクタ４６ａに入力され、さらに他の１つは、ＬＯＷ側入力端子から第２のセレクタ４６ｂに入力される。
【０１３６】
図１９は、図１５における論理回路図のタイミングチャートである。上述する回路構成によって、出力データ有効無効信号ＤＥＮがＨＩＧＨとなる回数毎に、ベースアドレス信号ＬＤに歯抜けアドレス信号ＤＩＦが積算されたデータ信号が出力される。これによって出力されるメモリ幅データ順に、予め定められる最小格納部のアドレスから所定の間隔分はなれた最小格納部のアドレスが順に設定される。
【０１３７】
上述するようにデータ変換部分４１によって画素データがメモリ幅データに変換され、アドレス設定部分４２によってメモリ幅データが格納される最小格納部のアドレスが設定されることによって、メモリ幅データをフレームメモリ１１の最小格納部に歯抜け状に格納することができる。
【０１３８】
図２０は、局部回転部２０を示す論理回路図である。図２１は、図２０に示す論理回路による画素データの配置変換を示す図であり、図２１（１）は、反時計まわりに９０度角変位する画素データの配置位置を示し、図２１（２）は、時計まわりに９０度角変位する画素データの配置位置を示す。局部回転部２０は、４つのセレクタ４９と４つのフリップフロップ５０とを有する。図２０に示す論理回路図は、主走査方向Ｘに２個、副走査方向Ｙに２個並ぶ画素データ群が与えられた場合に、画素の配列を９０度角変位させるための回路である。
【０１３９】
局部回転部２０は、入力信号として、フレームメモリ１１から与えられる画素データ信号ＰＩＸ１０〜ＰＩＸ１３と、画素データ信号ＰＩＸ１０〜ＰＩＸ１３が有効であるか否かを表すデータ有効無効信号ＳＥＬと、データのリセットを行うリセット信号ＲＳＴと、クロックパルス信号を与えるクロック信号ＣＬＫとが入力される。また局部回転部２０は、出力信号として、各出力ラインメモリに与える画素データ信号ＰＩＸ２０〜ＰＩＸ２３を出力する。
【０１４０】
主走査方向上流側からＩ番目で副走査方向上流側からＪ番目の画素をＲＩＪとして表すと、Ｒ１１で表される画素配置を第１の画素位置とし、Ｒ１２で表される画素配置を第２の画素位置とし、Ｒ２１で表される画素配置を第３の画素位置とし、Ｒ２２で表される画素配置を第４の画素位置とすると、各画素位置にある画素を表す画素データＰＩＸ１０〜ＰＩＸ１３は、セレクタ４９ａ〜４９ｄによって配置位置が変更されて出力される。
【０１４１】
第１のセレクタ４９ａから出力される画素データは、第１の画素位置にある画素データＰＩＸ２０として出力される。同様に第２〜第４のセレクタ４９ｂ〜４９ｄから出力される画素データは、第２〜第４の画素位置にある画素データＰＩＸ２１〜ＰＩＸ２３としてそれぞれ出力される。
【０１４２】
たとえば第１の画素位置にある第１の画素▲１▼を表す画素データＰＩＸ１０は、第３のセレクタ４９ｃのＨＩＧＨ側入力端子に入力されるとともに、第２のセレクタ４９ｂのＬＯＷ側入力端子に入力される。データセレクト信号がＨＩＧＨの場合は、第１の画素位置にある第１の画素▲１▼は、第３の画素位置にある画素として出力される。またデータセレクト信号がＬＯＷの場合は、第１の画素位置にある第１の画素▲１▼は、第２の画素位置にある画素として出力される。また各セレクタ４９ａ〜４９ｄから出力されるデータ信号は、各フリップフロップ５０に入力されることによってタイミングが調整されて出力される。
【０１４３】
【表１】
【０１４４】
表１は、各画素の画素位置が変換された場合の画素位置を示す表である。表１および図２１に示すように、データセレクト信号がＨＩＧＨの場合は、画素の配列が反時計まわりに９０度角変位させることができ、データセレクト信号がＬＯＷの場合は、画素の配列が時計まわりに９０度角変位させることができる。なお、詳細な説明は省略するが、第１取得部１６および第２取得部１９もハードウェアによって実現される。
【０１４５】
以上のように表示制御装置１によれば、第１配置状態に適合した第１の画像データを第２配置状態に適合した第２の画像データに変換して表示デバイス３に与えることができる。
【０１４６】
表示制御装置１が、第２の画像データを作成する際には、アドレス順にメモリ幅データを読出したときに、画素データ群を１単位とみなして画素データ群の配列位置が主走査方向Ｘおよび副走査方向Ｙの並びを逆転した仮想変換行列データとなるように、フレームメモリ１１の所定のアドレスに書込む。フレームメモリ１１からメモリ幅データごとに読出して、画素データ群内の画素データの配列位置が、主走査方向Ｘおよび副走査方向Ｙの並びを逆転した規則に従って変更して第２配置位置に適合する第２の画像データを作成する。
【０１４７】
予め定められる規則は、たとえば表示位置が時計まわりに９０度角変位する場合、主走査方向にｍ個に分割される画素群のうち、主走査方向上流側からｉ番目で、副走査方向上流側からｊ番目の位置Ｐijの画素群の配列を、主走査方向上流側からｊ番目でかつ副走査方向上流側から（ｍ＋１−ｉ）番目の位置Ｑj（ｍ＋１−ｉ）に並び換える規則に設定することによって、画素の並びを反時計まわりに９０度角変位させることができ、表示デバイス３に表示される画像を角変位前の状態と同じ向きに表示させることができる。
【０１４８】
また上述するように第１および第２の配列変換部１２，１３を論理回路によって構成されるハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０１４９】
またフレームメモリ１１の所定の格納部３０に画素データ群に相当する複数の画素データを書込む際には、フレームメモリ１１に予め定められた最小格納部３１〜３３の最大記憶容量に応じたメモリ幅データに、画素データ群を構成する複数の画素データを変換して、フレームメモリ１１に記憶させる。これによって限られたフレームメモリ１１の記憶容量に対して、無駄なくデータを記憶させることができる。
【０１５０】
画素データごとにフレームメモリ１１の最小格納部に記憶させた場合には、画素データのデータ量と格納部の記憶容量とが一致せず、最小格納部に画素データが記憶されずに空の記憶領域が生じる場合がある。この場合、空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するフレームメモリ１１が必要となる。本発明では、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができるので、画素データごとにフレームメモリ１１の最小格納部に記憶させる場合に比べて、少ない記憶容量のフレームメモリ１１を用いることができる。これによって表示制御装置１を安価に実現することができる。また複数の画素データに相当するメモリ幅データをフレームメモリ１１の所定の最小格納部３１〜３３に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
【０１５１】
またメモリ幅データがフレームメモリ１１の所定のアドレスに書込まれるので、フレームメモリ１１から画素データ群に相当するメモリ幅データを読出すときにアドレス順に読出すことができフレームメモリ１１へのアクセスにかかるオーバーヘッドを少なくして、読出し速度を早くすることができる。さらに第２取得部１９によって、フレームメモリ１１からバーストリード転送によって複数の格納部３０に格納される画素データ群に相当するメモリ幅データを連続して読出すので、単位時間あたりの転送量を増やして転送効率を高めることができる。これによってフレームメモリ１１に書込みおよび読出しする時のアクセスにかかるページ切換えのオーバーヘッドを少なくすることができる。
【０１５２】
またデータ読出しに費やされる時間をさらに短時間にすることができ、ソフトウェア処理では、表示するために負荷がかかるリアルタイムに画像を順次切換える動画などであっても安定かつ高速に表示することができる。
【０１５３】
また２×２の回転画素データ群は、角変位する最小単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を早くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画像データ単位の相関関係がなく、独立して行うことができる。これによってフレームメモリ１１として用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。これによってフレームメモリ１１として最も安価なメモリ構成の組合せを選択することができる。
【０１５４】
また入力ラインメモリ１４の数と出力ラインメモリ１５の数とに応じて設定した画素データ群を入力ラインメモリ１４から取出すことによって、取出した画素群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
【０１５５】
また各画素データ群が分割されることなくフレームメモリ１１におけるメモリ幅に区分されるよう、画素データ群のデータ量に対して、フレームメモリ１１におけるメモリ幅を整数倍に設定してもよい。これによって、フレームメモリ１１からデータを読み出した時に、画素データ群に含まれる画素データ分のデータが既にそろっている状態になるので、画素データ群に含まれる画素データがそろうまでデータを記憶する必要がない。また画素データ群が分割されることがなくフレームメモリ１１に書込まれるので、仮想変換行列データにおける行列順序となるようにアドレスを指定することが容易となる。
【０１５６】
上述する記載は、本発明の実施の一形態に過ぎず、発明の範囲内で構成を変更することができる。表示制御装置１は、画素データの配列を変換するデータ配列変換装置であるので、たとえばデータ配列変換装置を用いて、画素データ以外のデータの配列を変換してもよい。
【０１５７】
データ配列変換を行うことによって、データ配列の変換を安定して高速で行うことができ、かつ変換した中間画像データを記憶する記憶手段の容量に対して無駄なく有効に記憶することができる。たとえば画像表示に限らず、印刷などの画像形成であっても縦横を逆転した画像を形成することができる。
【０１５８】
また上述する実施例では、第１の画像データを反時計まわりに９０度角変位させたが、第１の画像データに対して時計まわりに９０度角変位させてもよい。第１の画像データを時計まわりに９０度角変位させる場合、第１の画像において副走査方向にｎ個に分割される画素データ群のうち、主走査方向上流側からｉ番目で、副走査方向上流側からｊ番目の位置Ｐijの画素群の配列を、主走査方向上流側から（ｎ＋１−ｊ）番目でかつ副走査方向上流側からｉ番目のＱ（ｎ＋１−ｊ）ｉに並び換えて中間画像データを作成する。
【０１５９】
また仮想変換行列として、画素データ群が主走査方向にｔ個、副走査方向にｕ個集まるｔ×ｕ個の画素データの集まりとすると、画素データ群内における画素データの配列を、主走査方向上流からＩ番目で、副走査方向上流側からＪ番目の画素ＲＩＪを、主走査方向上流側からＪ番目でかつ副走査方向上流側から（ｔ＋１−Ｉ）番目の位置ＳＪ（ｔ＋１−Ｉ）に並び換えるように画素データ群の配列位置を変換する。
【０１６０】
この場合、アドレス制御部１７は、第１の画像データにおいて主走査方向にｍ個、副走査方向にｎ個に分割される画素データ群のうち、第１の画像データの書込み順に応じてｘ番目に取出した画素データ群を、ｚ番目に読出される格納部に格納するように設定する。ただし（ｘ−１）／ｍの商である整数項部分をｙとすると、ｚは、{ｎ・（ｘ−ｍ・ｙ）−ｙ}で表される。
【０１６１】
また表示デバイス３が９０度角変位しなくてもよく、表示制御装置１は、縦横が逆転する第１配置状態と第２配置状態とで表示する画像を変更することができる。たとえば表示デバイス３を見る視認者が、表示画面を見る方向を縦横逆転する場合に、第１配置状態から第２配置状態に切換えてもよく、表示デバイス３が角変位しない場合であってもよい。たとえば情報携帯端末に設けられる表示デバイス３などの小型の表示デバイスの表示画像の縦横を逆転させてもよい。また入力ラインメモリ１４および出力ラインメモリ１５の個数は、特に限定されることはない。また表示制御装置１は、画像データ生成装置２から与えられる画像データを変換して表示デバイス３に与える。したがって表示制御装置１は、表示デバイス３に内蔵されるほかに、画像データ生成装置２に内蔵されてもよく、表示デバイス３および画像データ生成装置２の外部に設けられてもよい。
【０１６２】
図２２は、本発明の他の実施の形態である表示制御装置５０を示すブロック図である。表示制御装置５０は、図１に示す表示制御装置１とほぼ同様の構成を有し、その第１の配列変換手段が異なる以外は同様である。同一の構成については、同一の参照符号を付して、詳細な説明は省略する。
【０１６３】
第１の配列変換手段５１は、図１に示す第１の配列変換手段１２にさらに比較手段５２と識別コード生成部５３とを有する。比較手段５２は、順次入力される第１画像データに関して、先に入力された第１の画像データと後に入力された第２の画像データとを比較し、画像データのうち変更された画像部分のデータを抽出し、変更された画素部分のデータをフレームメモリ１１へ書込む。
【０１６４】
識別コード生成手段５３は、第１取得部１６から送られるデータを所定数格納し、所定数格納した段階で格納したデータからメモリ幅データに応じた識別コードを生成する。比較手段５２は、メモリコントローラ１８を介してフレームメモリ１１に格納されているメモリ幅データに応じた前識別コードを読出す識別コード制御部５４と、識別コード生成部５３によって生成される識別コードと識別コード制御部５４から与えられる前識別コードとを比較する比較部５５とを有する。
【０１６５】
識別コード生成部５３は、たとえばCycle Redundancy Check（ＣＲＣ）生成手法を用いてメモリ幅データの識別コードを生成する。またその他にハッシュ法、ＭＤ５（Message Digest algorithm 5）、ランレングス法、冗長データ符号化法などによって識別コードを生成してもよい。冗長データ符号化は、符号化するデータ内で冗長データを抽出し、その部分に対して符号化する手法であって、入力される画像データに同一色のデータまたは同一のデータストリームの流れがどれぐらい続くのかを表す識別コードを生成する。
【０１６６】
図２３は、比較手段５２がフレームメモリ１１にデータを書込む際の手順を示すフローチャートである。ステップｃ０では、アドレス制御部１７から更新されたメモリ幅データが送られるとステップｃ１に進み、動作を開始する。
【０１６７】
ステップｃ１では、比較手段５２は、識別コード制御部５４によって、先に入力された第１の画像データに対応するメモリ幅データに応じて生成された前識別コードを、メモリコントローラ１８を介してフレームメモリ１１から読出し、前識別コードを比較部５５に与え、ステップｃ２に進む。
【０１６８】
ステップｃ２では、識別コード生成部５３によって、第１取得部１６から送られる第１の画像をメモリ幅データに区分するとともに、メモリ幅データとメモリ幅データがフレームメモリ１１に記憶されるアドレスとを所定数格納し、メモリ幅データに応じた識別コードを生成し、識別コードの生成が完了すると、ステップｃ３に進む。ステップｃ３では、識別コード生成部５３によって生成された識別コードを比較手段５２の比較部５５に与え、ステップｃ４に進む。
【０１６９】
ステップｃ４では、比較部５５によって、ステップｃ２で読出した前識別コードとステップｃ３で生成した識別コードとを比較し、２つの識別コードが同一であるか否かを判断する。識別コード同士が同一である場合にはステップｃ６に進み、識別コード同士が異なっている場合にはステップｃ５に進む。
【０１７０】
ステップｃ５では、メモリコントローラ１８を介してアドレス制御部１７から送られるメモリ幅データを、フレームメモリ１１の所定の最小格納部に格納し、ステップｃ６に進む。ステップｃ６では、ステップｃ２で生成された識別コードを複数のメモリ幅データに応じて新しくフレームメモリ１１に格納させて、ステップｃ７に進み、ステップｃ７で動作を終了する。
【０１７１】
以上のように表示制御装置５０によれば、上述する表示制御装置１と同様の効果を得ることができる。また先に入力された第１の画像データと後に入力された第２の画像データを比較し、変更された画像部分のデータを記憶手段に書込むので、記憶手段に書込まれるデータ量を少なくすることができる。さらに識別コードによって先に入力された第１の画像と後に入力された第１の画像との比較を行うので、より短時間でデータの比較を行うことができる。これによって画像処理にかかる負荷を減らすことができ、また記憶手段への書込み量を減らして消費電力の低減を図ることができる。また動画などを表示する場合であっても安定かつ高速に表示することができる。
【０１７２】
特にＷｉｎｄｏｗｓ（登録商標）などのアプリケーション表示画面では、静止している部分が多く、実際に書き換え処理を必要としている部分が非常に少ないためにフレーム書込み回数を少なくすることができ、好適に用いることができる。また一般的なランレングス法では、同一色の連続性しか表現できないので、同一のデータストリームまで拡大して識別コードを生成することによってより確実な識別コードを生成することができる。
【０１７３】
図２４は、本発明のさらに他の実施の形態である表示制御装置６０を示す正面図である。表示制御装置６０は、図１に示す表示制御装置１とほぼ同一の構成を有し、画像データ生成装置２および表示デバイス３の外部に設けられる。同様の構成については、同一の参照符号を付して、詳細な説明は省略する。表示制御装置６０は、画像データ生成装置２と表示デバイス３とを電気的に接続する接続ケーブル６１，６２に連結される。
【０１７４】
具体的には、画像データ生成装置２に接続される入力側ケーブル６１が表示制御装置６０の入力側ポート６３に接続される。また表示デバイス３に接続される出力側ケーブル６２が表示制御装置６０の出力側ポート６４に接続される。
【０１７５】
図２５は、表示制御装置６０の電気的構成を示すブロック図である。表示制御装置６０は、画像データ生成装置２から画像データが入力される入力側ポート６３と、表示デバイス３に画像データを出力する出力側ポート６４と、フレームメモリ１１と、画像データを構成する各画素データの配列位置を変換するための縦横変換部６５と、縦横変換部６５に画素データの配列変換指令を与える回転指示マイコン６６とを備える。
【０１７６】
入力側ポート６３および出力側ポート６４は、画像データを伝送可能なケーブル６１，６２が着脱自在に接続される。入力側ポート６３は、入力側ケーブル６１を介して画像データ生成装置２から画像データが与えられる。縦横変換部６５は、入力側ポート６３に与えられた画像データ６を取得し、画像データを変換して、または変換せずに出力側ポート６３に与える。出力側ポート６４は、出力側ケーブル６２を介して縦横変換部６５から与えられた画像データを表示デバイス３に与える。
【０１７７】
回転指示マイコン６６は、表示デバイス３が第１配置状態に配置された状態であるか、第１配置状態から縦横が逆転した第２配置状態に配置された状態であるかを判断し、配置状態に応じて縦横変換部６５に画像データの配列変換指令を与える。
【０１７８】
たとえば表示制御装置６０は、表示デバイス３の配置状態が入力される配置状態入力スイッチ６７を有する。配置状態入力スイッチ６７は、入力された表示デバイス３の配置状態を示す配置信号を、回転指示マイコン６６に与える。回転指示マイコン６６は、配置状態入力スイッチ６７から配置信号を取得し、表示デバイス３が第１配置状態であるか第２配置状態であるかを判断する。
【０１７９】
縦横変換部６５は、入力ラインメモリ１４と、第１の配列変換部１２と、第２の配列変換部１３と、出力ラインメモリ１５と、メモリコントローラ１８とを備える。縦横変換部６５は、１つの集積回路（Integrated Circuit：ＩＣ）によって実現されてもよく、また複数の回路によって実現されてもよい。
【０１８０】
縦横変換部６５は、表示デバイス３が第１配置状態および第２配置状態のいずれの状態であっても、表示される画像が同じ向きに表示されるように画像データ生成装置２から与えられた画像データを変換する。
【０１８１】
たとえば図２（１）に示すように、表示デバイス３が第１配置状態であり、縦横変換部６５に第１配置状態に適合した第１の画像データが与えられる場合、回転指示マイコン６６は、縦横変換部６５に画像データの配列変換指令を与えない。配列変換指令が与えられないときには、縦横変換部６５は、第１配置状態に適合した第１の画像データ６を変換せずにそのまま画像データとして表示デバイス３に与える。
【０１８２】
また図２（２）に示すように、表示デバイス３が第２配置状態であり、縦横変換部６５に第１配置状態に適合した第１の画像データが与えられる場合、回転指示マイコン６６は、縦横変換部６５に画像データの配列変換指令を与える。配列変換指令が与えられるときには、縦横変換部６５は、フレームメモリ１１を用いて、第１の画像データ６を第２配置状態に適合した第２の画像データに変換する。
【０１８３】
縦横変換部６５は、このように表示デバイス３の配置状態に応じた画像データを表示デバイス３に与える。表示デバイス３は、縦横変換部６５から与えられる画像データに基づいて画像を表示させることによって、配置状態に応じた画像を表示することができる。
【０１８４】
フレームメモリ１１を用いて縦横変換部６５が行う画像データの配列変換動作については、上述した表示制御装置１と同様なので詳細な説明については省略する。縦横変換部６５がフレームメモリ１１を用いて上述した表示制御装置１と同様の動作を行うことによって、表示制御装置１と同様の効果を得ることができる。
【０１８５】
たとえば画素データの配列変換を、論理回路から成るハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、動作を安定させかつ高速で行うことができる。またメモリ幅単位に画素データを変換してフレームメモリ１１に記憶させるので、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができる。
【０１８６】
画素データをメモリ幅単位に変換せず、フレームメモリ１１の最小格納部ごとに１つずつ画素データを記憶させた場合には、画素データのデータ量と最小格納部の記憶容量とが一致しない場合がある。この場合、最小格納部には、画素データが記憶されずに空となる空の記憶領域が生じる。したがって空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するフレームメモリ１１が必要となる。本発明では、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができるので、画像データが記憶されない空の記憶領域をなくすことができる。これによってフレームメモリ１１の最小格納部ごとに１つずつ画素データを記憶させる場合に比べて、少ない記憶容量のフレームメモリ１１を用いることができる。
【０１８７】
さらに表示制御装置６０は、画像データ生成装置２と表示デバイス３との間にケーブル６１，６２によって着脱自在に連結される。これによって既存の画像データ生成装置２および表示デバイス３を用いることができる。すなわち特別な画像データ生成装置２および表示デバイス３を必要とせずに、表示デバイス３の配置状態に応じた画像を表示させることができる。
【０１８８】
表示デバイス３は、第１配置状態と第２配置状態との２つの状態に配置状態を変更可能なほかに、２つ以上の配置状態に変更可能であってもよい。たとえば表示デバイス３は、第１配置状態から±９０度、±１８０度および±２７０度角変位した配置状態で配置されてもよい。この場合、回転指示マイコン６６は、配置状態の変更にあたって、配置状態入力スイッチ６７から表示デバイス３が角変位した方向と角度とを取得する。すなわち表示デバイス３が第１配置状態から時計まわりとなるプラス方向に変位したか、第１配置状態から反時計まわりとなるマイナス方向に変位したかを示す方向情報と、表示デバイス３が第１配置状態から角変位した角度を示す角度情報とを取得する。
【０１８９】
たとえば第１配置状態から−９０度角変位した場合には、配置状態入力スイッチ６７は、表示デバイス３が第１の表示状態からマイナス方向に角変位したことを方向情報として取得し、表示デバイス３が第１の表示状態から９０度角変位したことを角度情報として取得する。配置状態入力スイッチ６７は、取得した方向情報および角度情報を縦横変換部６５に与える。縦横変換部６５は、回転指示マイコン６６から与えられる方向情報および角度情報に基づいて、画像データを変換する。このようにして縦横変換部６５が変換した画像データを表示デバイスに与えることによって、表示デバイス３は、配置状態が２つ以上の場合であっても、配置状態に適合した画像を表示することができる。
【０１９０】
図２６は、本発明のさらに他の実施の形態である表示制御装置７０の電気的構成を示すブロック図である。表示制御装置７０は、図１に示す表示制御装置１とほぼ同様の構成を有し、画像データ生成装置２に内蔵される。同様の構成については、同一の参照符号を付して、詳細な説明は省略する。
【０１９１】
本実施の形態の特徴は、表示制御装置７０を、画像データ生成装置２に設けられる接続部に着脱可能とされる接続体として構成したことである。本実施形態では、画像データ生成装置２がパーソナルコンピュータ７１であり、接続体が、コンピュータ７１の拡張スロットに装着される拡張ビデオカードである場合を説明する。なお、以下の説明では、表示制御装置７０を拡張ビデオカード７０と称して説明する。
【０１９２】
拡張ビデオカード７０は、たとえばＡＧＰ（Accelerated Graphics Port）バスまたはＰＣＩ（Peripheral Component Interface）バスのようなデータ転送バスに対応し、対応する拡張スロットに装着される。拡張ビデオカード７０は、バスインターフェース７３と、描画コプロセッサ７４と、画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８と、ディスプレイコントローラ７６と、オーバレイ処理部７７とを含んで構成される。この構成のうち、画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８とが本発明の表示制御装置として機能する構成である。
【０１９３】
コンピュータ７１は、画像データを生成するための基礎となる画像生成データを生成し、ＡＧＰバスまたはＰＣＩバスを介して拡張ビデオボード７０に与える。画像生成データは、目的の画像データを生成するための指令を示す画像生成指令データを含む。
【０１９４】
バスインターフェース７３は、コンピュータ７１の拡張スロットに接続可能に形成されるコネクタ部分を含む。バスインターフェース７３は、コンピュータ７１に設けられるＡＧＰバスまたはＰＣＩバスを介して、画像生成データを取込む。描画コプロセッサ７４は、バスインターフェース７３が取込んだ画像生成データに基づいて、描画イメージデータを生成する。たとえば描画コプロセッサ７４は、画像生成指令データに基づいて、２次元画像化処理、３次元画像化処理およびテクスチャ処理などを行う。なお描画イメージデータは、本明細書において第１の画像データを意味する。すなわち描画コプロセッサ７４は、第１の画像データを生成する。
【０１９５】
画像変換部７５は、上述した第１の配列手段１２および第２の配列手段１３と同様の動作を実行可能に構成される。すなわち描画コプロセッサ７４から第１の画像データを取得し、画像データを構成する各画素データを区分してディスプレイメモリ７８に書込むためのメモリ幅データを生成するとともに、各メモリ幅データをディスプレイメモリ７８に格納させるためのアドレスを設定する。
【０１９６】
また画像変換部７５は、ディスプレイメモリ７８からアドレス順に従ってメモリ幅データを読出して、読出したメモリ幅データに含まれる画素データを復元し、画素データ群に含まれる複数の画素データを復元してから画素データ群を構成して、画素データ群を構成する各画素データの配列位置を変換する。
【０１９７】
ディスプレイメモリ７８は、少なくとも表示デバイス３の１画面分の複数の画素データに相当するデータ記憶容量を有する。ディスプレイメモリ７８は、表示デバイス３に表示するための画像データを記憶するとともに、上述したフレームメモリ１１の役割も果たし、画素データ群の並びが変換された中間画像データを記憶する。言換えると、ディスプレイメモリ７８は、上述したフレームメモリ１１および出力メモリ１５の機能を兼ねる。さらにディスプレイメモリ７８は、３次元表示用の画像データも保存する。
【０１９８】
メモリコントローラ１８は、ディスプレイメモリ７８に対するデータの書込みおよび読出しを制御する。すなわち画像変換部７５から与えられるデータをディスプレイメモリ７８に格納するとともに、ディスプレイメモリ７８に格納されるデータを、画像変換部７５またはディスプレイコントローラ７６に与える。
【０１９９】
ディスプレイコントローラ７６は、表示デバイス３へ画像データを出力するタイミングを生成する。ディスプレイコントローラ７６は、ＣＲＴＣ（Cathode-Ray Tube Controller）と呼ばれることもある。オーバレイ処理部７７は、ディスプレイコントローラ７６から与えられる画像データに基づいて、背景となる背景画像に他の画像を重ね合わせた画像データを生成する。たとえば背景画像に対してＤＶＤ（Digital Versatile Disk）などに記憶される動画映像を重ね合わせた画像データを生成する。またたとえばオーバレイ処理部７７は、背景画像に対してカーソルおよびハードウェアを示すアイコンを重ねて表示する。
【０２００】
図２７は、画像変換部７５の電気的構成を示すブロック図である。画像変換部７５は、複数の入力ラインメモリ１４と、第１取得部１６と、アドレス制御部１７と、第２取得部１９と、局部回転部２０とを含んで構成される。画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を用いて、図１に示す表示制御装置１と同様の動作を行う。すなわち画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を用いて、描画コプロセッサ７４から与えられる第１の画像データを、表示デバイス３の配置状態に適合する画像データに変換する。
【０２０１】
概略を説明すると、描画コプロセッサ７４は、コンピュータ７１のビデオカードドライバから画像データを生成するための基礎となる画像生成データを取得する。画像生成データが与えられた描画コプロセッサ７４は、表示デバイス３に表示するための第１の画像データを生成する。
【０２０２】
描画コプロセッサ７４は、生成した第１の画像データを入力ラインメモリ１４に与える。入力ラインメモリ１４は、画像データを構成する画素データを順に記憶する。入力ラインメモリ１４に画素データが記憶されると、第１取得部１６が、入力ラインメモリ１４から画素データ群を構成する各画素データを取出し、取出した各画素データをアドレス制御部１７に与える。
【０２０３】
アドレス制御部１７は、入力ラインメモリ１４から取出された画素データ群を構成する複数の画素データをメモリ幅データに区分するとともに、メモリ幅データごとにディスプレイメモリ７８に格納するためのアドレスを設定する。アドレスが設定されたメモリ幅データは、メモリコントローラ１８によって、ディスプレイメモリ７８の所定のアドレスに格納される。このようにして表示デバイス３の１画面分の中間画素データがディスプレイメモリ７８に記憶される。このときディスプレイメモリ７８は、上述したフレームメモリ１１に相当する。
【０２０４】
１画面分の中間画素データをディスプレイメモリ７８に書込んだ後、第２取得部１９がディスプレイメモリ７８へ読出し要求を出し、第２取得部１９は、バーストリード転送によってメモリ幅データを複数連続して読み出す。第２取得部１９は、読出したメモリ幅データから画素データを復元する。第２取得部１９は、画素データ群を構成する複数の画素データを復元すると、画素データ群を構成してさらに、画素データ群を２×２の回転画素データ群に区分し、区分した回転画素データ群を局部回転部２０に与える。
【０２０５】
局部回転部２０は、回転画素データ群を構成する各画素データの配置位置が９０度角変位するように、各画素データの配列位置を変換する。次に局部回転部２０は、変換した画素データをメモリコントローラ１８に与え、メモリコントローラ１８によって画素データを再度ディスプレイメモリ７８に記憶させる。このときディスプレイメモリ７８は、出力ラインメモリ１５に相当する。
【０２０６】
ディスプレイコントローラ７６は、表示デバイス３に表示する画像データを出力するタイミングを調整する。このタイミングに応じてメモリコントローラ１８が、配列位置が変換された画素データをディスプレイメモリ７８から読出し、オーバレイ処理部７７に与える。
【０２０７】
オーバレイ処理部７７は、メモリコントローラ１８が読出した画素データに対して、必要に応じて他の画像を重ね合わせて、最終的な画像データを生成する。オーバレイ処理部７７は、最終的な画素データを表示デバイス３に与える。表示デバイス３は、オーバレイ処理部７７から与えられた画素データに基づいて画像を表示する。
【０２０８】
このように拡張ビデオカード７０に画像変換部７５を搭載し、拡張ビデオカード７０に設けられる画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８とによって、上述した表示制御装置１と同様の動作を行うことによって、表示制御装置１と同様の効果を得ることができる。
【０２０９】
たとえば画素データの変換を論理回路によって構成されるハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、動作を安定させかつ高速で行うことができる。またメモリ幅単位に画素データを変換してディスプレイメモリ７８に記憶させるので、ディスプレイメモリ７８の記憶容量に対して無駄なくデータを記憶させることができる。
【０２１０】
画素データをメモリ幅単位に変換せず、ディスプレイメモリ７８の最小格納部ごとに１つずつ画素データを記憶させた場合には、画素データのデータ量と最小格納部の記憶容量とが一致しない場合がある。この場合、最小格納部には、画素データが記憶されずに空の記憶領域が生じる。したがって空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するディスプレイメモリ７８が必要となる。本実施形態では、ディスプレイメモリ７８の記憶容量に対して無駄なくデータを記憶させることができるので、画像データが記憶されない空の記憶領域をなくすことができる。これによってディスプレイメモリ７８の最小格納部ごとに１つずつ画素データを記憶させる場合に比べて、少ない記憶容量のディスプレイメモリ７８を用いることができる。また画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を備える必要がないので、構造を簡略化することができ、安価に製造することができる。
【０２１１】
また局部回転部２０によって変換された画素データをディスプレイメモリ７８に記憶するとしたが、図１に示す表示制御装置１の出力ラインメモリ１５に相当するメモリを別途画像変換部７５が備えてもよい。また表示制御装置は、画像データ生成装置２に一体に設けられていてもよい。たとえば画像データ生成装置２がパーソナルコンピュータであって、そのコンピュータのマザーボードに画像データを生成する画像データ生成機能が設けられる場合、上述した画像変換部７５、ディスプレイメモリ７８およびメモリコントローラ１８がマザーボードに搭載されていてもよい。またディスプレイメモリ７８をマザーボードに設けられる他のメモリを用いて実現するとともに、メモリコントローラ１８をマザーボードに設けられる他のコントローラを用いて実現してもよい。
【０２１２】
【発明の効果】
請求項１記載の本発明によれば、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。個別データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、個別データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の個別データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の個別データを記憶することができる。これによって少ない記憶容量の記憶手段を用いて、データ配列変換装置を安価に実現することができる。
【０２１３】
またデータ量単位に区分されるデータのデータ量は、個別データおよび個別データ群のデータ量とは、相関関係がなく無関係に設定されるので、記憶手段におけるデータ量単位のデータ量に対して個別データおよび個別データ群のデータ量を任意に選択することができる。また逆に個別データおよび個別データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアでデータ配列変換装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、個別データおよび個別データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２１４】
また個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、個別データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、個別データの配列変換動作を安定させかつ高速で行うことができる。
【０２１５】
請求項２記載の本発明によれば、表示制御装置は、第１配置状態に適合した第１の画像データを第２配置状態にある表示デバイスに適合するように、第１の画像データを変換する。
【０２１６】
表示制御装置は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。画素データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、画素データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の画素データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の画素データを記憶することができる。これによって少ない記憶容量の記憶手段を用いて、表示制御装置を安価に実現することができる。
【０２１７】
またデータ量単位に区分されるデータのデータ量は、画素データおよび画素データ群のデータ量とは、相関関係がなく無関係に設定されるので、記憶手段におけるデータ量単位のデータ量に対して画素データおよび画素データ群のデータ量を任意に選択することができる。また逆に画素データおよび画素データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアで表示制御装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、画素データおよび画素データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２１８】
また画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、画素データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０２１９】
これによって表示デバイスが第１配置状態および第２配置状態のいずれにある場合であっても、表示デバイスに表示される画像の並びを同じにすることができ、画像を安定かつ高速に表示させることができる。
【０２２０】
また請求項３記載の本発明によれば、表示制御装置は、第１配置状態に適合した第１の画像データを第２配置状態にある表示デバイスに適合するように、第１の画像データを変換する。
【０２２１】
表示制御装置は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。画素データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、画素データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の画素データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の画素データを記憶することができる。これによって、表示制御装置を安価に実現することができる。
【０２２２】
また画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に書込みおよび読出しするので、記憶手段に予め定められた最小データ量単位で行うことができる。また記憶手段からデータを読出したときに、画素データ群に含まれる画素データが既にそろっているので、画素データ群に含まれる画素データがそろうまで待機する時間をなくすことができるとともに、第２の配列変換手段による配列変換を容易に行うことができる。
【０２２３】
また画素データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、画素データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０２２４】
これによって表示デバイスが第１配置状態および第２配置状態のいずれにある場合であっても、表示デバイスに表示される画像の並びを同じにすることができ、画像を安定かつ高速に表示させることができる。
【０２２５】
また請求項４記載の本発明によれば、記憶手段からバーストリード転送によってデータを読出すので、転送効率を高めて記憶手段に書込みおよび読出し時のアクセスにかかるページ切換えのオーバーヘッドを少なくすることができる。これによってデータ読出しに費やされる時間をさらに短時間にすることができる。
【０２２６】
また請求項５記載の本発明によれば、比較手段によって、変更された画像部分の画素データを比較し、変更された画像部分の画素データを記憶手段に書込む。変更された画像部分の画素データのみを変更するだけで、入力されてくる第１の画像データを形成することができ、記憶手段に画像データを構成するすべての画素データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。これによって記憶手段への書込み量を減らして、画像処理にかかる負荷を減らすことができ、また消費電力の低減を図ることができる。また動画などを表示する場合であっても安定かつ高速に表示することができる。
【０２２７】
また請求項６記載の本発明によれば、第１の画像データの特徴を表す識別コードによって、入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとを比較するので、第１の画像を直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【０２２８】
また請求項７記載の本発明によれば、画素データのデータ量と、最小格納部の記憶容量とが一致しない場合であっても、最小格納部に画素データが記憶されずに空の記憶領域が生じることが防がれ、記憶手段の記憶容量に対して無駄なくデータを記憶させることができ、少ない記憶容量の記憶手段を用いることができる。これによって表示制御装置を安価に実現することができる。また画素データ群に相当するデータを記憶手段の所定の最小格納部に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
また請求項８記載の本発明によれば、画素データ群のデータ量が、記憶手段の最小格納部のデータ量のＬ倍である場合、記憶手段のＬ個の最小格納部からそれぞれ区分されたデータを読出したときに、画素データ群に含まれる画素データ分のデータが既にそろっている状態となる。これによってＬ個の最小格納部からデータを取出すことで、画素データ群が分割されることなく、アドレスを指定することが容易となる。
また請求項９記載の本発明によれば、第１の配列変換手段が、入力ラインメモリの数と出力ラインメモリの数とに応じて設定した画素データ群を、入力ラインメモリから取出すことによって、取出した画素データ群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
また請求項１０記載の本発明によれば、２×２の回転画素データ群は、角変位する最小の単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を速くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画素データ単位の相関関係がなく、独立して行うことができる。これによって用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。
また請求項１１記載の本発明によれば、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。個別データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、個別データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の個別データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の個別データを記憶することができる。
【０２２９】
またデータ量単位に区分されるデータのデータ量は、個別データおよび個別データ群のデータ量とは、相関関係がなく無関係に設定することができる。これによって記憶手段におけるデータ量単位のデータ量に対して個別データおよび個別データ群のデータ量を任意に選択することができる。また逆に個別データおよび個別データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアでデータ配列変換装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、個別データおよび個別データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２３０】
また個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、個別データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、個別データの配列変換動作を安定させかつ高速で行うことができる。
【０２３１】
また請求項１２記載の本発明によれば、比較工程を備えることによって、集合データのうち変更された部分の個別データを比較し、変更された部分の個別データを記憶手段に書込む。変更された部分の個別データのみを変更するだけで、後に入力された集合データを形成することができ、記憶手段に集合データを構成するすべての個別データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。これによって記憶手段への書込み量を減らして、データ配列変換にかかる負荷を減らすことができ、また消費電力の低減を図ることができる。またデータ配列が頻繁に変更される場合であっても安定かつ高速に表示することができる。
【０２３２】
また請求項１３記載の本発明によれば、集合データの特徴を表す識別コードによって、入力されてくる集合データと、前記記憶手段の前記入力されてくる集合データに対応する箇所に記憶された集合データとを比較するので、集合データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態である表示制御装置１の構成を表すブロック図である。
【図２】表示制御装置１と表示制御装置１に接続される画像データ生成装置２および表示デバイス３との関係を表す概略図である。
【図３】画像データの変換を説明するための概略図である。
【図４】画素データ群を構成する各画素データの配列位置の変換を説明するための概略図である。
【図５】データの書込み順と読出し順とを説明するための概略図である。
【図６】データを格納するフレームメモリ１１の格納部３０を示す概略図である。
【図７】第２の配列変換部１３の配列変換を示す概略図である。
【図８】表示制御装置１のフレームメモリ１１にメモリ幅データを格納する際の手順を示すフローチャートである。
【図９】中間画像データを格納する際の手順を説明するための概略図である。
【図１０】中間画像データを格納する際の手順を説明するための概略図である。
【図１１】中間画像データを格納する際の手順を説明するための概略図である。
【図１２】表示制御装置１のフレームメモリ１１から各画素データ群を読出して、表示デバイス３に画像データを与える手順を示すフローチャートである。
【図１３】表示デバイスに画像データを与える際の手順を説明するための概略図である。
【図１４】表示デバイスに画像データを与える際の手順を説明するための概略図である。
【図１５】アドレス制御部１７を示す論理回路図である。
【図１６】セレクタの真理値表を示す表である。
【図１７】データ変換部分４１の一部を示す論理回路図である。
【図１８】図１７おける論理回路図のタイミングチャートである。
【図１９】図１５における論理回路図のタイミングチャートである。
【図２０】局部回転部２０を示す論理回路図である。
【図２１】図２０に示す論理回路による画素データの配置変換を示す図である。
【図２２】本発明の他の実施の形態である表示制御装置５０を示すブロック図である。
【図２３】比較部５２がフレームメモリ１１にデータを書込む際の手順を示すフローチャートである。
【図２４】本発明のさらに他の実施の形態である表示制御装置６０を示す正面図である。
【図２５】表示制御装置６０の電気的構成を示すブロック図である。
【図２６】本発明のさらに他の実施の形態である表示制御装置７０の電気的構成を示すブロック図である。
【図２７】画像変換部７５の電気的構成を示すブロック図である。
【符号の説明】
１，５０，６０，７０ 表示制御装置
２ 画像データ生成装置
３ 表示デバイス
１１ フレームメモリ
１２ 第１配列変換部
１３ 第２配列変換部
１４ 入力ラインメモリ
１５ 出力ラインメモリ
１６ 第１取得部
１７ アドレス制御部
１８ メモリコントローラ
１９ 第２取得部
２０ 局部回転部
３０ 格納部
３１，３２，３３ 最小格納部
１００ 仮想行列データ
１０１ 仮想変換行列データ
１０２ 画素データ
【発明の属する技術分野】
本発明は、たとえば画像を表示する表示デバイスが縦長状態および横長状態のいずれにも配置可能に構成される場合に、表示デバイスがいずれの配置状態であっても画素の並びが同じになる画像を表示させる際に好適に用いられるデータ配列変換装置およびそれを用いた表示制御装置ならびにデータ配列変換方法に関する。
【０００２】
【従来の技術】
画像を表示する表示デバイスの中には、表示面に垂直な角変位軸線まわりに９０度角変位自在であって、縦横が互いに逆転する縦長配置状態および横長配置状態に配置可能に構成された表示デバイスがある。この表示デバイスでは、縦長配置状態で縦長の画面に画像を表示するポートレート表示と、横長配置状態で横長の画面に画像を表示するランドスケープ表示との両方の表示が可能である。このような表示デバイスに画像を表示するためには、その走査方向が単一方向のみであるので、縦長状態と横長状態とで走査方向に並ぶ画素データの順序を変更して、表示デバイスに与える画像データを変換する表示制御装置が必要である。
【０００３】
従来の表示制御装置では、ソフトウェアを用いて表示デバイスに与える画像データを変換している。たとえばコンピュータで表示制御装置を構成し、画像データを変換するプログラムをコンピュータで動作させることによって、表示デバイスのいずれか一方の配置状態に適合している画像データを、他方の配置状態に適合した画像データに変換して表示デバイスに与えている。たとえば横長配置状態に適合した入力画像を表す入力画像データが与えられた場合、表示デバイスが縦長配置状態にあるとき、表示制御装置は、入力画像を９０度角変位させた画像を表す画像データに変換して表示デバイスに与える（たとえば特許文献１参照）。
【０００４】
画像データの変換とは、画像データを予め定められる規則に従って変換した変換画像データを作成する処理であり、具体的には表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データにおいて、各画素データの主走査方向に並ぶ順と副走査方向に並ぶ順とを互いに逆転する処理である。
【０００５】
【特許文献１】
特開平１１−１８５０３２号公報
【０００６】
【発明が解決しようとする課題】
上述した従来の表示制御装置は、コンピュータで構成されているため、画像データを変換するプログラムを実行しているときに、画像データを変換するプログラムと他のプログラムとを並列して実行する場合がある。この場合、表示制御装置を構成するコンピュータが複数のプログラムを並列して実行するため、画像データの変換処理および他のプログラムの処理速度が低下するとともに、処理動作が不安定になるおそれがある。また、表示制御装置を構成するコンピュータのプログラム処理能力などの動作環境などによっても、画像データの変換処理が不安定になるおそれがある。
【０００７】
画像データの変換処理が不安定になると、縦長配置状態および横長配置状態に適合した画像を良好に表示することができない場合がある。また、表示制御装置がプログラムを実行して変換された画像データを作成するので、表示デバイスの配置状態に適合した画像データを表示するまでに時間がかかるという問題がある。
【０００８】
また、複数の画素データから成る画像データにかかわらず、複数の個別データが行列状に配列されて成る集合データにおいて、個別データの配列を予め定められる規則に従って配列変換して、変換集合データを作成する場合であっても、上述する表示制御装置と同様の問題がある。
【０００９】
したがって、本発明の目的は、複数の個別データから成る集合データにおいて、予め定められる規則に従って配列変換する場合に、高速でかつ安定して変換集合データを作成することができるデータ配列変換装置およびデータ配列変換方法を提供することである。
【００１０】
また本発明の他の目的は、縦長配置状態および横長配置状態の２つの配置状態が可能な表示デバイスに対して、表示デバイスがいずれの配置状態であっても、画像の向きが同じになる画像データを高速でかつ安定して与えることができる表示制御装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段と、
（ｂ）前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換手段であって、
（ｂ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換手段とを備えることを特徴とするデータ配列変換装置である。
【００１２】
本発明に従えば、集合データを構成する複数の個別データが予め定める行列順序に従って個別データ単位で入力されると、第１の配列変換手段によって、入力された個別データが、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間データが作成される。
【００１３】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された集合データを、行列方向に並ぶ予め定める数の個別データから成る個別データ群に区分し、この個別データ群を行列の１つの要素と考え、この個別データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する個別データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間データは、上記の仮想変換行列データに相当するものである。
【００１４】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき個別データ分のデータがそろってから個別データに復元される。さらに、個別データ群に含まれる個別データがすべてそろってから、その個別データ群が構成され、この個別データ群を構成する各個別データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、個別データ群単位での配列位置は変換されているが、個別データ群内での各個別データの配列位置は変換されていないからである。このように、個別データ群内での配列位置が変換されてから、復元された個別データは行列順序で出力される。これによって、前記変換集合データを作成することができる。
【００１５】
たとえば行列順序とは、データが行方向にｍ個、列方向にｎ個並ぶ場合、行方向にｉ番目でかつ列方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００１６】
第１の配列変換手段は、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空領域をなくして、最小格納部の格納領域をデータで充たすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００１７】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００１８】
このデータ量単位に区分されるデータは、個別データおよび個別データ群のデータ量とは相関関係がないので、個別データおよび個別データ群のデータ量と、記憶手段におけるデータ量単位とを任意に選択することができる。これによって生産性および経済性に応じて個別データおよび個別データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００１９】
またデータ配列変換装置は、データ量単位に区分したデータごとにアドレスを指定するので、個別データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００２０】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００２１】
また本発明は、縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定める行列順序に従って、入力された第１の画像データを前記記憶手段におけるデータ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る複数の画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき画素データ分の前記区分したデータがそろってから画素データに復元し、さらに画素データ群に含まれる画素データがすべてそろってから、画素データ群を構成し、この画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置である。
【００２２】
本発明に従えば、第１配置状態に適合して配列された第１の画像データが与えられ、第１配置状態の表示デバイスに画像データを適合させるときには、第１の画像データをそのまま表示デバイスに与え、第２配置状態の表示デバイスに画像データを適合させるときには、第１の画像データを第２配置状態に適合する第２の画像データに変換して表示デバイスに与える。
【００２３】
第１の画像データを第２の画像データに変換する場合、画像データを構成する複数の画像データが予め定める行列順序に従って画像データ単位で入力されると、第１の配列変換手段によって、入力された画像データが、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間画像データが作成される。
【００２４】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された画像データを、行列方向に並ぶ予め定める数の画素データから成る画素データ群に区分し、この画素データ群を行列の１つの要素と考え、この画素データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する画素データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間画像データは、上記の仮想変換行列データに相当するものである。
【００２５】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき画素データ分のデータがそろってから画素データに復元される。さらに、画素データ群に含まれる画素データがすべてそろってから、その画素データ群が構成され、この画素データ群を構成する各画素データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、画素データ群単位での配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないからである。このように、画素データ群内での配列位置が変換されてから、復元された画素データは行列順序で出力される。これによって、前記変換画像データを作成することができる。
【００２６】
たとえば行列順序とは、データが主走査方向にｍ個、副走査方向にｎ個並ぶ場合、主走査方向にｉ番目でかつ副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００２７】
第１の配列変換手段は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空き領域をなくすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００２８】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００２９】
このデータ量単位に区分されるデータは、画素データおよび画素データ群のデータ量とは、相関関係がなく無関係に設定されるので、画素データおよび画素データ群のデータ量を任意に選択することができる。これによって生産性および経済性に応じて画素データおよび画素データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００３０】
また表示制御装置は、データ量単位に区分したデータごとにアドレスを指定するので、画素データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００３１】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００３２】
表示制御装置は、上述するように表示制御装置が予め定められる規則に従って入力画像データを変換することによって、入力される第１の画像データに対して、画素データの行方向および列方向の配列位置が９０度角変位した第２の画像データを作成することができる。したがって第１配置状態にある表示デバイスが表示デバイスを見る視認者に対して相対的に角変位方向一方に９０度角変位して、表示デバイスが第２配置状態となる場合に、第１の画像データに対して角変位方向他方に９０度角変位するように第２の画像データを変換することによって、第２配置状態に表示デバイスがあるときであっても、第２配置状態に適合した画像を表示デバイスに表示させることができる。
【００３３】
たとえば表示制御装置は、表示デバイスおよび画像データ生成装置の外部に設けられてもよい。具体的には、表示制御装置は、ケーブルなどの画像データを伝送する伝送体が着脱可能に装着される入口側ポートおよび出口側ポートと、記憶手段と、第１および第２の配列変換手段とを有する。画像データ生成装置に接続される第１の伝送体が入口側ポートに接続される。また表示デバイスに接続される第２の伝送体が出口側ポートに接続される。第１の配列変換手段は、第１の伝送体を介して、画像データ生成装置から出力される画像データを取得する。また第２の配列変換手段は、第２の伝送体を介して、変換した画像データを表示デバイスに与える。
【００３４】
これによって表示制御装置は、画像データ生成装置と表示デバイスとの間に各伝送体によって着脱自在に連結される。したがって特別な画像データ生成装置および表示デバイスを必要とせずに、既存の画像データ生成装置および表示デバイスを用いて、表示デバイスの配置状態に応じた画像を表示することができる。
【００３５】
また表示制御装置は、画像データ生成装置に内蔵されてもよい。この場合、表示制御装置は、画像データ生成装置に設けられる記憶手段を併用してもよい。すなわち表示制御装置は、第１および第２の配列変換手段と、画像データ生成装置に既設の記憶手段とを含んで構成される。表示制御装置は、第１および第２の配列変換手段とを含む配列変換体を備えていてもよい。たとえば配列変換体は、１つの集積回路によって実現することも可能である。
【００３６】
具体的には、配列変換体は、画像を生成するためにコンピュータに接続されるビデオカードに設けられるビデオチップまたはコンピュータのマザーボードに設けられるビデオチップであってもよい。この場合、ビデオカードおよびマザーボードに既設の記憶手段を活用することによって、配列変換体には、別途記憶手段を設ける必要がなく、配列変換体を安価に実現することができる。
【００３７】
またたとえば表示制御装置は、表示デバイスに内蔵されてもよい。表示デバイスの配置状態を検出する配置状態検出手段が、表示デバイスに設けられる場合、表示制御装置は、配置状態検出手段が検出した表示デバイスの配置状態を取得して表示デバイスに与える画像データの配列変換を行う。表示制御装置が表示デバイスに内蔵されることによって、配置状態検出手段が検出する表示デバイスの配置状態を容易に取得することができる。また配置状態検出手段は、表示デバイスに設けられる場合には、表示デバイスの外部に設けられる場合に比べて、表示デバイスの配置状態を確実に検出することができる。
【００３８】
また本発明は、縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定められる行列順序に従って、入力された第１の画像データのうち、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る画素データ群単位のデータを、前記記憶手段におけるデータ量単位に区分し、区分されたデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、複数の前記画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する前記各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべきＭ×Ｎ個の画素データに復元し、画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置である。
【００３９】
本発明に従えば、第１配置状態に適合して配列された第１の画像データが与えられ、第１配置状態の表示デバイスに第１の画像データを適合させるときには、第１の画像データをそのまま表示デバイスに与え、第２配置状態の表示デバイスに第１の画像データを適合させるときには、第１の画像データを第２配置状態に適合する第２の画像データに変換して表示デバイスに与える。
【００４０】
第１の画像データを第２の画像データに変換する場合、画像データを構成する複数の画素データが予め定める行列順序に従って画素データ単位で入力されると、第１の配列変換手段によって、入力された画像データを行列方向に並ぶ予め定める数の画素データから成る画素データ群が、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分される。この区分されたデータは、順番にそれぞれ記憶手段の指定されたアドレスに書込まれ、中間画像データが作成される。
【００４１】
書込み時に順次指定されるアドレスは、所定の規則に従って指定されるものである。具体的には、まず入力された画像データを前記画素データ群に区分し、この画素データ群を行列の１つの要素と考え、この画素データ群が複数個行列状に配列されて成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の画素データ群を、前記予め定める規則に従ってその配列位置を変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する画素データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成された中間画像データは、上記の仮想変換行列データに相当するものである。
【００４２】
上述のようにして第１の配列変換手段によって記憶手段に書込まれたデータは、第２の配列変換手段によって、アドレス順にデータ量単位で読み出される。読み出されたデータは、復元すべき画素データのデータがそろってから、画素データに復元される。さらに、画素データ群に含まれる画素データがすべてそろってから、その画素データ群が構成され、この画素データ群を構成する各画素データの配列位置が、前記予め定める規則に従って変換される。これは、記憶手段に書込まれた段階では、画素データ群単位での配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないからである。このように、画素データ群内での配列位置が変換されてから、復元された画素データは行列順序で出力される。これによって、前記変換画像データを作成することができる。
【００４３】
たとえば行列順序とは、データが主走査方向にｍ個、副走査方向にｎ個並ぶ場合、主走査方向にｉ番目でかつ副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００４４】
第１の配列変換手段は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空き領域をなくすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００４５】
この記憶手段におけるデータ量単位は、複数のビットで構成されるものであり、いわゆるワードと呼ばれるものである。ワードを構成するビット数は、任意の数であり、たとえば記憶手段の構成内容およびデータの転送レートを考慮して決定される。
【００４６】
また記憶手段のアドレス順に従って読出されるように、アドレスが指定されてデータが書込まれるので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００４７】
また第１の配列変換手段および第２の配列変換手段はハードウェアによって実現されるので、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００４８】
表示制御装置は、上述するように表示制御装置が予め定められる規則に従って入力画像データを変換することによって、入力される第１の画像データに対して、画素データの行方向および列方向の配列位置が９０度角変位した第２の画像データを作成することができる。したがって第１表示状態にある表示デバイスが表示デバイスを見る視認者に対して相対的に角変位方向一方に９０度角変位した場合に、第１の画像データに対して角変位方向他方に９０度角変位するように第２の画像データを変換することによって、第２配置状態に表示デバイスがあるときであっても、第２配置状態に適合した画像を表示デバイスに表示させることができる。
【００４９】
また本発明は、前記第２の配列変換手段による前記記憶手段からのデータの読出しは、前記記憶手段におけるデータ量単位のデータを予め定める数連続して読出すバーストリード転送であることを特徴とする。
【００５０】
本発明に従えば、記憶手段から予め定める数連続してデータが読出されるので、記憶手段からデータ読出しに費やされる時間を短くすることができ、単位時間あたりの処理量を大きくすることができる。
【００５１】
また本発明は、前記第１の配列変換手段は、順次入力される第１の画像データに関して、順次入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとを比較し、前記入力されてくる第１の画像データのうち変更された画像部分のデータを抽出し、変更された画像部分のデータを前記記憶手段へ書込む比較部をさらに備えることを特徴とする。
【００５２】
本発明に従えば、比較手段によって、変更された画像部分の画素データを比較し、変更された画像部分の画素データを記憶手段に書込む。変更された画像部分の画素データのみを変更するだけで、後に入力された第１の画像データを形成することができ、記憶手段に画像データを構成するすべての画素データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。
【００５３】
また本発明は、前記比較部は、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの識別コード同士を比較することを特徴とする。
【００５４】
本発明に従えば、第１の画像データの特徴を表す識別コードによって、入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの特徴部分を比較するので、第１の画像データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
また本発明は、画素データのデータ量と、記憶手段の最小格納部のデータ量とが異なることを特徴とする。
本発明に従えば、画素データのデータ量と、最小格納部の記憶容量とが一致しない場合であっても、最小格納部に画素データが記憶されずに空の記憶領域が生じることが防がれ、記憶手段の記憶容量に対して無駄なくデータを記憶させることができ、少ない記憶容量の記憶手段を用いることができる。これによって表示制御装置を安価に実現することができる。また画素データ群に相当するデータを記憶手段の所定の最小格納部に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
また本発明は、画素データ群のデータ量は、記憶手段の最小格納部のデータ量が整数倍となるように設定されることを特徴とする。
本発明に従えば、画素データ群のデータ量が、記憶手段の最小格納部のデータ量のＬ倍である場合、記憶手段のＬ個の最小格納部からそれぞれ区分されたデータを読出したときに、画素データ群に含まれる画素データ分のデータが既にそろっている状態となる。これによってＬ個の最小格納部からデータを取出すことで、画素データ群が分割されることなく、アドレスを指定することが容易となる。
また本発明は、第１の画像データのうち主走査方向１ライン分の画素データをそれぞれ格納し、第１の画像データを第１の配列変換手段に入力する入力ラインメモリと、
第２の画像データの主走査方向１ライン分の画素データをそれぞれ格納し、第２の配列変換手段から第２の画像データが入力される出力ラインメモリとをさらに備え、
入力ラインメモリの数がｕ個であり、出力ラインメモリの数がｔ個である場合に、前記画素データ群は、主捜査方向にｔ個、副走査方向にｕ個並ぶ複数の画素データから成ることを特徴とする。
本発明に従えば、第１の配列変換手段が、入力ラインメモリの数と出力ラインメモリの数とに応じて設定した画素データ群を、入力ラインメモリから取出すことによって、取出した画素データ群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
また本発明は、第２の配列変換手段は、復元した各画素データ群を、主捜査方向に２個並び、副走査方向に２個並ぶ回転画素データ群を作成し、作成した回転画素データ群ごとに前記予め定める規則に従って変換することを特徴とする。
本発明に従えば、２×２の回転画素データ群は、角変位する最小の単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を速くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画素データ単位の相関関係がなく、独立して行うことができる。これによって用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。
【００５５】
また本発明は、複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換方法であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段に、前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換工程であって、
（ａ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ａ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換工程と、
（ｂ）前記記憶手段からアドレス順に従って前記データ量単位でデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換工程とを備えることを特徴とするデータ配列変換方法である。
【００５６】
本発明に従えば、集合データを構成する複数の個別データが予め定める行列順序に従って個別データ単位で入力されると、第１の配列変換工程によって、入力された個別データを、記憶手段に対してデータの書込みおよび読出しを行う際のデータ量単位に区分する。この区分したデータを、順番にそれぞれ記憶手段の指定するアドレスに書込み、記憶手段に区分したデータの集まりである中間データを作成する。
【００５７】
書込み時に順次指定するアドレスは、所定の規則に従って指定する。具体的には、まず入力された集合データを、行列方向に並ぶ予め定める数の個別データから成る個別データ群に区分し、この個別データ群を行列の１つの要素と考え、この個別データ群が複数個行列状に配列して成る仮想行列データを仮定する。さらに、この仮想行列データを構成する複数の個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定する。上記の所定の規則とは、記憶手段からデータをアドレス順、たとえばアドレスが順次増加する順序で読み出したときに、読み出したデータが対応する個別データ群の並び順が、上記の仮想変換行列データにおける行列順序になるようなアドレスを指定することである。このようなアドレスを指定してデータを書込むことによって作成した中間データは、上記の仮想変換行列データに相当する。
【００５８】
上述のようにして第１の配列変換工程によって記憶手段に書込んだデータを、第２の配列変換工程で、アドレス順にデータ量単位で読み出す。読み出したデータは、復元すべき個別データ分のデータがそろってから個別データに復元する。さらに、個別データ群に含まれる個別データがすべてそろってから、その個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換する。これは、記憶手段に書込んだ段階では、個別データ群単位での配列位置は変換しているが、個別データ群内での各個別データの配列位置は変換していないからである。このように、個別データ群内での配列位置を変換してから、復元した個別データを行列順序で出力する。これによって、前記変換集合データを作成することができる。
【００５９】
たとえば行列順序とは、データが行方向にｍ個、列方向にｎ個並ぶ場合、行方向にｉ番目でかつ列方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進み、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００６０】
第１の配列変換工程では、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に対するデータの書込みを行う。これによって記憶手段の各アドレスに対応する最小格納部の格納領域のデータ容量と、区分された記憶されるべきデータとのデータ量とを等しくすることができ、最小格納部の格納領域ごとにデータが記憶されない空領域をなくして、最小格納部の格納領域をデータで充たすことができる。これによって限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。
【００６１】
このデータ量単位に区分されるデータは、個別データおよび個別データ群のデータ量とは相関関係がないので、個別データおよび個別データ群のデータ量と、記憶手段におけるデータ量単位とを任意に選択することができる。これによって生産性および経済性に応じて個別データおよび個別データ群のデータ量を、記憶手段とは無関係に設定することができる。
【００６２】
またデータ配列変換方法は、データ量単位に区分したデータごとにアドレスを指定するので、個別データごとにアドレスを指定する場合に比べて、アドレスを指定する回数を少なくすることができる。また記憶手段のアドレス順に従って読出すように、アドレスを指定してデータを書込むので、記憶手段からデータを読出すときに、アドレス順に順番にデータを読出すことができる。
【００６３】
さらに第１の配列変換工程および第２の配列変換工程をハードウェアによって実現することによって、ソフトウェアに比べて入力画像データの変換動作を安定させ、かつ高速で行うことができる。
【００６４】
また本発明は、前記第１の配列変換工程は、順次入力される集合データに関して、順次入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとを比較し、前記入力されてくる集合データのうち変更された部分のデータを抽出し、変更された部分のデータを前記記憶手段へ書込む比較工程をさらに備えることを特徴とする。
【００６５】
本発明に従えば、比較工程を備えることによって、変更された部分の個別データを比較し、変更された部分の個別データを記憶手段に書込む。変更された部分の個別データのみを変更するだけで、後に入力された集合データを形成することができ、記憶手段に、集合データを構成するすべての個別データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。
また本発明は、前記比較工程は、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの識別コード同士を比較することを特徴とする。
【００６６】
本発明に従えば、集合データの特徴を表す識別コードによって、入力されてくる集合データと、前記記憶手段の前記入力されてくる集合データに対応する箇所に記憶された集合データとを比較するので、集合データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【００６７】
【発明の実施の形態】
図１は、本発明の実施の一形態である表示制御装置１の構成を表すブロック図である。また図２は、表示制御装置１と表示制御装置１に接続される画像データ生成装置２および表示デバイス３との関係を表す概略図である。表示制御装置１は、画像データを生成する画像データ生成装置２と、画像データを表示するための表示デバイス３とに接続される。たとえば画像データ生成装置２はパーソナルコンピュータによって実現され、表示デバイス３は液晶表示デバイスによって実現される。
【００６８】
表示デバイス３は、画像を表示する表示画面４を有する。表示画面４は主走査方向Ｘに沿って延びる一対の縁辺と、副走査方向Ｙに沿って延びる他の一対の縁辺とを有し、長方形に形成される。表示デバイス３は、表示画面４に垂直な角変位軸線まわりに９０度角変位可能に構成され、第１配置状態に配置された状態と、表示デバイスを見る視認者に対して相対的に第１配置状態から縦横が逆転した第２配置状態に配置された状態との両方で画像表示可能に構成される。
【００６９】
画像データ生成装置２は、表示デバイス３に表示するための画像データを生成し、生成した画像データを表示制御装置１に与える。画像データは、表示デバイス３の主走査方向Ｘおよび副走査方向Ｙに従って行列状に配列される複数の画素データから成る。
【００７０】
表示制御装置１は、画像データ生成装置２から与えられる画像データを、表示デバイス３に与えて画像を表示させる。また表示制御装置１は、表示デバイス３が第１配置状態および第２配置状態のいずれの状態であっても、表示される画像が同じ向きに表示されるように画像データ生成装置２から与えられた画像データを変換する。
【００７１】
たとえば図２（１）に示すように、第１配置状態の表示デバイス３に、画像データ生成装置２から第１配置状態に適合した第１の画像データ６が与えられると、表示制御装置１は、第１の画像データ６を変換せずにそのまま画像データとして表示デバイス３に与える。
【００７２】
また、図２（２）に示すように、第２配置状態の表示デバイス３に、画像データ生成装置２から第１の画像データ６が与えられると、表示制御装置１は、第１の画像データ６を構成する各画素データ１０２の配列位置を変換して、第２配置状態に適合した第２の画像データを表示デバイス３に与える。
【００７３】
具体的には、第１の画像データ６を構成する各画素データ１０２の主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換することによって第２の画像データを生成する。表示制御装置１は、第１配置状態の表示デバイス３に副走査方向Ｙに沿って文字ａｂが並ぶように画像を表示させていた場合、表示デバイス３が角変位されて第２配置状態になると、主走査方向Ｘに沿って文字ａｂが並ぶように画像を表示させる。
【００７４】
図３は、画像データの変換を説明するための概略図である。図３（１）に示すように、行列状に配列される所定数の画素データ１０２から成る複数の画素データ群Ａ〜Ｌが、主走査方向にｍ個、副走査方向にｎ個並んで、第１の画像データとなる仮想行列データ１００を仮定する。
【００７５】
さらに、図３（２）に示すように、仮想行列データ１００を構成する各画素データ群Ａ〜Ｌの主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換した仮想変換行列データ１０１を仮定する。
【００７６】
第１の画像データに対して第２の画像データを反時計まわりに９０度角変位させる場合、まず、仮想行列データ１００を仮想変換行列データ１０１に変換する。仮想行列データ１００を構成する各画素データ群Ａ〜Ｌのうち、主走査方向上流側からｉ番目でかつ副走査方向上流側からｊ番目の位置Ｐijの画素データ群の配列位置が、主走査方向上流側からｊ番目でかつ副走査方向上流側から（ｍ＋１−ｉ）番目のＱj（ｍ＋１−ｉ）に変換されて、仮想変換行列データ１０１となる。
【００７７】
たとえば仮想行列データ１００が、主走査方向に３個および副走査方向に４個に分割される各画素データ群Ａ〜Ｌから成る場合、仮想行列データ１００のうち、主走査方向上流側から３番目で副走査方向上流側から１番目の位置に配置される画素データ群Ｃは、仮想変換行列データ１０１において、主走査方向上流側から１番目で、副走査方向上流側から１番目の位置に配置される。
【００７８】
図３（２）に示す仮想変換行列１０１では、画素データ群ごとの配列位置は変換されているが、画素データ群内での各画素データの配列位置は変換されていないので、次に図３（３）に示すように、画素データ群Ａ〜Ｌごとに画素データ群を構成する各画素データ１０２の主走査方向Ｘに並ぶ順序と副走査方向Ｙに並ぶ順序とが互いに逆転するように配列位置を変換する。
【００７９】
図４は、画素データ群を構成する各画素データの配列位置の変換を説明するための概略図である。主走査方向にｔ個、副走査方向にｕ個の画素データから成る画素データ群において、主走査方向上流からＩ番目で、副走査方向上流側からＪ番目の画素データＲＩＪを、主走査方向上流側からＪ番目でかつ副走査方向上流側から（ｔ＋１−Ｉ）番目の位置ＳＪ（ｔ＋１−Ｉ）に並び換える。
【００８０】
このような画素データ群の配列位置の変換を、図３（２）に示す仮想変換行列データを構成する画素データ群Ａ〜Ｌごとにそれぞれ行うことによって、図３（３）に示す第１の画像データを構成する各画素データの配列位置が主走査方向Ｘと副走査方向Ｙとで逆転した第２の画像データに変換することができる。
【００８１】
図５は、データの書込み順と読出し順とを説明するための概略図である。図３（１）に示す仮想行列データ１００のうち、予め定める行列順序に従って画素データ群Ａ〜Ｌを順に取出し、取出した順番とは異なる順番で読出して行列順序に従って配列することによって、仮想変換行列データ１０１を作成する。
【００８２】
予め定める行列順序は、たとえばデータが主走査方向にｍ個、副走査方向にｎ個に並ぶ場合、主走査方向にｉ番目、副走査方向にｊ番目のデータをｘ（ｉ，ｊ）とすると、データｘ（ｉ，ｊ）が、ｘ（１，１），ｘ（２，１）…，ｘ（ｍ−１，１），ｘ（ｍ，１）,ｘ（１，２）,ｘ（２，２）…，ｘ（ｍ−１，ｎ）,ｘ（ｍ，ｎ）と進む順序であり、ある行の行方向に沿って一方から他方に進んだ後、列方向に一段移動し、次の行について行方向に沿って一方から他方に進む順序である。
【００８３】
たとえば図３に示すような、第１画素データ群Ａ〜第１２画素データ群Ｌが、４行×３列並ぶ仮想行列データ１００の場合、予め定める行列順序に従って、図５（１）に示すように第１画素データ群Ａから第１２画素データ群Ｌまで順に取出す。
【００８４】
仮想行列データ１００に対して、各画素データ群Ａ〜Ｌの配列位置が反時計まわりに９０度角変位する仮想変換行列データ１０１を作成する場合、仮想行列データ１００において主走査方向にｍ個、副走査方向にｎ個に並ぶ各画素データ群のうち、行列順序に従ってｘ番目に取出した画素データ群は、ｚ番目に読出されるように読出し順を指定する。ただし（ｘ−１）／ｍの商である整数項部分をｙとすると、ｚは、{ｎ・（ｍ・（ｙ＋１）−ｘ）＋ｙ＋１}で表される。
【００８５】
具体的には、図５（２）に示すように、仮想行列データ１００が、主走査方向に３個、副走査方向に４個の３×４個の画素データ群Ａ〜Ｌに分割される場合、取出し順ｘが４番目に取出される第４画素群Ｄを、読出し順ｚが１０番目に読出されるようにする。
【００８６】
このように各画素データ群Ａ〜Ｌの指定された読出し順に従って読出して、主走査方向にｎ個、副走査方向にｍ個の行列状に各画素データ群Ａ〜Ｌが並ぶように、行列順序に従って各画素データ群Ａ〜Ｌを配列することによって、図３（２）に示す仮想行列変換データ１０１を作成することができる。
【００８７】
表示制御装置１は、図３〜図５に示す画像変換の考え方を用いて、第１の画像データから第２の画像データに変換する。実際には、表示制御装置１は、仮想行列変換データ１０１に相当する中間画像データを記憶するフレームメモリ１１を備え、フレームメモリ１１に適合したデータ量であるメモリ幅データに第１の画像データを区分し、メモリ幅データごとにフレームメモリ１１に格納する。
【００８８】
表示制御装置１は、図１に示すように、予め定めるメモリ幅でデータの書込みおよび読出しが行われ、少なくとも表示デバイスの１画面分相当のデータを記憶するフレームメモリ１１と、第１の画像データからフレームメモリ１１に書込むためのメモリ幅データを生成するとともに、メモリ幅データをフレームメモリ１１に記憶させるためのアドレスを指定する第１の配列変換手段１２と、フレームメモリ１１からアドレス順に従ってメモリ幅データを読出して、読出したメモリ幅データに含まれる画素データを復元し、画素データ群に含まれる複数の画素データを復元してから画素データ群を構成して、画素データ群を構成する各画素データの配列位置を変換する第２の配列変換手段１３とを備える。
【００８９】
フレームメモリ１１は、たとえばＳＤＲ-ＳＤＲＡＭ（Single Data Rate
Synchronous Dynamic Random Access Memory）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）、ＲＤＲＡＭ（Rambus Dynamic Random Access Memory）などのような外付けメモリまたはｅＤＲＡＭ（embedded Dynamic Random Access Memory）、ＤＲＡＭ技術によって構成される擬似ＳＲＡＭ（たとえば１Ｔ−ＳＲＡＭ（１Transistor Static Random Access Memory））などのようなＡＳＩＣ内に存在する内部メモリによって実現される。
【００９０】
表示制御装置１は、さらに第１の画像データのうち、主走査方向１ライン分の画素データをそれぞれ格納する入力ラインメモリ１４と、第２の画像データの主走査方向１ライン分画素データをそれぞれ格納する出力ラインメモリ１５とを有し、各ラインメモリ１４，１５は、複数設けられる。
【００９１】
入力ラインメモリ１４は、本実施の形態では４つ設けられる。４つの入力ラインメモリ１４は、第１の画像データを構成する各画素データのうち、主走査方向１ライン分の複数の画素データが副走査方向に連続して４列並ぶ、いわゆる４ライン分の画素データを格納する。入力ラインメモリ１４は、画像データ生成装置２から与えられる第１の画像データを、予め定められる行列順序に従って画素データ単位で順に格納し、格納した画素データを順次更新する。
【００９２】
出力ラインメモリ１５は、本実施の形態では２つ設けられる。２つの出力ラインメモリ１５は、第２の画像データを構成する各画素データのうちの、主走査方向１ライン分の複数の画素データが副走査方向に連続して２列並ぶ、いわゆる２ライン分の画素データを格納する。出力ラインメモリ１５は、第２の配列変換部１３から与えられる画素データ群を、予め定める行列順序に従って画素データ単位で順に格納し、格納した画素データを順次更新する。
【００９３】
第１の配列変換部１２は、第１取得部１６とアドレス制御部１７とを有する。第１取得部１６は、各入力ラインメモリ１４から画素データを順次取出す。第１取得部１６は、予め定める数および配列位置の画素データから成る画素データ群を構成する複数の画素データを順にアドレス制御部１７に送る。この画素データ群を構成する画素データの数および配列位置は、入力ラインメモリ１４の数と出力ラインメモリ１５の数に応じて設定される。入力ラインメモリ１４の数がｕ個であり、出力ラインメモリ１５の数がｔ個である場合には、画素データ群は、主走査方向にｔ個、副走査方向にｕ個並ぶ画素データから成る。具体的には、第１取得部１６は、複数の入力ラインメモリ１４から予め定める行列順序に並ぶ画素データ群を行列順序に従って順に取出す。第１取得部１６は、取出した画素データ群ごとに、画素データ群を構成する複数の画素データを順にアドレス制御部１７に与える。
【００９４】
アドレス制御部１７は、第１取得部１６から与えられた複数の画素データをメモリ幅データに区分するとともに、変換したメモリ幅データをフレームメモリ１１にそれぞれ格納するアドレスを設定する。１つの画素データよりもメモリ幅データのデータ容量が大きい場合、アドレス制御部１７は、複数の画素データを合わせたデータを、メモリ幅データのデータ容量と同じとなる複数のメモリ幅データに区分する。
【００９５】
図６は、データを格納するフレームメモリ１１の格納部３０を示す概略図である。フレームメモリ１１は、第１取得部１６から与えられた画素データ群相当のデータを格納する複数の格納部３０が設けられる。また各格納部３０は、メモリ幅データを格納する各最小格納部３１〜３３をそれぞれ備える。フレームメモリ１１において、各最小格納部３１〜３３は、データを格納するための最小の格納領域である。またメモリ幅データは、最小格納部３１〜３３の格納可能な最大データ量と同じデータ量に設定される。
【００９６】
たとえばフレームメモリ１１の最小格納部３１〜３３が格納可能な最大データ量は、６４ビットである。また画素データ群を構成し、データ量がそれぞれ２４ビットである８つの画素データ（１）〜（８）が、第１取得部１６からアドレス制御部１７に与えられる。
【００９７】
この場合、アドレス制御部１７は、第１の画素データ（１）の２４ビットと、第２の画素データ（２）の２４ビットと、第３の画素データ（３）の２４ビットのうちの１６ビット分とを１つにまとめて、６４ビット分の第１メモリ幅データとして変換して、第１の最小格納部３１に格納するようアドレスを指定する。また第３の画素データ（３）の残りの８ビット分と、第４の画素データ（４）の２４ビットと、第５の画素データ（５）の２４ビットと、第６の画素データ（６）の２４ビットのうちの８ビット分とを１つにまとめて、６４ビット分の第２メモリ幅データとして変換して、第２の最小格納部３２に格納するようアドレスを指定する。また第６の画素データ（６）の残りの１６ビット分と、第７の画素データ（７）の２４ビットと、第８の画素データ（８）の２４ビットとを１つにまとめて、６４ビット分の第３メモリ幅データとして変換して、第３の最小格納部３３に格納するようにアドレスを指定する。
【００９８】
アドレス制御部１７は、フレームメモリ１１のアドレス順、たとえばアドレスが順次増加する順序でメモリ幅データが読出された場合に、順に読出した各メモリ幅データが対応する画素データ群の並びが、図３（２）に示すような仮想変換行列データにおける行列順序となるようにメモリ幅データを格納するアドレスを指定する。
【００９９】
アドレス制御部１７は、画素データ群に対応する複数のメモリ幅データを格納部３０が備える各最小格納部３１，３２，３３に格納する。また画素データ群相当の複数のメモリ幅データを、各格納部３０に歯抜け状に順に格納する。具体的には、図３に関して示したように、メモリ幅データをアドレス順に読出したときに、メモリ幅データに対応する画素データ群の並び順が、変換行列データ１０１の行列順序に従うようにアドレスが指定される。さらに具体的には、第１取得部１６から画素データ群を取出した順に対して、図５に関して示した規則に従う順番で読出されるようにアドレスが指定される。
【０１００】
また、表示制御装置１は、メモリコントローラ１８を有し、アドレス制御部１７は、メモリコントローラ１８を介して、各最小格納部３１〜３３にメモリ幅データを格納する。メモリコントローラ１８は、アドレス制御部１７からアドレス指定されたメモリ幅データを受取り、フレームメモリ１１の指定されたアドレスに対応する最小格納部３１〜３３にメモリ幅データ書込む。またフレームメモリ１１からアドレスの並ぶ順にメモリ幅データを読出し、第２の配列変換部１３に与える。表示制御装置１は、フレームメモリ１１からメモリ幅データを読出す場合は、最小格納部３１〜３３の並び順に複数のメモリ幅データを連続して読出すバースト転送を行う。
【０１０１】
図７は、第２の配列変換部１３の配列変換を示す概略図である。第２の配列変換部１３は、第２取得部１９と局部回転部２０とを有する。第２取得部１９は、フレームメモリ１１からメモリ幅データをフレームメモリ１１のアドレス順に読出す。第２取得部１９は、読出したメモリ幅データを、復元すべき画素データ分のデータがそろってから画素データに復元する。さらに、画素データ群に含まれる画素データをすべて復元してから、その画素データ群を構成し、構成した画素データ群を局部回転部２０に与える。
【０１０２】
局部回転部２０は、第２取得部１９から与えられた画素データ群に対して、画素データ群を構成する各画素データの配列位置を主走査方向Ｘに並ぶ順番と副走査方向Ｙに並ぶ順番とを逆転するように変換する。この配列位置を変換した画素データを行列順序に従って、出力ラインメモリ１５に与える。
【０１０３】
たとえばメモリ幅データを順に読出し、主走査方向Ｘに２個、副走査方向Ｙに４個並ぶ画素データを復元する場合、主走査方向Ｘに２個、副走査方向Ｙに２個の２×２個の回転画素データ群を２つ作成し、回転画素データ群を構成する各画素データの配列位置を変換し、配列位置を変換した各画素データを順に出力ラインメモリ１５に与える。出力ラインメモリ１５は、格納した画素データを表示デバイス３に与え、表示デバイス３は、与えられる画素データに応じた画像を表示する。
【０１０４】
図８は、表示制御装置１のフレームメモリ１１にメモリ幅データを格納する際の手順を示すフローチャートであり、図９〜図１１は、メモリ幅データを記憶する際の手順を説明するための概略図である。まずステップａ０で、第１の画像データを第２の画像データに変換する必要があると、表示制御装置１が判断するとステップａ１に進み、動作を開始する。
【０１０５】
ステップａ１では、複数の入力ラインメモリ１４が、画像データ生成装置２から第１の画像データを画素データ単位で、第１の画像データの行列順序に従って順に格納する。たとえば図９に示すように、４つの入力ラインメモリ１４は、第１の画像データを構成する各画素データのうちの主走査方向１ライン分でかつ副走査方向に４列連続して並ぶ複数の画素データを格納する。入力ラインメモリ１４への４ライン分の画素データの格納が完了すると、ステップａ２に進む。
【０１０６】
ステップａ２では、表示制御装置１は、入力ラインメモリ１４から一度に取出す画素データ群に相当する画素データの数を決定する。また、画素データ群と入力ラインメモリ１４に記憶される画素データとに基づいて、画素データ群をメモリ幅データに区分したときのメモリ幅データの数と、入力ラインメモリ１４に記憶される画素データ群の取出し回数と、取出した画素データ毎にフレームメモリ１１に格納するための格納部のアドレスなどを定め、ステップａ３に進む。
【０１０７】
ステップａ３では、第１取得手段１６が、入力ラインメモリ１４に制御信号を与え、画素データ群を構成する各画素データを取出す。たとえば図１０に示すように、主走査方向に２個、副走査方向に４個並んで画素データ群を構成する複数の画素データを取出し、ステップａ４に進む。
【０１０８】
ステップａ４では、図１１に示すようにアドレス制御部１７が、第１取得手段１６によって取出された画素データ群を構成する複数の画素データをメモリ幅データに区分するとともに、メモリ幅データ毎にフレームメモリ１１に格納するためのアドレスを予め定められる規則に従って設定し、ステップａ５に進む。
【０１０９】
ステップａ５では、メモリコントローラ１８によって、メモリ幅データをフレームメモリ１１の所定の格納部３０を構成する最小格納部３１〜３３に格納する。メモリ幅データが、指定されたアドレスに対応する最小格納部３１〜３３に格納されると、ステップａ６に進む。
【０１１０】
ステップａ６では、取出した画素データ群に相当する複数のメモリ幅データの最小格納部への格納が完了したか否かを判定し、取出した画素データ群に相当する複数のメモリ幅データの最小格納部への格納が完了していないと、ステップａ４に進み、取出された画素データ群を構成する複数の画素データのうちから次のメモリ幅データを区分してステップａ５〜ａ６を繰返す。ステップａ６で、最小格納部３１〜３３への格納回数がステップａ２で設定した回数であると判定すると、ステップａ７に進む。
【０１１１】
ステップａ７では、入力ラインメモリ１４から複数の画素データ群を構成する複数の画素データを取出した回数が、ステップａ２で設定した取出し回数であるか否かを判定し、画素データを取出した回数が取出し回数であると判定すると、ステップａ８に進む。すなわち、入力ラインメモリ１４に格納される４ライン分のデータ量に相当する複数のメモリ幅データがフレームメモリ１１に書込まれたか否かが判定される。また画素データ群を取出した回数が取出し回数未満であると判断するとステップａ３に戻り、ステップａ３で、入力ラインメモリ１４から次の画素データ群を構成する複数の画素データを取出す。
【０１１２】
ステップａ８では、第１の画像データに対応するメモリ幅データをフレームメモリ１１に格納したか否かを判定し、第１の画像データに対応するすべてのメモリ幅データをフレームメモリ１１に格納した場合には、ステップａ９に進む。また、そうでない場合には、ステップａ１に戻る。ステップａ１では、入力ラインメモリ１４に格納した画素データを更新して、第１の画像データのうちの次の４ライン分の画素データを格納し、格納が完了するとステップａ２に進む。
【０１１３】
ステップａ９では、表示制御装置１は、第１の画像データに相当するすべてのメモリ幅データがフレームメモリ１１の最小格納部３１〜３３にアドレス設定されて格納されることによって、中間画像データを作成し、動作を終了する。
【０１１４】
図１２は、表示制御装置１のフレームメモリ１１から各画素データ群を読出して、表示デバイス３に画像データを与える手順を示すフローチャートであり、図１３および図１４は、表示デバイス３に画像データを与える際の手順を説明するための概略図である。
【０１１５】
まずステップｂ０で、フレームメモリ１１に中間画像データが作成されると、ステップｂ１に進み、動作を開始する。ステップｂ１では、第２取得部１９が、メモリコントローラ１８に読出し要求を伝え、図１３に示すように、フレームメモリ１１の最小格納部３１〜３３に格納される各メモリ幅データをバーストリード転送によって複数連続して読出し、ステップｂ２に進む。ステップｂ２では、読出したメモリ幅データから、画素データを復元し、ステップｂ３に進む。
【０１１６】
ステップｂ３では、第２取得部１９は、画素データ群を構成する複数の画素データが復元すると、図１４に示すように、画素データ群を構成する。次に画素データ群を構成する複数の画素データのうち主走査方向に２個、副走査方向に２個並ぶ２×２の回転画素データ群に区分する。局部回転部２０は、第２取得部１９によって区分された回転画素データ群を取得し、回転画素データ群を構成する各画素データの配列を９０度角変位させる。このように画素データ群を回転画素データ群に区分し、回転画素データ群ごとに画素データの配列を変換して、画素データ群を構成する各画素データの配列位置を変換すると、ステップｂ４に進む。
【０１１７】
ステップｂ４では、ステップｂ３で配列位置を変換した複数の画素データを、予め定められる行列順序に従って出力ラインメモリ１５に書込み、ステップｂ５に進む。ステップｂ５では、主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されたか否かを判定し、主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されている場合は、ステップｂ６に進む。主走査方向２ライン分の画素データが出力ラインメモリ１５に格納されていない場合は、ステップｂ１に戻り、再びフレームメモリ１１からメモリ幅データを読出す。
【０１１８】
ステップｂ６では、出力ラインメモリ１５に書込まれた画素データを表示デバイス３に与えて画像を表示させ、ステップｂ７に進む。ステップｂ７では、フレームメモリ１１に格納されるすべてのメモリ幅データ対応する画素データが表示デバイス３に出力されたか否かを判定し、出力されていない場合は、ステップｂ１に進み、再びフレームメモリ１１からメモリ幅データを読出す。またフレームメモリ１１に格納されるすべてのメモリ幅データに対応する画素データが表示デバイス３に出力された場合には、ステップｂ８に進み、動作を終了する。
【０１１９】
表示制御装置１の第１の配列変換部１２および第２の配列変換部１３は、ハードウェアによって実現することができる。以下にアドレス制御部１７と局部回転部２０の構成の例示を示す。
【０１２０】
図１５は、アドレス制御部１７を示す論理回路図である。アドレス制御部１７は、入力信号として、各入力ラインメモリ１４から与えられる画素データ信号ＰＩＸ０〜ＰＩＸ３と、画素データ信号ＰＩＸ０〜ＰＩＸ３が有効であるか否かを表す入力データ有効無効信号ＳＥＬと、アドレス設定の開始のタイミングを表す初期アドレス設定トリガ信号ＬＤＴと、予め定められる基準最小格納部のアドレスを表すベースアドレス信号ＬＤと、歯抜け状に所定の間隔をあけて最小格納部にデータを格納するための信号を表す歯抜けアドレス信号ＤＩＦと、データのリセットを行うリセット信号ＲＳＴと、クロックパルス信号を与えるクロック信号ＣＬＫとが入力される。
【０１２１】
またアドレス制御部１７は、出力信号として、メモリ幅データを表すメモリ幅データ信号ＭＥＭと、メモリ幅データ信号が有効であるか否かを表す出力データ有効無効信号ＤＥＮと、メモリ幅データが格納されるアドレスを設定するアドレス信号ＡＤＲとを出力する。入力データ有効無効信号ＳＥＬは、送られる画素データ毎にＨＩＧＨおよびＬＯＷを交互に繰返す。
【０１２２】
アドレス制御部１７は、画素データをメモリ幅データに変換するデータ変換部分４１と、メモリ幅データを格納する最小格納部のアドレスを設定するアドレス設定部分４２とを有する。アドレス制御部１７は、フリップフロップ４３，４７と加算器４４とセレクタ４５，４６とを含んで構成される。
【０１２３】
図１６は、セレクタの真理値表を示す表である。セレクタは、２つのデータ信号と、２つのデータ信号のいずれを選択するかを指定するデータセレクト信号とが入力され、データセレクト信号に応じて、２つのデータ信号のうち、いずれか一方を出力する。たとえばデータセレクト信号がＨＩＧＨである場合、ＨＩＧＨ側入力端子から入力される一方のデータ信号が出力され、データセレクト信号がＬＯＷである場合、ＬＯＷ側入力端子から入力される他方のデータ信号が出力される。
【０１２４】
図１７は、データ変換部分４１の一部を示す論理回路図であり、図１８は、図１７おける論理回路図のタイミングチャートである。データ変換部分４１は、フリップフロップ４３とセレクタ４５とを有する。フリップフロップ４３は、制御信号としてクロック信号ＣＬＫが入力され、画素データ信号ＰＩＸおよび入力データ有効無効信号ＳＥＬのいずれかと、リセット信号ＲＳＴとが入力端子から入力される。
【０１２５】
セレクタ４５は、画像データ信号がＨＩＧＨ側入力端子から入力され、クロック周波数の１周期前にセレクタ４５から出力された画像データ信号ＭＥＭが、帰還してＬＯＷ側入力端子から入力され、データセレクト信号として入力データ有効無効信号ＳＥＬが入力される。
【０１２６】
画素データ信号ＰＩＸは、第１のフリップフロップ４３ａに入力され、第１のフリップフロップ４３ａから出力されるデータ信号は２つに分岐される。第１のフリップフロップ４３ａから出力されるデータ信号の一方は、第１のセレクタ４５ａのＨＩＧＨ側入力端子に入力される。また第１のフリップフロップ４３ａから出力されたデータ信号の他方は、第２のフリップフロップ４３ｂに入力される。第２のフリップフロップ４３ｂから出力されるデータ信号は、第２のセレクタ４５ｂのＨＩＧＨ側入力端子に入力される。
【０１２７】
第１のセレクタ４５ａから出力されるデータ信号は、第３のフリップフロップ４３ｃに入力される。第３のフリップフロップ４３ｃから出力されるデータ信号は、２つに分岐される。第３のフリップフロップ４３ｃから出力されるデータ信号の一方は、第１のセレクタ４５ａのＬＯＷ側入力端子に入力される。また第３のフリップフロップ４３ｃから出力されたデータ信号の他方は、メモリ幅データ信号として出力される。
【０１２８】
また第２のセレクタ４５ｂから出力されるデータ信号は、第４のフリップフロップ４３ｄに入力され、第４のフリップフロップ４３ｄから出力されるデータ信号は、２つに分岐される。第４のフリップフロップ４３ｄから出力されるデータ信号の一方は、第２のセレクタ４５ｂのＬＯＷ側入力端子に入力される。また第４のフリップフロップ４３ｂから出力されたデータ信号の他方は、メモリ幅データ信号として出力される。
【０１２９】
また入力データ有効無効信号ＳＥＬは、第５のフリップフロップ４３ｅに入力され、第５のフリップフロップ４３ｅから出力されたデータ信号が第６のフリップフロップ４３ｆに入力され、第６のフリップフロップ４３ｆから出力されたデータ信号が２つに分岐されて一方のデータ信号が第７のフリップフロップ４３ｇに入力され、第７のフリップフロップ４３ｇから出力されたデータ信号が出力データ有効無効信号ＤＥＮとして出力される。
【０１３０】
第６のフリップフロップ４３ｆから出力され、分岐された他方のデータ信号は、第４、第５のフリップフロップによってタイミングが調整されて、各セレクタ４５ａ，４５ｂに入力される。
【０１３１】
図１８に示すように、メモリ幅データ信号ＭＥＭは、各セレクタ４５ａ，４５ｂからそれぞれ出力される出力データを表し、データ信号として送られる画素データと次に送られる画素データとを同時に出力する。また出力データ有効無効信号ＤＥＮが、送られるデータ信号１つ毎にＨＩＧＨおよびＬＯＷを交互に繰返す。
【０１３２】
出力されるメモリ幅データ信号ＭＥＭのうち、出力データ有効無効信号ＤＥＮによって、出力されるメモリ幅データ信号ＭＥＭを１つおきに有効とすることによって、順番に送られる画素データ群の前後の２つの画素データ同士をまとめ、１つのメモリ幅データとして変換することができる。図１５に示すように画素データが複数同時に入力された場合も同様に、画素データ毎に順番に送られる前後の２つの画素データ同士をまとめて１つのメモリ幅データに変換することができる。
【０１３３】
図１５に示すように、アドレス設定部分４２は、フリップフロップ４７と、セレクタ４６と、加算器４４とを有する。第１のセレクタ４６ａは、ベースアドレス信号ＬＤがＨＩＧＨ側入力端子に入力され、クロック周波数の１周期前にアドレス信号ＡＤＲとして出力されたデータ信号が、帰還してＬＯＷ側入力端子に入力され、データセレクト信号として初期アドレス設定トリガ信号ＬＤＴが入力される。
【０１３４】
第１のセレクタ４６ａから出力されたデータ信号は、第２のセレクタ４６ｂのＬＯＷ側入力端子に入力され、クロック周波数の１周期前にアドレス信号ＡＤＲとして出力されたデータ信号が、帰還してＨＩＧＨ側入力端子に入力され、データ変換部分４１に設けられる第６フリップフロップ４３ｆから分岐した入力データ有効無効信号ＳＥＬを表すデータ信号がデータセレクト信号として入力される。また歯抜けアドレス信号ＤＩＦが第３のセレクタ４６ｃのＨＩＧＨ側入力端子に入力され、データ変換部分４１に設けられる第６フリップフロップ４３ｆから分岐した入力データ有効無効信号ＳＥＬを表すデータ信号がデータセレクト信号として入力される。
【０１３５】
第２のセレクタ４６ｂから出力される信号と第３のセレクタ４６ｃから出力される信号は加算器４４に入力される。この加算器４４から出力される信号が、アドレス設定部分４１に設けられるフリップフロップ４７に入力される。フリップフロップ４７から出力されたデータ信号は、フリップフロップ４７によって、メモリ幅データ信号ＭＥＭとのタイミングが調整されて３つに分岐される。フリップフロップ４７から分岐したデータ信号のうち１つは、アドレス信号ＡＤＲとして出力され、他の１つは、ＨＩＧＨ側入力端子から第１のセレクタ４６ａに入力され、さらに他の１つは、ＬＯＷ側入力端子から第２のセレクタ４６ｂに入力される。
【０１３６】
図１９は、図１５における論理回路図のタイミングチャートである。上述する回路構成によって、出力データ有効無効信号ＤＥＮがＨＩＧＨとなる回数毎に、ベースアドレス信号ＬＤに歯抜けアドレス信号ＤＩＦが積算されたデータ信号が出力される。これによって出力されるメモリ幅データ順に、予め定められる最小格納部のアドレスから所定の間隔分はなれた最小格納部のアドレスが順に設定される。
【０１３７】
上述するようにデータ変換部分４１によって画素データがメモリ幅データに変換され、アドレス設定部分４２によってメモリ幅データが格納される最小格納部のアドレスが設定されることによって、メモリ幅データをフレームメモリ１１の最小格納部に歯抜け状に格納することができる。
【０１３８】
図２０は、局部回転部２０を示す論理回路図である。図２１は、図２０に示す論理回路による画素データの配置変換を示す図であり、図２１（１）は、反時計まわりに９０度角変位する画素データの配置位置を示し、図２１（２）は、時計まわりに９０度角変位する画素データの配置位置を示す。局部回転部２０は、４つのセレクタ４９と４つのフリップフロップ５０とを有する。図２０に示す論理回路図は、主走査方向Ｘに２個、副走査方向Ｙに２個並ぶ画素データ群が与えられた場合に、画素の配列を９０度角変位させるための回路である。
【０１３９】
局部回転部２０は、入力信号として、フレームメモリ１１から与えられる画素データ信号ＰＩＸ１０〜ＰＩＸ１３と、画素データ信号ＰＩＸ１０〜ＰＩＸ１３が有効であるか否かを表すデータ有効無効信号ＳＥＬと、データのリセットを行うリセット信号ＲＳＴと、クロックパルス信号を与えるクロック信号ＣＬＫとが入力される。また局部回転部２０は、出力信号として、各出力ラインメモリに与える画素データ信号ＰＩＸ２０〜ＰＩＸ２３を出力する。
【０１４０】
主走査方向上流側からＩ番目で副走査方向上流側からＪ番目の画素をＲＩＪとして表すと、Ｒ１１で表される画素配置を第１の画素位置とし、Ｒ１２で表される画素配置を第２の画素位置とし、Ｒ２１で表される画素配置を第３の画素位置とし、Ｒ２２で表される画素配置を第４の画素位置とすると、各画素位置にある画素を表す画素データＰＩＸ１０〜ＰＩＸ１３は、セレクタ４９ａ〜４９ｄによって配置位置が変更されて出力される。
【０１４１】
第１のセレクタ４９ａから出力される画素データは、第１の画素位置にある画素データＰＩＸ２０として出力される。同様に第２〜第４のセレクタ４９ｂ〜４９ｄから出力される画素データは、第２〜第４の画素位置にある画素データＰＩＸ２１〜ＰＩＸ２３としてそれぞれ出力される。
【０１４２】
たとえば第１の画素位置にある第１の画素▲１▼を表す画素データＰＩＸ１０は、第３のセレクタ４９ｃのＨＩＧＨ側入力端子に入力されるとともに、第２のセレクタ４９ｂのＬＯＷ側入力端子に入力される。データセレクト信号がＨＩＧＨの場合は、第１の画素位置にある第１の画素▲１▼は、第３の画素位置にある画素として出力される。またデータセレクト信号がＬＯＷの場合は、第１の画素位置にある第１の画素▲１▼は、第２の画素位置にある画素として出力される。また各セレクタ４９ａ〜４９ｄから出力されるデータ信号は、各フリップフロップ５０に入力されることによってタイミングが調整されて出力される。
【０１４３】
【表１】
表１は、各画素の画素位置が変換された場合の画素位置を示す表である。表１および図２１に示すように、データセレクト信号がＨＩＧＨの場合は、画素の配列が反時計まわりに９０度角変位させることができ、データセレクト信号がＬＯＷの場合は、画素の配列が時計まわりに９０度角変位させることができる。なお、詳細な説明は省略するが、第１取得部１６および第２取得部１９もハードウェアによって実現される。
【０１４５】
以上のように表示制御装置１によれば、第１配置状態に適合した第１の画像データを第２配置状態に適合した第２の画像データに変換して表示デバイス３に与えることができる。
【０１４６】
表示制御装置１が、第２の画像データを作成する際には、アドレス順にメモリ幅データを読出したときに、画素データ群を１単位とみなして画素データ群の配列位置が主走査方向Ｘおよび副走査方向Ｙの並びを逆転した仮想変換行列データとなるように、フレームメモリ１１の所定のアドレスに書込む。フレームメモリ１１からメモリ幅データごとに読出して、画素データ群内の画素データの配列位置が、主走査方向Ｘおよび副走査方向Ｙの並びを逆転した規則に従って変更して第２配置位置に適合する第２の画像データを作成する。
【０１４７】
予め定められる規則は、たとえば表示位置が時計まわりに９０度角変位する場合、主走査方向にｍ個に分割される画素群のうち、主走査方向上流側からｉ番目で、副走査方向上流側からｊ番目の位置Ｐijの画素群の配列を、主走査方向上流側からｊ番目でかつ副走査方向上流側から（ｍ＋１−ｉ）番目の位置Ｑj（ｍ＋１−ｉ）に並び換える規則に設定することによって、画素の並びを反時計まわりに９０度角変位させることができ、表示デバイス３に表示される画像を角変位前の状態と同じ向きに表示させることができる。
【０１４８】
また上述するように第１および第２の配列変換部１２，１３を論理回路によって構成されるハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０１４９】
またフレームメモリ１１の所定の格納部３０に画素データ群に相当する複数の画素データを書込む際には、フレームメモリ１１に予め定められた最小格納部３１〜３３の最大記憶容量に応じたメモリ幅データに、画素データ群を構成する複数の画素データを変換して、フレームメモリ１１に記憶させる。これによって限られたフレームメモリ１１の記憶容量に対して、無駄なくデータを記憶させることができる。
【０１５０】
画素データごとにフレームメモリ１１の最小格納部に記憶させた場合には、画素データのデータ量と格納部の記憶容量とが一致せず、最小格納部に画素データが記憶されずに空の記憶領域が生じる場合がある。この場合、空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するフレームメモリ１１が必要となる。本発明では、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができるので、画素データごとにフレームメモリ１１の最小格納部に記憶させる場合に比べて、少ない記憶容量のフレームメモリ１１を用いることができる。これによって表示制御装置１を安価に実現することができる。また複数の画素データに相当するメモリ幅データをフレームメモリ１１の所定の最小格納部３１〜３３に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
【０１５１】
またメモリ幅データがフレームメモリ１１の所定のアドレスに書込まれるので、フレームメモリ１１から画素データ群に相当するメモリ幅データを読出すときにアドレス順に読出すことができフレームメモリ１１へのアクセスにかかるオーバーヘッドを少なくして、読出し速度を早くすることができる。さらに第２取得部１９によって、フレームメモリ１１からバーストリード転送によって複数の格納部３０に格納される画素データ群に相当するメモリ幅データを連続して読出すので、単位時間あたりの転送量を増やして転送効率を高めることができる。これによってフレームメモリ１１に書込みおよび読出しする時のアクセスにかかるページ切換えのオーバーヘッドを少なくすることができる。
【０１５２】
またデータ読出しに費やされる時間をさらに短時間にすることができ、ソフトウェア処理では、表示するために負荷がかかるリアルタイムに画像を順次切換える動画などであっても安定かつ高速に表示することができる。
【０１５３】
また２×２の回転画素データ群は、角変位する最小単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を早くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画像データ単位の相関関係がなく、独立して行うことができる。これによってフレームメモリ１１として用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。これによってフレームメモリ１１として最も安価なメモリ構成の組合せを選択することができる。
【０１５４】
また入力ラインメモリ１４の数と出力ラインメモリ１５の数とに応じて設定した画素データ群を入力ラインメモリ１４から取出すことによって、取出した画素群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
【０１５５】
また各画素データ群が分割されることなくフレームメモリ１１におけるメモリ幅に区分されるよう、画素データ群のデータ量に対して、フレームメモリ１１におけるメモリ幅を整数倍に設定してもよい。これによって、フレームメモリ１１からデータを読み出した時に、画素データ群に含まれる画素データ分のデータが既にそろっている状態になるので、画素データ群に含まれる画素データがそろうまでデータを記憶する必要がない。また画素データ群が分割されることがなくフレームメモリ１１に書込まれるので、仮想変換行列データにおける行列順序となるようにアドレスを指定することが容易となる。
【０１５６】
上述する記載は、本発明の実施の一形態に過ぎず、発明の範囲内で構成を変更することができる。表示制御装置１は、画素データの配列を変換するデータ配列変換装置であるので、たとえばデータ配列変換装置を用いて、画素データ以外のデータの配列を変換してもよい。
【０１５７】
データ配列変換を行うことによって、データ配列の変換を安定して高速で行うことができ、かつ変換した中間画像データを記憶する記憶手段の容量に対して無駄なく有効に記憶することができる。たとえば画像表示に限らず、印刷などの画像形成であっても縦横を逆転した画像を形成することができる。
【０１５８】
また上述する実施例では、第１の画像データを反時計まわりに９０度角変位させたが、第１の画像データに対して時計まわりに９０度角変位させてもよい。第１の画像データを時計まわりに９０度角変位させる場合、第１の画像において副走査方向にｎ個に分割される画素データ群のうち、主走査方向上流側からｉ番目で、副走査方向上流側からｊ番目の位置Ｐijの画素群の配列を、主走査方向上流側から（ｎ＋１−ｊ）番目でかつ副走査方向上流側からｉ番目のＱ（ｎ＋１−ｊ）ｉに並び換えて中間画像データを作成する。
【０１５９】
また仮想変換行列として、画素データ群が主走査方向にｔ個、副走査方向にｕ個集まるｔ×ｕ個の画素データの集まりとすると、画素データ群内における画素データの配列を、主走査方向上流からＩ番目で、副走査方向上流側からＪ番目の画素ＲＩＪを、主走査方向上流側からＪ番目でかつ副走査方向上流側から（ｔ＋１−Ｉ）番目の位置ＳＪ（ｔ＋１−Ｉ）に並び換えるように画素データ群の配列位置を変換する。
【０１６０】
この場合、アドレス制御部１７は、第１の画像データにおいて主走査方向にｍ個、副走査方向にｎ個に分割される画素データ群のうち、第１の画像データの書込み順に応じてｘ番目に取出した画素データ群を、ｚ番目に読出される格納部に格納するように設定する。ただし（ｘ−１）／ｍの商である整数項部分をｙとすると、ｚは、{ｎ・（ｘ−ｍ・ｙ）−ｙ}で表される。
【０１６１】
また表示デバイス３が９０度角変位しなくてもよく、表示制御装置１は、縦横が逆転する第１配置状態と第２配置状態とで表示する画像を変更することができる。たとえば表示デバイス３を見る視認者が、表示画面を見る方向を縦横逆転する場合に、第１配置状態から第２配置状態に切換えてもよく、表示デバイス３が角変位しない場合であってもよい。たとえば情報携帯端末に設けられる表示デバイス３などの小型の表示デバイスの表示画像の縦横を逆転させてもよい。また入力ラインメモリ１４および出力ラインメモリ１５の個数は、特に限定されることはない。また表示制御装置１は、画像データ生成装置２から与えられる画像データを変換して表示デバイス３に与える。したがって表示制御装置１は、表示デバイス３に内蔵されるほかに、画像データ生成装置２に内蔵されてもよく、表示デバイス３および画像データ生成装置２の外部に設けられてもよい。
【０１６２】
図２２は、本発明の他の実施の形態である表示制御装置５０を示すブロック図である。表示制御装置５０は、図１に示す表示制御装置１とほぼ同様の構成を有し、その第１の配列変換手段が異なる以外は同様である。同一の構成については、同一の参照符号を付して、詳細な説明は省略する。
【０１６３】
第１の配列変換手段５１は、図１に示す第１の配列変換手段１２にさらに比較手段５２と識別コード生成部５３とを有する。比較手段５２は、順次入力される第１画像データに関して、先に入力された第１の画像データと後に入力された第２の画像データとを比較し、画像データのうち変更された画像部分のデータを抽出し、変更された画素部分のデータをフレームメモリ１１へ書込む。
【０１６４】
識別コード生成手段５３は、第１取得部１６から送られるデータを所定数格納し、所定数格納した段階で格納したデータからメモリ幅データに応じた識別コードを生成する。比較手段５２は、メモリコントローラ１８を介してフレームメモリ１１に格納されているメモリ幅データに応じた前識別コードを読出す識別コード制御部５４と、識別コード生成部５３によって生成される識別コードと識別コード制御部５４から与えられる前識別コードとを比較する比較部５５とを有する。
【０１６５】
識別コード生成部５３は、たとえばCycle Redundancy Check（ＣＲＣ）生成手法を用いてメモリ幅データの識別コードを生成する。またその他にハッシュ法、ＭＤ５（Message Digest algorithm 5）、ランレングス法、冗長データ符号化法などによって識別コードを生成してもよい。冗長データ符号化は、符号化するデータ内で冗長データを抽出し、その部分に対して符号化する手法であって、入力される画像データに同一色のデータまたは同一のデータストリームの流れがどれぐらい続くのかを表す識別コードを生成する。
【０１６６】
図２３は、比較手段５２がフレームメモリ１１にデータを書込む際の手順を示すフローチャートである。ステップｃ０では、アドレス制御部１７から更新されたメモリ幅データが送られるとステップｃ１に進み、動作を開始する。
【０１６７】
ステップｃ１では、比較手段５２は、識別コード制御部５４によって、先に入力された第１の画像データに対応するメモリ幅データに応じて生成された前識別コードを、メモリコントローラ１８を介してフレームメモリ１１から読出し、前識別コードを比較部５５に与え、ステップｃ２に進む。
【０１６８】
ステップｃ２では、識別コード生成部５３によって、第１取得部１６から送られる第１の画像をメモリ幅データに区分するとともに、メモリ幅データとメモリ幅データがフレームメモリ１１に記憶されるアドレスとを所定数格納し、メモリ幅データに応じた識別コードを生成し、識別コードの生成が完了すると、ステップｃ３に進む。ステップｃ３では、識別コード生成部５３によって生成された識別コードを比較手段５２の比較部５５に与え、ステップｃ４に進む。
【０１６９】
ステップｃ４では、比較部５５によって、ステップｃ２で読出した前識別コードとステップｃ３で生成した識別コードとを比較し、２つの識別コードが同一であるか否かを判断する。識別コード同士が同一である場合にはステップｃ６に進み、識別コード同士が異なっている場合にはステップｃ５に進む。
【０１７０】
ステップｃ５では、メモリコントローラ１８を介してアドレス制御部１７から送られるメモリ幅データを、フレームメモリ１１の所定の最小格納部に格納し、ステップｃ６に進む。ステップｃ６では、ステップｃ２で生成された識別コードを複数のメモリ幅データに応じて新しくフレームメモリ１１に格納させて、ステップｃ７に進み、ステップｃ７で動作を終了する。
【０１７１】
以上のように表示制御装置５０によれば、上述する表示制御装置１と同様の効果を得ることができる。また先に入力された第１の画像データと後に入力された第２の画像データを比較し、変更された画像部分のデータを記憶手段に書込むので、記憶手段に書込まれるデータ量を少なくすることができる。さらに識別コードによって先に入力された第１の画像と後に入力された第１の画像との比較を行うので、より短時間でデータの比較を行うことができる。これによって画像処理にかかる負荷を減らすことができ、また記憶手段への書込み量を減らして消費電力の低減を図ることができる。また動画などを表示する場合であっても安定かつ高速に表示することができる。
【０１７２】
特にＷｉｎｄｏｗｓ（登録商標）などのアプリケーション表示画面では、静止している部分が多く、実際に書き換え処理を必要としている部分が非常に少ないためにフレーム書込み回数を少なくすることができ、好適に用いることができる。また一般的なランレングス法では、同一色の連続性しか表現できないので、同一のデータストリームまで拡大して識別コードを生成することによってより確実な識別コードを生成することができる。
【０１７３】
図２４は、本発明のさらに他の実施の形態である表示制御装置６０を示す正面図である。表示制御装置６０は、図１に示す表示制御装置１とほぼ同一の構成を有し、画像データ生成装置２および表示デバイス３の外部に設けられる。同様の構成については、同一の参照符号を付して、詳細な説明は省略する。表示制御装置６０は、画像データ生成装置２と表示デバイス３とを電気的に接続する接続ケーブル６１，６２に連結される。
【０１７４】
具体的には、画像データ生成装置２に接続される入力側ケーブル６１が表示制御装置６０の入力側ポート６３に接続される。また表示デバイス３に接続される出力側ケーブル６２が表示制御装置６０の出力側ポート６４に接続される。
【０１７５】
図２５は、表示制御装置６０の電気的構成を示すブロック図である。表示制御装置６０は、画像データ生成装置２から画像データが入力される入力側ポート６３と、表示デバイス３に画像データを出力する出力側ポート６４と、フレームメモリ１１と、画像データを構成する各画素データの配列位置を変換するための縦横変換部６５と、縦横変換部６５に画素データの配列変換指令を与える回転指示マイコン６６とを備える。
【０１７６】
入力側ポート６３および出力側ポート６４は、画像データを伝送可能なケーブル６１，６２が着脱自在に接続される。入力側ポート６３は、入力側ケーブル６１を介して画像データ生成装置２から画像データが与えられる。縦横変換部６５は、入力側ポート６３に与えられた画像データ６を取得し、画像データを変換して、または変換せずに出力側ポート６３に与える。出力側ポート６４は、出力側ケーブル６２を介して縦横変換部６５から与えられた画像データを表示デバイス３に与える。
【０１７７】
回転指示マイコン６６は、表示デバイス３が第１配置状態に配置された状態であるか、第１配置状態から縦横が逆転した第２配置状態に配置された状態であるかを判断し、配置状態に応じて縦横変換部６５に画像データの配列変換指令を与える。
【０１７８】
たとえば表示制御装置６０は、表示デバイス３の配置状態が入力される配置状態入力スイッチ６７を有する。配置状態入力スイッチ６７は、入力された表示デバイス３の配置状態を示す配置信号を、回転指示マイコン６６に与える。回転指示マイコン６６は、配置状態入力スイッチ６７から配置信号を取得し、表示デバイス３が第１配置状態であるか第２配置状態であるかを判断する。
【０１７９】
縦横変換部６５は、入力ラインメモリ１４と、第１の配列変換部１２と、第２の配列変換部１３と、出力ラインメモリ１５と、メモリコントローラ１８とを備える。縦横変換部６５は、１つの集積回路（Integrated Circuit：ＩＣ）によって実現されてもよく、また複数の回路によって実現されてもよい。
【０１８０】
縦横変換部６５は、表示デバイス３が第１配置状態および第２配置状態のいずれの状態であっても、表示される画像が同じ向きに表示されるように画像データ生成装置２から与えられた画像データを変換する。
【０１８１】
たとえば図２（１）に示すように、表示デバイス３が第１配置状態であり、縦横変換部６５に第１配置状態に適合した第１の画像データが与えられる場合、回転指示マイコン６６は、縦横変換部６５に画像データの配列変換指令を与えない。配列変換指令が与えられないときには、縦横変換部６５は、第１配置状態に適合した第１の画像データ６を変換せずにそのまま画像データとして表示デバイス３に与える。
【０１８２】
また図２（２）に示すように、表示デバイス３が第２配置状態であり、縦横変換部６５に第１配置状態に適合した第１の画像データが与えられる場合、回転指示マイコン６６は、縦横変換部６５に画像データの配列変換指令を与える。配列変換指令が与えられるときには、縦横変換部６５は、フレームメモリ１１を用いて、第１の画像データ６を第２配置状態に適合した第２の画像データに変換する。
【０１８３】
縦横変換部６５は、このように表示デバイス３の配置状態に応じた画像データを表示デバイス３に与える。表示デバイス３は、縦横変換部６５から与えられる画像データに基づいて画像を表示させることによって、配置状態に応じた画像を表示することができる。
【０１８４】
フレームメモリ１１を用いて縦横変換部６５が行う画像データの配列変換動作については、上述した表示制御装置１と同様なので詳細な説明については省略する。縦横変換部６５がフレームメモリ１１を用いて上述した表示制御装置１と同様の動作を行うことによって、表示制御装置１と同様の効果を得ることができる。
【０１８５】
たとえば画素データの配列変換を、論理回路から成るハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、動作を安定させかつ高速で行うことができる。またメモリ幅単位に画素データを変換してフレームメモリ１１に記憶させるので、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができる。
【０１８６】
画素データをメモリ幅単位に変換せず、フレームメモリ１１の最小格納部ごとに１つずつ画素データを記憶させた場合には、画素データのデータ量と最小格納部の記憶容量とが一致しない場合がある。この場合、最小格納部には、画素データが記憶されずに空となる空の記憶領域が生じる。したがって空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するフレームメモリ１１が必要となる。本発明では、フレームメモリ１１の記憶容量に対して無駄なくデータを記憶させることができるので、画像データが記憶されない空の記憶領域をなくすことができる。これによってフレームメモリ１１の最小格納部ごとに１つずつ画素データを記憶させる場合に比べて、少ない記憶容量のフレームメモリ１１を用いることができる。
【０１８７】
さらに表示制御装置６０は、画像データ生成装置２と表示デバイス３との間にケーブル６１，６２によって着脱自在に連結される。これによって既存の画像データ生成装置２および表示デバイス３を用いることができる。すなわち特別な画像データ生成装置２および表示デバイス３を必要とせずに、表示デバイス３の配置状態に応じた画像を表示させることができる。
【０１８８】
表示デバイス３は、第１配置状態と第２配置状態との２つの状態に配置状態を変更可能なほかに、２つ以上の配置状態に変更可能であってもよい。たとえば表示デバイス３は、第１配置状態から±９０度、±１８０度および±２７０度角変位した配置状態で配置されてもよい。この場合、回転指示マイコン６６は、配置状態の変更にあたって、配置状態入力スイッチ６７から表示デバイス３が角変位した方向と角度とを取得する。すなわち表示デバイス３が第１配置状態から時計まわりとなるプラス方向に変位したか、第１配置状態から反時計まわりとなるマイナス方向に変位したかを示す方向情報と、表示デバイス３が第１配置状態から角変位した角度を示す角度情報とを取得する。
【０１８９】
たとえば第１配置状態から−９０度角変位した場合には、配置状態入力スイッチ６７は、表示デバイス３が第１の表示状態からマイナス方向に角変位したことを方向情報として取得し、表示デバイス３が第１の表示状態から９０度角変位したことを角度情報として取得する。配置状態入力スイッチ６７は、取得した方向情報および角度情報を縦横変換部６５に与える。縦横変換部６５は、回転指示マイコン６６から与えられる方向情報および角度情報に基づいて、画像データを変換する。このようにして縦横変換部６５が変換した画像データを表示デバイスに与えることによって、表示デバイス３は、配置状態が２つ以上の場合であっても、配置状態に適合した画像を表示することができる。
【０１９０】
図２６は、本発明のさらに他の実施の形態である表示制御装置７０の電気的構成を示すブロック図である。表示制御装置７０は、図１に示す表示制御装置１とほぼ同様の構成を有し、画像データ生成装置２に内蔵される。同様の構成については、同一の参照符号を付して、詳細な説明は省略する。
【０１９１】
本実施の形態の特徴は、表示制御装置７０を、画像データ生成装置２に設けられる接続部に着脱可能とされる接続体として構成したことである。本実施形態では、画像データ生成装置２がパーソナルコンピュータ７１であり、接続体が、コンピュータ７１の拡張スロットに装着される拡張ビデオカードである場合を説明する。なお、以下の説明では、表示制御装置７０を拡張ビデオカード７０と称して説明する。
【０１９２】
拡張ビデオカード７０は、たとえばＡＧＰ（Accelerated Graphics Port）バスまたはＰＣＩ（Peripheral Component Interface）バスのようなデータ転送バスに対応し、対応する拡張スロットに装着される。拡張ビデオカード７０は、バスインターフェース７３と、描画コプロセッサ７４と、画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８と、ディスプレイコントローラ７６と、オーバレイ処理部７７とを含んで構成される。この構成のうち、画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８とが本発明の表示制御装置として機能する構成である。
【０１９３】
コンピュータ７１は、画像データを生成するための基礎となる画像生成データを生成し、ＡＧＰバスまたはＰＣＩバスを介して拡張ビデオボード７０に与える。画像生成データは、目的の画像データを生成するための指令を示す画像生成指令データを含む。
【０１９４】
バスインターフェース７３は、コンピュータ７１の拡張スロットに接続可能に形成されるコネクタ部分を含む。バスインターフェース７３は、コンピュータ７１に設けられるＡＧＰバスまたはＰＣＩバスを介して、画像生成データを取込む。描画コプロセッサ７４は、バスインターフェース７３が取込んだ画像生成データに基づいて、描画イメージデータを生成する。たとえば描画コプロセッサ７４は、画像生成指令データに基づいて、２次元画像化処理、３次元画像化処理およびテクスチャ処理などを行う。なお描画イメージデータは、本明細書において第１の画像データを意味する。すなわち描画コプロセッサ７４は、第１の画像データを生成する。
【０１９５】
画像変換部７５は、上述した第１の配列手段１２および第２の配列手段１３と同様の動作を実行可能に構成される。すなわち描画コプロセッサ７４から第１の画像データを取得し、画像データを構成する各画素データを区分してディスプレイメモリ７８に書込むためのメモリ幅データを生成するとともに、各メモリ幅データをディスプレイメモリ７８に格納させるためのアドレスを設定する。
【０１９６】
また画像変換部７５は、ディスプレイメモリ７８からアドレス順に従ってメモリ幅データを読出して、読出したメモリ幅データに含まれる画素データを復元し、画素データ群に含まれる複数の画素データを復元してから画素データ群を構成して、画素データ群を構成する各画素データの配列位置を変換する。
【０１９７】
ディスプレイメモリ７８は、少なくとも表示デバイス３の１画面分の複数の画素データに相当するデータ記憶容量を有する。ディスプレイメモリ７８は、表示デバイス３に表示するための画像データを記憶するとともに、上述したフレームメモリ１１の役割も果たし、画素データ群の並びが変換された中間画像データを記憶する。言換えると、ディスプレイメモリ７８は、上述したフレームメモリ１１および出力メモリ１５の機能を兼ねる。さらにディスプレイメモリ７８は、３次元表示用の画像データも保存する。
【０１９８】
メモリコントローラ１８は、ディスプレイメモリ７８に対するデータの書込みおよび読出しを制御する。すなわち画像変換部７５から与えられるデータをディスプレイメモリ７８に格納するとともに、ディスプレイメモリ７８に格納されるデータを、画像変換部７５またはディスプレイコントローラ７６に与える。
【０１９９】
ディスプレイコントローラ７６は、表示デバイス３へ画像データを出力するタイミングを生成する。ディスプレイコントローラ７６は、ＣＲＴＣ（Cathode-Ray Tube Controller）と呼ばれることもある。オーバレイ処理部７７は、ディスプレイコントローラ７６から与えられる画像データに基づいて、背景となる背景画像に他の画像を重ね合わせた画像データを生成する。たとえば背景画像に対してＤＶＤ（Digital Versatile Disk）などに記憶される動画映像を重ね合わせた画像データを生成する。またたとえばオーバレイ処理部７７は、背景画像に対してカーソルおよびハードウェアを示すアイコンを重ねて表示する。
【０２００】
図２７は、画像変換部７５の電気的構成を示すブロック図である。画像変換部７５は、複数の入力ラインメモリ１４と、第１取得部１６と、アドレス制御部１７と、第２取得部１９と、局部回転部２０とを含んで構成される。画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を用いて、図１に示す表示制御装置１と同様の動作を行う。すなわち画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を用いて、描画コプロセッサ７４から与えられる第１の画像データを、表示デバイス３の配置状態に適合する画像データに変換する。
【０２０１】
概略を説明すると、描画コプロセッサ７４は、コンピュータ７１のビデオカードドライバから画像データを生成するための基礎となる画像生成データを取得する。画像生成データが与えられた描画コプロセッサ７４は、表示デバイス３に表示するための第１の画像データを生成する。
【０２０２】
描画コプロセッサ７４は、生成した第１の画像データを入力ラインメモリ１４に与える。入力ラインメモリ１４は、画像データを構成する画素データを順に記憶する。入力ラインメモリ１４に画素データが記憶されると、第１取得部１６が、入力ラインメモリ１４から画素データ群を構成する各画素データを取出し、取出した各画素データをアドレス制御部１７に与える。
【０２０３】
アドレス制御部１７は、入力ラインメモリ１４から取出された画素データ群を構成する複数の画素データをメモリ幅データに区分するとともに、メモリ幅データごとにディスプレイメモリ７８に格納するためのアドレスを設定する。アドレスが設定されたメモリ幅データは、メモリコントローラ１８によって、ディスプレイメモリ７８の所定のアドレスに格納される。このようにして表示デバイス３の１画面分の中間画素データがディスプレイメモリ７８に記憶される。このときディスプレイメモリ７８は、上述したフレームメモリ１１に相当する。
【０２０４】
１画面分の中間画素データをディスプレイメモリ７８に書込んだ後、第２取得部１９がディスプレイメモリ７８へ読出し要求を出し、第２取得部１９は、バーストリード転送によってメモリ幅データを複数連続して読み出す。第２取得部１９は、読出したメモリ幅データから画素データを復元する。第２取得部１９は、画素データ群を構成する複数の画素データを復元すると、画素データ群を構成してさらに、画素データ群を２×２の回転画素データ群に区分し、区分した回転画素データ群を局部回転部２０に与える。
【０２０５】
局部回転部２０は、回転画素データ群を構成する各画素データの配置位置が９０度角変位するように、各画素データの配列位置を変換する。次に局部回転部２０は、変換した画素データをメモリコントローラ１８に与え、メモリコントローラ１８によって画素データを再度ディスプレイメモリ７８に記憶させる。このときディスプレイメモリ７８は、出力ラインメモリ１５に相当する。
【０２０６】
ディスプレイコントローラ７６は、表示デバイス３に表示する画像データを出力するタイミングを調整する。このタイミングに応じてメモリコントローラ１８が、配列位置が変換された画素データをディスプレイメモリ７８から読出し、オーバレイ処理部７７に与える。
【０２０７】
オーバレイ処理部７７は、メモリコントローラ１８が読出した画素データに対して、必要に応じて他の画像を重ね合わせて、最終的な画像データを生成する。オーバレイ処理部７７は、最終的な画素データを表示デバイス３に与える。表示デバイス３は、オーバレイ処理部７７から与えられた画素データに基づいて画像を表示する。
【０２０８】
このように拡張ビデオカード７０に画像変換部７５を搭載し、拡張ビデオカード７０に設けられる画像変換部７５と、ディスプレイメモリ７８と、メモリコントローラ１８とによって、上述した表示制御装置１と同様の動作を行うことによって、表示制御装置１と同様の効果を得ることができる。
【０２０９】
たとえば画素データの変換を論理回路によって構成されるハードウェアによって実現するので、ソフトウェアの処理速度に依存することなく、動作を安定させかつ高速で行うことができる。またメモリ幅単位に画素データを変換してディスプレイメモリ７８に記憶させるので、ディスプレイメモリ７８の記憶容量に対して無駄なくデータを記憶させることができる。
【０２１０】
画素データをメモリ幅単位に変換せず、ディスプレイメモリ７８の最小格納部ごとに１つずつ画素データを記憶させた場合には、画素データのデータ量と最小格納部の記憶容量とが一致しない場合がある。この場合、最小格納部には、画素データが記憶されずに空の記憶領域が生じる。したがって空の記憶領域を見越して、記憶すべき複数の画素データよりも大きい記憶容量を有するディスプレイメモリ７８が必要となる。本実施形態では、ディスプレイメモリ７８の記憶容量に対して無駄なくデータを記憶させることができるので、画像データが記憶されない空の記憶領域をなくすことができる。これによってディスプレイメモリ７８の最小格納部ごとに１つずつ画素データを記憶させる場合に比べて、少ない記憶容量のディスプレイメモリ７８を用いることができる。また画像変換部７５は、ディスプレイメモリ７８およびメモリコントローラ１８を備える必要がないので、構造を簡略化することができ、安価に製造することができる。
【０２１１】
また局部回転部２０によって変換された画素データをディスプレイメモリ７８に記憶するとしたが、図１に示す表示制御装置１の出力ラインメモリ１５に相当するメモリを別途画像変換部７５が備えてもよい。また表示制御装置は、画像データ生成装置２に一体に設けられていてもよい。たとえば画像データ生成装置２がパーソナルコンピュータであって、そのコンピュータのマザーボードに画像データを生成する画像データ生成機能が設けられる場合、上述した画像変換部７５、ディスプレイメモリ７８およびメモリコントローラ１８がマザーボードに搭載されていてもよい。またディスプレイメモリ７８をマザーボードに設けられる他のメモリを用いて実現するとともに、メモリコントローラ１８をマザーボードに設けられる他のコントローラを用いて実現してもよい。
【０２１２】
【発明の効果】
請求項１記載の本発明によれば、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。個別データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、個別データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の個別データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の個別データを記憶することができる。これによって少ない記憶容量の記憶手段を用いて、データ配列変換装置を安価に実現することができる。
【０２１３】
またデータ量単位に区分されるデータのデータ量は、個別データおよび個別データ群のデータ量とは、相関関係がなく無関係に設定されるので、記憶手段におけるデータ量単位のデータ量に対して個別データおよび個別データ群のデータ量を任意に選択することができる。また逆に個別データおよび個別データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアでデータ配列変換装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、個別データおよび個別データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２１４】
また個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、個別データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、個別データの配列変換動作を安定させかつ高速で行うことができる。
【０２１５】
請求項２記載の本発明によれば、表示制御装置は、第１配置状態に適合した第１の画像データを第２配置状態にある表示デバイスに適合するように、第１の画像データを変換する。
【０２１６】
表示制御装置は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。画素データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、画素データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の画素データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の画素データを記憶することができる。これによって少ない記憶容量の記憶手段を用いて、表示制御装置を安価に実現することができる。
【０２１７】
またデータ量単位に区分されるデータのデータ量は、画素データおよび画素データ群のデータ量とは、相関関係がなく無関係に設定されるので、記憶手段におけるデータ量単位のデータ量に対して画素データおよび画素データ群のデータ量を任意に選択することができる。また逆に画素データおよび画素データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアで表示制御装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、画素データおよび画素データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２１８】
また画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、画素データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０２１９】
これによって表示デバイスが第１配置状態および第２配置状態のいずれにある場合であっても、表示デバイスに表示される画像の並びを同じにすることができ、画像を安定かつ高速に表示させることができる。
【０２２０】
また請求項３記載の本発明によれば、表示制御装置は、第１配置状態に適合した第１の画像データを第２配置状態にある表示デバイスに適合するように、第１の画像データを変換する。
【０２２１】
表示制御装置は、画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。画素データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、画素データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の画素データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の画素データを記憶することができる。これによって、表示制御装置を安価に実現することができる。
【０２２２】
また画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、区分したデータで記憶手段に書込みおよび読出しするので、記憶手段に予め定められた最小データ量単位で行うことができる。また記憶手段からデータを読出したときに、画素データ群に含まれる画素データが既にそろっているので、画素データ群に含まれる画素データがそろうまで待機する時間をなくすことができるとともに、第２の配列変換手段による配列変換を容易に行うことができる。
【０２２３】
また画素データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、画素データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、画素データの配列変換動作を安定させかつ高速で行うことができる。
【０２２４】
これによって表示デバイスが第１配置状態および第２配置状態のいずれにある場合であっても、表示デバイスに表示される画像の並びを同じにすることができ、画像を安定かつ高速に表示させることができる。
【０２２５】
また請求項４記載の本発明によれば、記憶手段からバーストリード転送によってデータを読出すので、転送効率を高めて記憶手段に書込みおよび読出し時のアクセスにかかるページ切換えのオーバーヘッドを少なくすることができる。これによってデータ読出しに費やされる時間をさらに短時間にすることができる。
【０２２６】
また請求項５記載の本発明によれば、比較手段によって、変更された画像部分の画素データを比較し、変更された画像部分の画素データを記憶手段に書込む。変更された画像部分の画素データのみを変更するだけで、入力されてくる第１の画像データを形成することができ、記憶手段に画像データを構成するすべての画素データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。これによって記憶手段への書込み量を減らして、画像処理にかかる負荷を減らすことができ、また消費電力の低減を図ることができる。また動画などを表示する場合であっても安定かつ高速に表示することができる。
【０２２７】
また請求項６記載の本発明によれば、第１の画像データの特徴を表す識別コードによって、入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとを比較するので、第１の画像を直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【０２２８】
また請求項７記載の本発明によれば、画素データのデータ量と、最小格納部の記憶容量とが一致しない場合であっても、最小格納部に画素データが記憶されずに空の記憶領域が生じることが防がれ、記憶手段の記憶容量に対して無駄なくデータを記憶させることができ、少ない記憶容量の記憶手段を用いることができる。これによって表示制御装置を安価に実現することができる。また画素データ群に相当するデータを記憶手段の所定の最小格納部に書込むことによって、画素データごとに所定の最小格納部に書込む場合に比べて、アドレスの設定を容易にすることができる。
また請求項８記載の本発明によれば、画素データ群のデータ量が、記憶手段の最小格納部のデータ量のＬ倍である場合、記憶手段のＬ個の最小格納部からそれぞれ区分されたデータを読出したときに、画素データ群に含まれる画素データ分のデータが既にそろっている状態となる。これによってＬ個の最小格納部からデータを取出すことで、画素データ群が分割されることなく、アドレスを指定することが容易となる。
また請求項９記載の本発明によれば、第１の配列変換手段が、入力ラインメモリの数と出力ラインメモリの数とに応じて設定した画素データ群を、入力ラインメモリから取出すことによって、取出した画素データ群毎に出力ラインメモリに取入れることができ、画素データの配列変換を容易に行うことができる。
また請求項１０記載の本発明によれば、２×２の回転画素データ群は、角変位する最小の単位であり、画素データ単位で行うので、より簡単な構成で実現することができ、また処理速度を速くすることができる。また画素データ群を格納するアドレスを制御するアドレス制御処理と回転画素データ群を構成する各画素データを回転させる処理との間で、画素データ単位の相関関係がなく、独立して行うことができる。これによって用いられる記憶手段の制限をなくし、記憶手段の選択肢を増やすことができる。
また請求項１１記載の本発明によれば、個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込むので、限られた記憶手段の記憶容量に対して、記憶可能なデータ量を増やすことができる。個別データを最小格納部の最大記憶容量と同じとなるように区分しないで記憶手段に記憶させた場合には、個別データが記憶されない空の記憶領域が生じる。この場合、記憶手段は、空の記憶領域を見越して、記憶すべき複数の個別データ分のデータ量よりも大きい記憶容量を有する必要がある。本発明では、記憶手段の記憶容量に対して無駄なくデータを記憶させることができるので、データ量単位に変換しない場合に比べて、少ない記憶容量の記憶手段を用いて記憶すべき複数の個別データを記憶することができる。
【０２２９】
またデータ量単位に区分されるデータのデータ量は、個別データおよび個別データ群のデータ量とは、相関関係がなく無関係に設定することができる。これによって記憶手段におけるデータ量単位のデータ量に対して個別データおよび個別データ群のデータ量を任意に選択することができる。また逆に個別データおよび個別データ群のデータ量に対して、記憶手段におけるデータ量単位のデータ量を任意に選択することができる。これによってハードウェアでデータ配列変換装置を構成する場合、記憶手段におけるデータ量単位に依存せずに、個別データおよび個別データ群のデータ量を決定することができる。これによってハードウェアの選択肢を増やすことができ、安価な構成を実現することができる。
【０２３０】
また個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分して、記憶手段の所定のアドレスに記憶することによって、個別データ毎に所定のアドレスに書込む場合に比べて、アドレスを設定する回数を減らしてアドレス設定を容易にすることができる。またアドレスの並ぶ順に従って、集合データを読出すことができる。さらにハードウェアによって、データ配列変換装置を実現することができるので、ソフトウェアでデータ配列変換を行う場合に比べて、個別データの配列変換動作を安定させかつ高速で行うことができる。
【０２３１】
また請求項１２記載の本発明によれば、比較工程を備えることによって、集合データのうち変更された部分の個別データを比較し、変更された部分の個別データを記憶手段に書込む。変更された部分の個別データのみを変更するだけで、後に入力された集合データを形成することができ、記憶手段に集合データを構成するすべての個別データを書込む必要がない。これによって記憶手段に書込まれるデータ量を少なくすることができる。これによって記憶手段への書込み量を減らして、データ配列変換にかかる負荷を減らすことができ、また消費電力の低減を図ることができる。またデータ配列が頻繁に変更される場合であっても安定かつ高速に表示することができる。
【０２３２】
また請求項１３記載の本発明によれば、集合データの特徴を表す識別コードによって、入力されてくる集合データと、前記記憶手段の前記入力されてくる集合データに対応する箇所に記憶された集合データとを比較するので、集合データを直接比較する場合に比べて、データ量を小さくすることができ、より短時間でデータの比較を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態である表示制御装置１の構成を表すブロック図である。
【図２】表示制御装置１と表示制御装置１に接続される画像データ生成装置２および表示デバイス３との関係を表す概略図である。
【図３】画像データの変換を説明するための概略図である。
【図４】画素データ群を構成する各画素データの配列位置の変換を説明するための概略図である。
【図５】データの書込み順と読出し順とを説明するための概略図である。
【図６】データを格納するフレームメモリ１１の格納部３０を示す概略図である。
【図７】第２の配列変換部１３の配列変換を示す概略図である。
【図８】表示制御装置１のフレームメモリ１１にメモリ幅データを格納する際の手順を示すフローチャートである。
【図９】中間画像データを格納する際の手順を説明するための概略図である。
【図１０】中間画像データを格納する際の手順を説明するための概略図である。
【図１１】中間画像データを格納する際の手順を説明するための概略図である。
【図１２】表示制御装置１のフレームメモリ１１から各画素データ群を読出して、表示デバイス３に画像データを与える手順を示すフローチャートである。
【図１３】表示デバイスに画像データを与える際の手順を説明するための概略図である。
【図１４】表示デバイスに画像データを与える際の手順を説明するための概略図である。
【図１５】アドレス制御部１７を示す論理回路図である。
【図１６】セレクタの真理値表を示す表である。
【図１７】データ変換部分４１の一部を示す論理回路図である。
【図１８】図１７おける論理回路図のタイミングチャートである。
【図１９】図１５における論理回路図のタイミングチャートである。
【図２０】局部回転部２０を示す論理回路図である。
【図２１】図２０に示す論理回路による画素データの配置変換を示す図である。
【図２２】本発明の他の実施の形態である表示制御装置５０を示すブロック図である。
【図２３】比較部５２がフレームメモリ１１にデータを書込む際の手順を示すフローチャートである。
【図２４】本発明のさらに他の実施の形態である表示制御装置６０を示す正面図である。
【図２５】表示制御装置６０の電気的構成を示すブロック図である。
【図２６】本発明のさらに他の実施の形態である表示制御装置７０の電気的構成を示すブロック図である。
【図２７】画像変換部７５の電気的構成を示すブロック図である。
【符号の説明】
１，５０，６０，７０ 表示制御装置
２ 画像データ生成装置
３ 表示デバイス
１１ フレームメモリ
１２ 第１配列変換部
１３ 第２配列変換部
１４ 入力ラインメモリ
１５ 出力ラインメモリ
１６ 第１取得部
１７ アドレス制御部
１８ メモリコントローラ
１９ 第２取得部
２０ 局部回転部
３０ 格納部
３１，３２，３３ 最小格納部
１００ 仮想行列データ
１０１ 仮想変換行列データ
１０２ 画素データ
Claims (13)
- 複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段と、
（ｂ）前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換手段であって、
（ｂ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換手段とを備えることを特徴とするデータ配列変換装置。 - 縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定める行列順序に従って、入力された第１の画像データを前記記憶手段におけるデータ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る複数の画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべき画素データ分の前記区分したデータがそろってから画素データに復元し、さらに画素データ群に含まれる画素データがすべてそろってから、画素データ群を構成し、この画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置。 - 縦横が互いに逆転する第１および第２配置状態に配置可能な表示デバイスに、当該表示デバイスの主走査方向および副走査方向に従って行列状に配列される複数の画素データから成る画像データを与えて表示させるとともに、第１および第２配置状態のどちらの配置状態であっても同じ向きで画像が表示されるように、第１配置状態に適合して配列された第１の画像データが与えられた場合、
第１配置状態の前記表示デバイスに画像データを適合させるときは、画素データの配列位置を変更することなく第１の画像データをそのまま前記表示デバイスに与え、
第２配置状態の前記表示デバイスに画像データを適合させるときは、第１の画像データを第２配置状態に適合するように画素データの主走査方向および副走査方向の配列位置を予め定められる規則に従って変更した第２の画像データに変換して前記表示デバイスに与える表示制御装置であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行われる記憶手段と、
（ｂ）前記画素データ単位で予め定められる行列順序に従って、入力された第１の画像データのうち、主走査方向にＭ個並び、副走査方向にＮ個並ぶＭ×Ｎ（Ｍ＋Ｎ＞２、ただしＭおよびＮは自然数）個の画素データから成る画素データ群単位のデータを、前記記憶手段におけるデータ量単位に区分し、区分されたデータを前記記憶手段のアドレスを指定して書込むことによって、中間画像データを作成する第１の配列変換手段であって、
（ｂ１）入力される第１の画像データを、複数の前記画素データ群から成る仮想行列データと仮定し、この仮想行列データを構成する前記各画素データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、最小格納部ごとにデータをアドレス順で読出したとき、読出されるデータが対応する画素データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ｂ２）画素データ群に相当する複数の画素データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複数の前記区分したデータを合わせることで画素データおよび画素データ群を復元可能となるようなアドレスである第１の配列変換手段と、
（ｃ）前記記憶手段からアドレス順に従って前記データ量単位で前記区分したデータを読出し、復元すべきＭ×Ｎ個の画素データに復元し、画素データ群を構成する各画素データの配列位置を、前記予め定める規則に従って変換してから、復元した画素データを行列順序で出力することによって前記第２の画像データを作成する第２の配列変換手段とを備えることを特徴とする表示制御装置。 - 前記第２の配列変換手段による前記記憶手段からのデータの読出しは、前記記憶手段におけるデータ量単位のデータを予め定める数連続して読出すバーストリード転送であることを特徴とする請求項１〜３のいずれかに記載の表示制御装置。
- 前記第１の配列変換手段は、順次入力される第１の画像データに関して、順次入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとを比較し、前記入力されてくる第１の画像データのうち変更された画像部分のデータを抽出し、変更された画像部分のデータを前記記憶手段へ書込む比較部をさらに備えることを特徴とする請求項２〜４のいずれかに記載の表示制御装置。
- 前記比較部は、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる第１の画像データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された第１の画像データとの識別コード同士を比較することを特徴とする請求項５記載の表示制御装置。
- 画素データのデータ量と、記憶手段の最小格納部のデータ量とが異なることを特徴とする請求項２〜６のいずれか１つに記載の表示制御装置。
- 画素データ群のデータ量は、記憶手段の最小格納部のデータ量が整数倍となるように設定されることを特徴とする請求項２〜７のいずれか１つに記載の表示制御装置。
- 第１の画像データのうち主走査方向１ライン分の画素データをそれぞれ格納し、第１の画像データを第１の配列変換手段に入力する入力ラインメモリと、
第２の画像データの主走査方向１ライン分の画素データをそれぞれ格納し、第２の配列変換手段から第２の画像データが入力される出力ラインメモリとをさらに備え、
入力ラインメモリの数がｕ個であり、出力ラインメモリの数がｔ個である場合に、前記画素データ群は、主捜査方向にｔ個、副走査方向にｕ個並ぶ複数の画素データから成ることを特徴とする請求項２〜８のいずれか１つに記載の表示制御装置。 - 第２の配列変換手段は、復元した各画素データ群を、主捜査方向に２個並び、副走査方向に２個並ぶ回転画素データ群を作成し、作成した回転画素データ群ごとに前記予め定める規則に従って変換することを特徴とする請求項２〜９のいずれか１つに記載の表示制御装置。
- 複数の個別データを行列状に配列して成る集合データに基づいて、前記個別データの配列位置を予め定める規則に従って変換して成る変換集合データを作成するデータ配列変換方法であって、
（ａ）データを格納するための最小の格納領域が形成される最小格納部を複数有し、前記最小格納部ごとのデータ量単位でデータの書込みおよび読出しが行なわれる記憶手段に、前記個別データ単位で予め定める行列順序に従って入力された集合データを、前記記憶手段における前記データ量単位に区分し、区分したデータを前記記憶手段のアドレスを指定して書込むことによって中間データを作成する第１の配列変換工程であって、
（ａ１）入力される集合データを行列方向に並ぶ予め定める数の個別データから成る複数の個別データ群から成る仮想行列データと仮定し、この仮想行列データを構成する各個別データ群の配列位置を、前記予め定める規則に従って変換して得られる仮想変換行列データを仮定した場合、データを書込むときに指定する最小格納部のアドレスは、データを最小格納部のアドレス順に従って読出したとき、読出されるデータが対応する個別データ群の並び順が、前記仮想変換行列データにおける行列順序になるようなアドレスであり、
（ａ２）個別データ群に相当する複数の個別データを合わせたデータを、前記最小格納部の最大記憶容量と同じとなる複数のデータに区分し、前記区分したデータを最小格納部ごとに書込み、前記区分したデータを書込むときに指定する最小格納部のアドレスは、前記区分したデータを最小格納部のアドレス順で読み出したとき、読出し順に読出した複 数の前記区分したデータを合わせることで個別データおよび個別データ群を復元可能となるようなアドレスである第１の配列変換工程と、
（ｂ）前記記憶手段からアドレス順に従って前記データ量単位でデータを読出し、復元すべき個別データ分の前記区分したデータがそろってから個別データに復元し、さらに個別データ群に含まれる個別データがすべてそろってから個別データ群を構成し、この個別データ群を構成する各個別データの配列位置を、前記予め定める規則に従って変換してから、復元した個別データを行列順序で出力することによって前記変換集合データを作成する第２の配列変換工程とを備えることを特徴とするデータ配列変換方法。 - 前記第１の配列変換工程は、順次入力される集合データに関して、順次入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとを比較し、前記入力されてくる集合データのうち変更された部分のデータを抽出し、変更された部分のデータを前記記憶手段へ書込む比較工程をさらに備えることを特徴とする請求項１１記載のデータ配列変換方法。
- 前記比較工程は、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの特徴部分を抽出した識別コードをそれぞれ生成し、前記入力されてくる集合データと、前記記憶手段の前記入力されてくる第１の画像データに対応する箇所に記憶された集合データとの識別コード同士を比較することを特徴とする請求項１２記載のデータ配列変換方法。
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