JP2003299037A - 画像処理装置と画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 必要とされるメモリ容量及び開発コストの低
減が図られた画像処理装置と画像処理方法を提供する。 【解決手段】 入力データをフォーマットの異なる複数
の画像データへ変換して出力する画像処理装置１０１で
あって、入力データに対してフォーマットに応じたライ
ン数変換処理を施す第１及び第２ライン数変換処理部１
０５，１０６と、第１及び第２ライン数変換処理部１０
５，１０６により生成された画像データを保持するデー
タ保持メモリ１１４と、入力同期信号をフォーマットに
応じて遅延させ、複数の遅延同期信号を生成する第１及
び第２同期信号遅延部１１１，１１２と、複数の遅延同
期信号に応じて、データ保持メモリ１１４から対応する
画像データを読み出すメモリコントロール部１０７とを
備えたことを特徴とする画像処理装置１０１を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置と画
像処理方法に関するものである。

【０００２】

【従来の技術】画像処理の分野において、リアルタイム
に画像のフォーマットを変換することが必要になる場合
も多い。ここで、画像のフォーマットをリアルタイムに
変換する際にはハードウェアが使用されるが、最近では
ＣＰＵで実行するソフトウェアによりフォーマットを変
換することも提案されている。

【０００３】また、現在においては、入力された一つの
画像データを一度に複数のフォーマットへリアルタイム
に変換して出力する必要のあるアプリケーションも多く
存在し、例えばビデオカメラでは、該カメラで撮影され
ることにより得られた一つの画像データがビューファイ
ンダや録画テープ、液晶パネル、テレビ等フォーマット
の異なる映像媒体へ多出力される。

【０００４】さらに、近年においてはデジタルテレビや
液晶パネルの普及により様々なフォーマットを有するも
のが多い一方、カメラを構成するＣＣＤの画素数も増大
し、全体のシステムが複雑化してきている。

【０００５】ここで、以上のようなシステムを構築する
ためには従来のメモリ容量より大きな容量が必要とされ
ると共に、多数の映像媒体へ供給する画像データを一つ
のメモリへ格納するための技術等の開発が必要となる。

【０００６】図１３は、従来の画像処理装置８０１の構
成を示すブロック図である。図１３に示されるように、
従来の画像処理装置８０１は第１ライン数変換処理部１
０５と第２ライン数変換処理部１０６、第１画素数変換
処理部１０８、第２画素数変換処理部１０９、出力同期
信号生成部１１０、データ保持メモリ１１３、及びメモ
リコントロール部８０７を含む。

【０００７】ここで、第１ライン数変換処理部１０５と
第２ライン数変換処理部１０６、第１画素数変換処理部
１０８、第２画素数変換処理部１０９、出力同期信号生
成部１１０、及びデータ保持メモリ１１３はそれぞれメ
モリコントロール部８０７に接続され、第１ライン数変
換処理部１０５及び第２ライン数変換処理部１０６へは
入力データ及び入力同期信号が供給される。また、出力
同期信号生成部１１０へ外部より出力スタートパルスＯ
ＳＰが供給される。

【０００８】さらに、第１ライン数変換処理部１０５及
び第１画素数変換処理部１０８へ外部よりモード制御信
号ＭＣ１が供給され、第２ライン数変換処理部１０６及
び第２画素数変換処理部１０９へ外部よりモード制御信
号ＭＣ２が供給される。

【０００９】そして、第１画素数変換処理部１０８から
第１出力データ及び第１出力同期信号が出力され、第２
画素数変換処理部１０９から第２出力データ及び第２出
力同期信号が出力される。

【００１０】上記のような従来の画像処理装置８０１に
おいて、第１及び第２の画素数変換処理部１０８，１０
９は画素を補間し、第１及び第２のライン数変換処理部
１０５，１０６はライン数の補間を実行する。また、デ
ータ保持メモリ１１３は映像フォーマットの変換を行う
ために画像データを一時的に保持する。なお、上記にお
ける画素の補間においては、線形補間や周囲の画素の画
像データを平均するキュービック補間等が知られてお
り、必要とされる画質等に応じて選択的に採用される。

【００１１】また、出力同期信号生成部１１０は、供給
された出力スタートパルスＯＳＰに応じて出力同期信号
を生成し、メモリコントロール部８０７へ供給する。

【００１２】

【発明が解決しようとする課題】しかしながら、画像デ
ータのフォーマットを変換するようなアプリケーション
では、出力される同期信号に同期して画像データを出力
する必要があるため、リアルタイムに処理を行う場合に
は該画像データを一時的に保持するメモリを備える必要
があるが、フォーマットの異なる複数の画像データを一
度に出力する必要がある場合には該メモリの容量が増大
するという問題がある。

【００１３】また、これに伴い該メモリを内蔵する画像
処理装置の装置規模や開発コストも増大するという問題
がある。

【００１４】本発明の目的は、上記のような問題を解消
するためになされたもので、必要とされるメモリ容量及
び開発コストの低減が図られた画像処理装置と画像処理
方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明の目的は、入力さ
れた一つの画像データをフォーマットの異なる複数の画
像データへ変換して出力する画像処理装置であって、入
力された画像データに対してフォーマットに応じた第１
の処理を施す第１のデータ処理手段と、第１のデータ処
理手段により生成された画像データを保持するデータ保
持手段と、入力された同期信号をフォーマットに応じて
遅延させ、複数の遅延同期信号を生成する遅延手段と、
複数の遅延同期信号に応じてデータ保持手段から対応す
る画像データを読み出す制御手段とを備えたことを特徴
とする画像処理装置を提供することにより達成される。

【００１６】このような手段によれば、データ保持手段
に保持された画像データをフォーマットの異なる画像毎
に異なるタイミングで読み出すことができるため、デー
タ保持手段に保持させるべき画像データのデータ量を低
減することができる。

【００１７】ここで例えば、上記第１の処理はライン数
変換処理であり、制御手段により読み出された画像デー
タに対しさらにフォーマットに応じた画素数変換処理を
施して出力するようにしても良い。

【００１８】また本発明の目的は、供給された一つの画
像データをフォーマットの異なる複数の画像データへ変
換する画像処理方法であって、供給された一つの画像デ
ータに対してフォーマットに応じた処理を施す第１のス
テップと、処理が施された画像データを保持する第２の
ステップと、供給された同期信号をフォーマットに応じ
て遅延させ、生成された複数の遅延同期信号に応じて、
対応する画像データを第２のステップにおいて保持され
た画像データの中から読み出す第３のステップとを有す
ることを特徴とする画像処理方法を提供することにより
達成される。

【００１９】このような手段によれば、生成された複数
の遅延同期信号に応じてフォーマットの異なる画像デー
タを異なるタイミングで読み出すことができるため、保
持すべき画像データの量を低減することができる。

【００２０】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。

【００２１】図１は、本発明の実施の形態に係る画像処
理装置の構成を示すブロック図である。図１に示される
ように、本発明の実施の形態に係る画像処理装置１０１
は、第１ライン数変換処理部１０５と第２ライン数変換
処理部１０６、メモリコントロール部１０７、第１画素
数変換処理部１０８、第２画素数変換処理部１０９、出
力同期信号生成部１１０、第１同期信号遅延部１１１、
第２同期信号遅延部１１２、及びデータ保持メモリ１１
４を備える。

【００２２】ここで、第１ライン数変換処理部１０５と
第２ライン数変換処理部１０６、第１画素数変換処理部
１０８、第２画素数変換処理部１０９、第１同期信号遅
延部１１１、第２同期信号遅延部１１２、及びデータ保
持メモリ１１４はそれぞれメモリコントロール部１０７
へ接続される。また、第１同期信号遅延部１１１及び第
２同期信号遅延部１１２は共に出力同期信号生成部１１
０に接続される。

【００２３】そして、第１ライン数変換処理部１０５及
び第２ライン数変換処理部１０６へ入力データが供給さ
れ、第１ライン数変換処理部１０５と第２ライン数変換
処理部１０６及び出力同期信号生成部１１０へは入力同
期信号が供給される。

【００２４】さらに、第１ライン数変換処理部１０５と
第１画素数変換処理部１０８及び第１同期信号遅延部１
１１へ外部より制御信号ＳＣ１が供給され、第２ライン
数変換処理部１０６と第２画素数変換処理部１０９及び
第２同期信号遅延部１１２へ外部より制御信号ＳＣ２が
供給される。なお、制御信号ＳＣ１と制御信号ＳＣ２を
切り替えることにより、画像処理装置１０１の動作中で
も任意のタイミングでモードを切り替えることができ
る。

【００２５】また、第１画素数変換処理部１０８から第
１出力データ及び第１出力同期信号が出力され、第２画
素数変換処理部１０９から第２出力データ及び第２出力
同期信号が出力される。なお、上記のように図１に示さ
れた画像処理装置１０１は出力系統が２系統になってい
るが、３系統以上であっても良い。

【００２６】次に、上記のような構成を有する画像処理
装置１０１の動作の概要を説明する。まず、第１ライン
数変換処理部１０５及び第２ライン数変換処理部１０６
は、入力データを２系統の異なるフォーマットに変換す
るため、それぞれ異なる変換比率でライン数を変換す
る。そして、第１ライン数変換処理部１０５及び第２ラ
イン数変換処理部１０６で生成された画像データは、メ
モリコントロール部１０７へ供給される。

【００２７】一方、出力同期信号生成部１１０は、供給
された入力同期信号に応じて出力同期信号を生成し、第
１同期信号遅延部１１１及び第２同期信号遅延部１１２
へ供給する。ここで、第１同期信号遅延部１１１及び第
２同期信号遅延部１１２では、供給された出力同期信号
を異なる時間だけ遅延させメモリコントロール部１０７
へ供給する。

【００２８】そして、メモリコントロール部１０７は、
第１同期信号遅延部１１１及び第２同期信号遅延部１１
２から供給された同期信号に応じて、データ保持メモリ
１１４に保持されている画像データを系統別に第１画素
数変換処理部１０８及び第２画素数変換処理部１０９へ
供給する。

【００２９】第１画素数変換処理部１０８及び第２画素
数変換処理部１０９は、供給された画像データを各系統
のフォーマットに合致した画素数にするための補間演算
を行い、生成された第１及び第２の出力データをそれぞ
れ第１及び第２の出力同期信号と共に出力する。

【００３０】以下において、図２に示されるように、横
方向が1920画素で1080ライン（１フィールド当たり540
ラインで、「1080ｉ」（ｉはインタレースの意）とも表
される）の入力画像２０１を二種類のフォーマット形
式、すなわち720画素×480ラインの出力画像２０２と72
0画素×360ラインの出力画像２０３へ変換する動作につ
いて具体的に説明する。なお、上記の入力画像における
サイズ及び形式はＨＤ（High Definition）と呼ばれ、
上記の出力画像におけるサイズ及び形式はＳＤ（Standa
rd Definition）と呼ばれる。また、出力画像２０３は
その上下に黒を表示するものであり、この表示形式は一
般にレターボックスと呼ばれている。

【００３１】図３は、上記の具体例において画像処理装
置１０１へ入力される入力同期信号と入力データを示す
図である。ここで、図３（ａ）は入力されるフィールド
同期信号Ｖｓｉを示し、図３（ｂ）は入力される水平同
期信号Ｈｓｉを示し、図３（ｃ）は入力データを示す。

【００３２】ここで、上記のフィールド同期信号Ｖｓｉ
は画像の１フレーム毎に生成される同期信号であり、水
平同期信号Ｈｓｉは画像の１ライン毎に生成される同期
信号である。また、図３（ｃ）に示される水平同期信号
Ｈｓｉ間の有効画素エリアは画像の有効データ期間を示
しており、各画素データがこの期間において左から順に
配列される。そして上記具体例における入力データで
は、隣接する水平同期信号Ｈｓｉ間の有効画素エリアに
1920画素の画素データが含まれる。

【００３３】図4は、上記の具体例において画像処理装
置１０１から出力される第１出力同期信号と第１出力デ
ータを示す図である。ここで、図４（ａ）は第１出力同
期信号を構成するフィールド同期信号Ｖｓｏ１を示し、
図４（ｂ）は水平同期信号Ｈｓｏ１を示し、図４（ｃ）
は第１出力データを示す。

【００３４】ここで、上記のフィールド同期信号Ｖｓｏ
１は画像の１フレーム毎に生成される同期信号であり、
水平同期信号Ｈｓｏ１は画像の１ライン毎に生成される
同期信号である。また、図４（ｃ）に示される水平同期
信号Ｈｓｏ１間の有効画素エリアは画像の有効データ期
間を示しており、各画素データがこの期間において左か
ら順に配列される。そして上記具体例における第１出力
データでは、隣接する水平同期信号Ｈｓｏ１間の有効画
素エリアに720画素の画素データが含まれる。

【００３５】なお、図４（ｂ）に示された水平同期信号
Ｈｓｏ１及び図４（ｃ）に示された有効画素エリアは隣
接するフィールド同期信号Ｖｓｏ１の間に480ライン分
存在するが、図２に示された出力画像２０３を生成する
第２出力データにおいては、後述するように該水平同期
信号Ｈｓｏ２及び有効画素エリアは隣接するフィールド
同期信号Ｖｓｏ２の間に360ライン分存在することにな
る。

【００３６】一方、図１に示された第１ライン数変換処
理部１０５及び第２ライン数変換処理部１０６は、入力
データに対して補間演算することにより画像のライン数
を変換する。ここで、補間方式として線形補間やキュー
ビック補間等いずれの方式を採用しても良く、ハードウ
ェアだけでなくソフトウェアにより実現しても良い。

【００３７】なお、上記具体例においては、ＨＤの画像
をＳＤの画像へ変換することになるが、第１出力データ
として通常のＳＤの画像が出力され、第２出力データと
して上下に黒を埋めた画像が出力される。すなわち、第
１ライン数変換処理部１０５は外部から供給された制御
信号ＳＣ１に応じて５４０ラインを有する入力データを
４８０ラインの画像へ変換し、第２ライン数変換処理部
１０６は外部から供給された制御信号ＳＣ２に応じて５
４０ラインを有する入力データを３６０ラインの画像へ
変換する。

【００３８】また、第１ライン数変換処理部１０５と第
２ライン数変換処理部１０６は、供給された入力同期信
号を上記変換処理に応じて遅延させ、画像データと共に
メモリコントロール部１０７へ供給する。

【００３９】次に、メモリコントロール部１０７は、第
１ライン数変換処理部１０５及び第２ライン数変換処理
部１０６から供給された画像データを一時的にデータ保
持メモリ１１４へ格納すると共に、所定のタイミングで
読み出して第１画素数変換処理部１０８及び第２画素数
変換処理部１０９へ出力する。なお、このようなメモリ
コントロール部１０７における制御は、ハードウェアで
行っても良いしソフトウェアで行っても良い。

【００４０】以下において、図５を参照しつつメモリコ
ントロール部１０７について詳しく説明する。図５に示
されるように、メモリコントロール部１０７はメモリア
クセス制御部４０５と第１から第４のＦＩＦＯ部４０１
〜４０４を含む。

【００４１】ここで、第１ＦＩＦＯ部４０１は第１ライ
ン数変換処理部１０５に接続され、第２ＦＩＦＯ部４０
２は第２ライン数変換処理部１０６に接続される。ま
た、第３ＦＩＦＯ部４０３の入力ノードは第１同期信号
遅延部１１１に接続され、第４ＦＩＦＯ部４０４の入力
ノードは第２同期信号遅延部１１２に接続される。ま
た、第３ＦＩＦＯ部４０３の出力ノードは第１画素数変
換処理部１０８に接続され、第４ＦＩＦＯ部４０４の出
力ノードは第２画素数変換処理部１０９に接続される。

【００４２】さらに、第１ＦＩＦＯ部４０１から第４Ｆ
ＩＦＯ部４０４は、共にメモリアクセス制御部４０５に
接続され、メモリアクセス制御部４０５はデータ保持メ
モリ１１４に接続される。

【００４３】上記において第１ＦＩＦＯ部４０１には第
１ライン数変換処理部１０５から画像データＤＩ１と同
期信号ＳＩ１が供給され、第２ＦＩＦＯ部４０２には第
２ライン数変換処理部１０６から画像データＤＩ２と同
期信号ＳＩ２が供給される。ここで、第１及び第２のＦ
ＩＦＯ部４０１，４０２はそれぞれ、供給された画像デ
ータＤＩ１，ＤＩ２を一旦内部に格納すると共に、メモ
リアクセス制御部４０５からの要求に応じて該画像デー
タＤＩ１，ＤＩ２をデータ保持メモリ１１４へ供給す
る。なお、データ保持メモリ１１４は、供給された画像
データＤＩ１，ＤＩ２を保持する。

【００４４】一方、第３及び第４のＦＩＦＯ部４０３，
４０４は共に、内部に空きが生じるとメモリアクセス制
御部４０５へ読み出しを要求し、メモリアクセス制御部
４０５は該要求に応じてデータ保持メモリ１１４に保持
されている画像データを読み出す。そして、読み出され
た画像データは第３及び第４のＦＩＦＯ部４０３，４０
４へ供給され、一旦内部に格納される。

【００４５】このとき、第３ＦＩＦＯ部４０３は、第１
同期信号遅延部１１１から供給された第１出力制御信号
ＯＣ１に応じて画像データＤＯ１及び同期信号ＳＯ１を
第１画素数変換処理部１０８へ供給し、第４ＦＩＦＯ部
４０４は、第２同期信号遅延部１１２から供給された第
２出力制御信号ＯＣ２に応じて画像データＤＯ２及び同
期信号ＳＯ２を第２画素数変換処理部１０９へ供給す
る。

【００４６】また、メモリアクセス制御部４０５は、デ
ータ保持メモリ１１４へのアクセスを効率的に実行する
ものであり、本具体例においては入力及び出力が共に２
系統の場合におけるデータ保持メモリ１１４への読み書
きを制御する。

【００４７】なお、図５に示されたメモリコントロール
部１０７は、入力及び出力系統が共に２系統であること
に対応して第１から第４のＦＩＦＯ部４０１〜４０４を
含むが、系統数に応じてＦＩＦＯ部の数を変更すること
が容易に考えられる。

【００４８】第１画素数変換処理部１０８及び第２画素
数変換処理部１０９は、画像を構成する画素を補間演算
することにより出力画像を生成する。なお、該補間機能
はハードウェアにより実現しても良いし、ソフトウェア
で実現しても良い。また、該補間演算はどのような方式
を採用しても良い。

【００４９】ここで、上記具体例においては、第１及び
第２の画素数変換処理部１０８，１０９はそれぞれ、外
部から供給された制御信号ＳＣ１，ＳＣ２に応じて、１
ライン当たり1920画素とされる画像データを１ライン当
たり720画素の画像データに縮小する。なお、第１画素
数変換処理部１０８により生成された第１出力データ及
び第１出力同期信号と、第２画素数変換処理部１０９に
より生成された第２出力データ及び第２出力同期信号は
共に画像処理装置１０１の外部に出力される。

【００５０】出力同期信号生成部１１０は、供給された
入力同期信号に応じて出力同期信号を生成し、第１及び
第２同期信号遅延部１１１，１１２へ供給する。ここ
で、上記具体例においては、該入力同期信号と該出力同
期信号の所定時間内におけるフレーム数が不変とされる
ため、図３（ａ）に示されたフィールド同期信号Ｖｓｉ
をトリガとして図４（ａ）に示されたフィールド同期信
号Ｖｓｏ１が生成される。

【００５１】第１同期信号遅延部１１１及び第２同期信
号遅延部１１２はそれぞれ、出力同期信号生成部１１０
から供給された上記出力同期信号を、予め設定された出
力モードに応じて遅延させる。ここで、第１同期信号遅
延部１１１の出力モードは外部から供給される制御信号
ＳＣ１により設定され、第２同期信号遅延部１１２の出
力モードは外部から供給される制御信号ＳＣ２により設
定される。なお、これらの遅延機能はハードウェアによ
り実現しても良いし、ソフトウェアにより実現しても良
い。

【００５２】以下において、画像処理装置１０１の動作
を説明する。まず、図６（ａ）及び図６（ｂ）はそれぞ
れ画像処理装置１０１に入力されるフィールド同期信号
Ｖｓｉと水平同期信号Ｈｓｉを示し、図６（ｃ）は画像
処理装置１０１に入力される入力データを示す。なお、
図６（ａ）から図６（ｃ）に示された信号は、図３
（ａ）から図３（ｃ）に示された信号と同じものであ
る。

【００５３】また、図７（ａ）及び図７（ｂ）は、第１
ライン数変換処理部１０５及び第２ライン数変換処理部
１０６から出力される同期信号ＳＩ１，ＳＩ２を示し、
図７（ｃ）は第１ライン数変換処理部１０５から出力さ
れる画像データＤＩ１を示し、図７（ｄ）は第２ライン
数変換処理部１０６から出力される画像データＤＩ２を
示す。ここで、上記具体例においては、上記のように第
１ライン数変換処理部１０５は１フィールドを５４０ラ
インから４８０ラインへ変換するため、図６（ｃ）及び
図７（ｃ）に示されるように、該変換において一部の画
像データが削除される。また、第２ライン数変換処理部
１０６は上記のように１フィールドを５４０ラインから
３６０ラインへ変換するため、図７（ｄ）に示されるよ
うに画像データＤＩ１よりさらにデータ量の少ない画像
データＤＩ２が生成される。なお、図６（ａ），（ｂ）
と図７（ａ），（ｂ）に示されるように、同期信号ＳＩ
１，ＳＩ２は入力同期信号と同じものとなる。

【００５４】図８（ａ）及び図８（ｂ）はそれぞれ、第
１画素数変換処理部１０８から出力される第１出力同期
信号を構成するフィールド同期信号Ｖｓｏ１と水平同期
信号Ｈｓｏ１を示し、図８（ｃ）は第１画素数変換処理
部１０８から出力される第１出力データを示す。また、
図８（ｄ）及び図８（ｅ）はそれぞれ、第２画素数変換
処理部１０９から出力される第２出力同期信号を構成す
るフィールド同期信号Ｖｓｏ２と水平同期信号Ｈｓｏ２
を示し、図８（ｆ）は第２画素数変換処理部１０９から
出力される第２出力データを示す。

【００５５】ここで、第１画素数変換処理部１０８から
出力される第１出力同期信号は第３ＦＩＦＯ部４０３か
ら出力される同期信号ＳＯ１と同じ周期と位相を有し、
第２画素数変換処理部１０９から出力される第２出力同
期信号は第４ＦＩＦＯ部４０４から出力される同期信号
ＳＯ２と同じ周期と位相を有する。従って、図７（ａ）
及び図８（ａ）に示されるように、第３ＦＩＦＯ部４０
３は第１同期信号遅延部１１１から供給された出力制御
信号ＯＣ１に応じて、フィールド同期信号Ｖｓｉと同じ
位相を有するフィールド同期信号を出力する一方、図８
（ｄ）に示されるように、第４ＦＩＦＯ部４０４は第２
同期信号遅延部１１２から供給された出力制御信号ＯＣ
２に応じて、フィールド同期信号Ｖｓｉに対して位相が
遅れたフィールド同期信号を出力する。

【００５６】すなわち、本発明の実施の形態に係る画像
処理装置１０７では、画像データを出力する第３ＦＩＦ
Ｏ部４０３と第４ＦＩＦＯ部４０４は、供給される出力
制御信号ＯＣ１，ＯＣ２に応じて、データ保持メモリ１
１４からの画像データＤＯ１，ＤＯ２の読み出しを異な
るタイミングで開始する。

【００５７】ここで、読み出しタイミングを上記のよう
に制御することによって、データ保持メモリ１１４にお
いて必要とされるメモリ容量を低減することができる
が、この点については後に詳しく説明する。

【００５８】以下において、図９に示されたフィールド
同期信号を参照しつつ、画像処理装置１０１の動作を説
明する。ここで、図９（ａ）は入力同期信号を構成する
フィールド同期信号Ｖｓｉを示し、図９（ｂ）は第１出
力同期信号を構成するフィールド同期信号Ｖｓｏ１を示
し、図９（ｃ）は第２出力同期信号を構成するフィール
ド同期信号Ｖｓｏ２を示す。なお、フィールド同期信号
Ｖｓｉは信号Ｆｉ１〜ＦｉＢの順で画像処理装置１０１
へ入力され、信号Ｆｉ１〜ＦｉＢに対して信号Ｆｏ１１
〜Ｆｏ１Ｂ及び信号Ｆｏ２１〜Ｆｏ２Ｂが対応する。

【００５９】上記において、図９（ｂ）に示されたフィ
ールド同期信号Ｖｓｏ１は、全フィールドがＳＤで「４
８０ｐ」と呼ばれるモードにより表示される場合を示
す。なお、「４８０ｐ」とは４８０ラインを順次走査す
るプログレッシブモードを意味する。ここで、図９
（ａ）及び図９（ｂ）に示されるように、フィールド同
期信号Ｖｓｏ１の位相及び周期は、フィールド同期信号
Ｖｓｉの位相及び周期と等しくなっている。

【００６０】一方、図９（ｃ）に示されるように、フィ
ールド同期信号Ｖｓｏ２における信号Ｆｏ２１から信号
Ｆｏ２３まで２フィールド期間はＳＤの４８０ｐにより
画像データが表示され、信号Ｆｏ２３から信号Ｆｏ２５
までの２フィールド期間はＳＤの３６０ｐにより画像デ
ータが表示される。なお、信号Ｆｏ２５が生成された後
は２フィールド毎にＳＤの４８０ｐと３６０ｐによる出
力が繰り返される。

【００６１】ここで、４８０ｐから３６０ｐへの切り替
えタイミングである信号Ｆｏ２６と信号Ｆｏ２７の間及
び信号Ｆｏ２Ａと信号Ｆｏ２Ｂの間ではフィールド同期
信号Ｖｓｏ２の周期が長くなり、３６０ｐから４８０ｐ
への切り替えタイミング、すなわち信号Ｆｏ２５と信号
Ｆｏ２６の間及び信号Ｆｏ２９と信号Ｆｏ２Ａの間では
フィールド同期信号Ｖｓｏ２の周期が短くなっているこ
とがわかる。

【００６２】このとき、間隔の短い信号Ｆｏ２５と信号
Ｆｏ２６の間及び信号Ｆｏ２９と信号Ｆｏ２Ａの間で
は、４８０ｐでの画像がモニタへ正常に映し出されない
場合もあるが、該画面全体をブルーにする等の対策を施
すことによりこの問題を解決することができる。

【００６３】なお、図１３に示された従来の画像処理装
置８０１では、図１０に示されるように、４８０ｐと３
６０ｐの間におけるモード切り替え時においてもフィー
ルド同期信号Ｖｓｏ１とフィールド同期信号Ｖｓｏ２の
周期及び位相は同じものとなる。

【００６４】上記より本発明の実施の形態に係る画像処
理装置１０１では、モードの切り替え時においてフィー
ルド同期信号Ｖｓｏ２の周期を変動させることに特徴が
あり、該制御によりデータ保持メモリ１１４に必要とさ
れるメモリ容量を削減することができるが、データ保持
メモリ１１４については以下に詳しく説明する。

【００６５】データ保持メモリ１１４はメモリコントロ
ール部１０７から供給された画像データを保持するもの
であって、ハードウェアとしてメモリにより構成できる
が、ＣＰＵのメモリに割り付けられた配列領域としてソ
フトウェアにより構成しても良い。そして、データ保持
メモリ１１４は、メモリコントロール部１０７の要求に
従って画像データの読み書きを実行するＦＩＦＯとして
の機能を有する。すなわち具体的には、第１及び第２の
ライン数変換処理部１０５，１０６で処理されたデータ
を保持すると共に、第１及び第２の画素数変換処理部１
０８，１０９へ画像データＤＯ１，ＤＯ２を読み出す。

【００６６】このとき、メモリコントロール部１０７
は、データ保持メモリ１１４から読み出される画像デー
タＤＯ１，ＤＯ２がデータ保持メモリ１１４へ書き込ま
れた画像データＤＩ１，ＤＩ２を追い越さないよう、か
つ画像データＤＩ１，ＤＩ２の書き込み量がデータ保持
メモリ１１４のメモリ容量を超えないようデータ保持メ
モリ１１４からの読み出しを制御する。なお、データ保
持メモリ１１４のメモリ容量は、該制御を実行するに当
たって必要とされる最大値として決定される。

【００６７】また、図１に示された画像処理装置１０１
では２系統の画像データが並列的に処理されるが、一つ
のデータ保持メモリ１１４を該２系統において共有する
ことにより、データ保持メモリ１１４の効率的な利用が
図られる。以下において、図１１を参照しつつ、データ
保持メモリ１１４の動作を説明する。

【００６８】なお、図１１（ａ）と図１１（ｂ）はそれ
ぞれ、図２に示された出力画像２０３を出力する際にお
いてデータ保持メモリ１１４へ供給される内部入力同期
信号int.Vsi、内部出力同期信号int.Vso2を示し、図１
１（ｃ）は該出力画像２０３を出力する際におけるデー
タ保持メモリ１１４のデータ保持量の時間変化を示す。
また同様に、図１１（ｄ）と図１１（ｅ）はそれぞれ、
図２に示された出力画像２０２を出力する際においてデ
ータ保持メモリ１１４へ供給される内部入力同期信号in
t.Vsi、内部出力同期信号int.Vso１を示し、図１１
（ｆ）は該出力画像２０２を出力する際におけるデータ
保持メモリ１１４のデータ保持量の時間変化を示す。

【００６９】また、図１１（ａ）における時刻ＴＡから
時刻ＴＥの間、図１１（ｂ）における時刻ＴＤから時刻
ＴＥまでの間の実線はそれぞれデータ有効期間を示す。
同様に、図１１（ｄ）における時刻ＴＡから時刻ＴＥの
間、図１１（ｅ）における時刻ＴＢから時刻ＴＥまでの
間の実線はそれぞれ有効データ期間を示す。

【００７０】また、図１１（ａ）及び図１１（ｄ）に示
される内部入力同期信号int.Vsiは、図６（ａ）に示さ
れたフィールド同期信号Ｖｓｉのハイレベルへの遷移
（立ち上がり）に応じて１フィールド毎にロウレベルと
なる同期信号とされる。さらに、図１１（ｂ）に示され
た内部出力同期信号int.Vso2に応じて図８（ｄ）に示さ
れたフィールド同期信号Ｖｓｏ２が生成され、図１１
（ｅ）に示された内部出力同期信号int.Vso1に応じて図
８（ａ）に示されたフィールド同期信号Ｖｓｏ１が生成
される。

【００７１】図２に示される出力画像２０３は４８０ラ
インの画像が縦に縮めて表示されるため、図１１（ａ）
及び図１１（ｂ）に示されるように、内部出力同期信号
int.Vso2の位相は内部入力同期信号int.Vsiの位相に対
してずらされる。すなわち、内部入力同期信号int.Vsi
がロウレベルとされた後の一定期間経過後に内部出力同
期信号int.Vso2がロウレベルとされる。

【００７２】これにより、図１１（ａ）に示されるよう
に、内部入力同期信号int.Vsiの立ち上がりタイミング
である時刻ＴＡから内部入力同期信号int.Vsiがロウレ
ベルに遷移する時刻ＴＥまでの間にデータ保持メモリ１
１４へ画像データが順次書き込まれると共に、図１１
（ｂ）に示されるように時刻ＴＤから時刻ＴＥまでの間
にデータ保持メモリ１１４から画像データが順次読み出
される。なお、内部出力同期信号int.Vso2の立ち上がり
タイミングである時刻ＴＣから時刻ＴＤまでの間と時刻
ＴＥから内部出力同期信号int.Vso2がロウレベルへ遷移
する時刻ＴＦまでの間は共に黒レベルの画像データが出
力される。

【００７３】従って、出力画像２０３を出力する場合に
は、図１１（ｃ）に示されるように、データ保持メモリ
１１４に保持される画像データの量は書き込みの開始に
伴い時刻ＴＡから増加し始め、該画像データの読み出し
の開始に伴って時刻ＴＤから減少する。そして、書き込
まれた該フィールドの画像が時刻ＴＥにおいて全て出力
されるため、データ保持メモリ１１４に保持される画像
データの量は０となる。

【００７４】一方、図２に示された出力画像２０２の出
力においては、図１１（ｄ）及び図１１（ｅ）に示され
るように内部出力同期信号int.Vso１の位相は内部入力
同期信号int.Vsiの位相と同じものとされる。すなわ
ち、内部出力同期信号int.Vso2は内部入力同期信号int.
Vsiがロウレベルとされた時点でロウレベルに遷移する
と共に、内部入力同期信号int.Vsiの立ち上がりタイミ
ング（例えば時刻ＴＡ）より遅いタイミング（例えば時
刻ＴＢ）においてハイレベルに遷移する。

【００７５】これにより、図１１（ｄ）に示されるよう
に、内部入力同期信号int.Vsiの立ち上がりタイミング
である時刻ＴＡから内部入力同期信号int.Vsiがロウレ
ベルに遷移する時刻ＴＥまでの間にデータ保持メモリ１
１４へ画像データが順次書き込まれると共に、図１１
（ｅ）に示されるように時刻ＴＢから時刻ＴＥまでの間
にデータ保持メモリ１１４から画像データが順次読み出
される。

【００７６】従って、出力画像２０２を出力する場合に
は、図１１（ｆ）に示されるように、データ保持メモリ
１１４に保持される画像データの量は書き込みの開始に
伴い時刻ＴＡから増加し始め、該画像データの読み出し
の開始に伴って時刻ＴＢから減少する。そして、書き込
まれた該フィールドの画像が時刻ＴＥにおいて全て出力
されるため、データ保持メモリ１１４に保持される画像
データの量は０となる。

【００７７】なお、図１１（ｃ）及び図１１（ｆ）に示
されるように、出力画像２０２のライン数は出力画像２
０３のライン数より多いため、時刻ＴＡからのデータ保
持量の増加率は出力画像２０２の方が大きく、データ保
持量の減少率は出力画像２０３の方が大きくなる。

【００７８】ここで、データ保持メモリ１１４において
保持するデータ量は、図１１（ｃ）及び図１１（ｆ）に
示されたデータ保持量の和になることから、時刻ＴＤ付
近において該保持量が最大になることがわかる。従っ
て、データ保持メモリ１１４は、該最大値以上のメモリ
容量を有することが必要とされる。

【００７９】一方、図１３に示された従来の画像処理装
置８０１において、図２に示された画像処理を実行する
場合におけるデータ保持メモリ１１３のデータ保持量の
時間変化を、図１２を参照しつつ説明する。

【００８０】なお、図１２（ａ）と図１２（ｂ）はそれ
ぞれ、図２に示された出力画像２０３を出力する際にお
いてデータ保持メモリ１１３へ供給される内部入力同期
信号int.Vsi、内部出力同期信号int.Vso2を示し、図１
２（ｃ）は該出力画像２０３を出力する際におけるデー
タ保持メモリ１１３のデータ保持量の時間変化を示す。
また同様に、図１２（ｄ）と図１２（ｅ）はそれぞれ、
図２に示された出力画像２０２を出力する際においてデ
ータ保持メモリ１１３へ供給される内部入力同期信号in
t.Vsi、内部出力同期信号int.Vso１を示し、図１２
（ｆ）は該出力画像２０２を出力する際におけるデータ
保持メモリ１１３のデータ保持量の時間変化を示す。

【００８１】ここで、図１２（ｃ）に示されるように、
従来の画像処理装置１０１により出力画像２０３を出力
する際におけるデータ保持メモリ１１３のデータ保持量
は、図１１（ｃ）に示されたデータ保持量と同じ時間変
化をなす。しかしながら、図１３に示された従来の画像
処理装置８０１では、２系統共に、出力同期信号生成部
１１０によって生成された出力同期信号に応じてデータ
保持メモリ１１３が制御されるため、図１２（ｂ）及び
図１２（ｅ）に示されるように、内部出力同期信号int.
Vso１は内部出力同期信号int.Vso2と位相及び周期が等
しくされる。

【００８２】このことから、出力画像２０２は、内部出
力同期信号int.Vso１の立ち上がりタイミングである時
刻ＴＣからロウレベルへの遷移タイミングである時刻Ｔ
Ｆまでの間において、データ保持メモリ１１３から読み
出される。

【００８３】従って、図１２（ｆ）に示されるように、
出力画像２０２を出力する際におけるデータ保持メモリ
１１３のデータ保持量は、時刻ＴＡから時刻ＴＣまでの
間増加すると共に、時刻ＴＣから時刻ＴＥまでの間にお
いては読み出し速度と書き込み速度の差に応じて減少す
る。さらに、時刻ＴＥから時刻ＴＦまでの間においては
書き込みがなされず読み出しのみがなされるため、デー
タ保持量はより大きな割合で減少する。

【００８４】ここで、上記のように、データ保持メモリ
１１３が保持するデータ量は図１２（ｃ）及び図１２
（ｆ）に示されたデータ保持量の和となるが、従来の画
像処理装置８０１においても時刻ＴＤ付近において該保
持量が最大となる。そして、図１１（ｆ）と図１２
（ｆ）を比較すると、従来の画像処理装置８０１は本実
施の形態に係る画像処理装置１０１に比してデータ保持
メモリ１１３においてより大きなメモリ容量が必要とさ
れることが分かる。

【００８５】以上より、本発明の実施の形態に係る画像
処理装置１０１によれば、一つの入力画像データに対し
て複数の異なる画像フォーマットを生成し出力する場合
において、該出力系統あるいは出力モードに応じて出力
同期信号の遅延量を変化させるため、従来の画像処理装
置８０１に比してデータ保持メモリ１１４に必要なメモ
リ容量を低減し、製造コストを削減することができる。

【００８６】また、従来の画像処理装置８０１では、デ
ータ保持メモリ１１３のメモリ容量に応じて入力同期信
号の位相及び出力スタートパルスＯＳＰの供給タイミン
グが微調整される必要があるが、本発明の実施の形態に
係る画像処理装置１０１によれば、出力系統相互におけ
る出力同期信号の位相関係は第１同期信号遅延部１１１
及び第２同期信号遅延部１１２により自動的に決定され
るため、画像処理装置１０１の設計が容易となる。

【００８７】なお、本発明は図１に示されたハードウェ
アの代わりに、ＣＰＵによって実行されるソフトウェア
によっても実現させることができる。

【００８８】

【発明の効果】本発明に係る画像処理装置と画像処理方
法によれば、生成された複数の遅延同期信号に応じてフ
ォーマットの異なる画像データを異なるタイミングで読
み出すことができ、保持すべき処理済みの画像データの
量を低減することができるため、必要とされるメモリ容
量及び開発コストを低減することができる。

【図面の簡単な説明】

【図1】本発明の実施の形態に係る画像処理装置の構成
を示すブロック図である。

【図２】図１に示された画像処理装置の動作を説明する
図である。

【図３】図１に示された画像処理装置に入力される入力
同期信号と入力データを示す図である。

【図４】図１に示された画像処理装置から出力される同
期信号と画像データを示す図である。

【図５】図１に示されたメモリコントロール部の構成を
示すブロック図である。

【図６】図１に示された画像処理装置に入力される同期
信号と画像データを示す図である。

【図７】図１に示された画像処理装置によりライン数変
換がなされた後における同期信号と画像データを示す図
である。

【図８】図１に示された画像処理装置から出力される同
期信号と画像データを示す図である。

【図９】図１に示された画像処理装置の動作を説明する
同期信号と画像データを示す図である。

【図１０】図１３に示された画像処理装置の動作を示す
同期信号と画像データである。

【図１１】図１に示された画像処理装置で必要とされる
メモリ容量を説明する図である。

【図１２】図１３に示された画像処理装置で必要とされ
るメモリ容量を説明する図である。

【図１３】従来の画像処理装置の構成を示すブロック図
である。

【符号の説明】

１０１，８０１ 画像処理装置、１０５ 第１ライン数
変換処理部、１０６ 第２ライン数変換処理部、１０
７，８０７ メモリコントロール部、１０８ 第１画素
数変換処理部、１０９ 第２画素数変換処理部、１１０
出力同期信号生成部、１１１ 第１同期信号遅延部、
１１２ 第２同期信号遅延部、１１３，１１４ データ
保持メモリ、４０１ 第１ＦＩＦＯ部、４０２ 第２Ｆ
ＩＦＯ部、４０３ 第３ＦＩＦＯ部、４０４ 第４ＦＩ
ＦＯ部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力された一つの画像データをフォーマ
   ットの異なる複数の画像データへ変換して出力する画像
   処理装置であって、 入力された前記画像データに対して前記フォーマットに
   応じた第１の処理を施す第１のデータ処理手段と、 前記第１のデータ処理手段により生成された画像データ
   を保持するデータ保持手段と、 入力された同期信号を前記フォーマットに応じて遅延さ
   せ、複数の遅延同期信号を生成する遅延手段と、 前記複数の遅延同期信号に応じて、前記データ保持手段
   から対応する前記画像データを読み出す制御手段とを備
   えたことを特徴とする画像処理装置。
2. 【請求項２】 前記制御手段により読み出された前記画
   像データに対して前記フォーマットに応じた第２の処理
   を施して出力する第２のデータ処理手段をさらに備えた
   請求項１に記載の画像処理装置。
3. 【請求項３】 前記第１の処理はライン数変換処理であ
   り、前記第２の処理は画素数変換処理である請求項２に
   記載の画像処理装置。
4. 【請求項４】 供給された一つの画像データをフォーマ
   ットの異なる複数の画像データへ変換する画像処理方法
   であって、 前記供給された一つの画像データに対して前記フォーマ
   ットに応じた処理を施す第１のステップと、 前記処理が施された画像データを保持する第２のステッ
   プと、 供給された同期信号を前記フォーマットに応じて遅延さ
   せ、生成された複数の遅延同期信号に応じて、対応する
   画像データを前記第２のステップにおいて保持された前
   記画像データの中から読み出す第３のステップとを有す
   ることを特徴とする画像処理方法。