CN115331714A - 信号处理电路、芯片及电子设备 - Google Patents

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CN115331714A
CN115331714A CN202110506675.3A CN202110506675A CN115331714A CN 115331714 A CN115331714 A CN 115331714A CN 202110506675 A CN202110506675 A CN 202110506675A CN 115331714 A CN115331714 A CN 115331714A
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inverter
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clock
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Changxin Memory Technologies Inc
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Abstract

本申请提供一种信号处理电路、芯片及电子设备，该电路包括：第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；第二信号锁存模块，其接收命令地址信号，由奇时钟驱动；解码模块，其连接第一信号锁存模块和第二信号锁存模块，并输出控制信号；其中，偶时钟和奇时钟的频率均等于基准时钟频率的一半，且偶时钟和奇时钟的上升沿与基准时钟的上升沿对齐。本申请提供的信号处理电路、芯片及电子设备能够实现在奇偶时钟下对命令地址信号进行采集、译码及控制。

Description

信号处理电路、芯片及电子设备
技术领域
本申请涉及集成电路技术领域，尤其涉及一种信号处理电路、芯片及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。
为了实现能够利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0，通常在DRAM中设置一种在奇偶时钟下对命令地址(command/address，C/A)信号进行采集、译码及控制的信号处理电路。
发明内容
本申请提供一种信号处理电路、芯片及电子设备，能够实现在奇偶时钟下对命令地址信号进行采集、译码及控制。
第一方面，本申请提供一种信号处理电路，包括：
第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；
第二信号锁存模块，其接收命令地址信号，由奇时钟驱动；
解码模块，其连接第一信号锁存模块和第二信号锁存模块，并输出控制信号；
其中，偶时钟和奇时钟的频率均等于基准时钟频率的一半，且偶时钟和奇时钟的上升沿与基准时钟的上升沿对齐。
在一种可能的设计中，偶时钟的占空比等于奇时钟的占空比，占空比小于50％。
在一种可能的设计中，还包括：时钟整形电路，其接收基准时钟，其输出偶时钟和奇时钟。
在一种可能的设计中，第一寄存器组，其接收控制信号，由偶时钟驱动；
第二寄存器组，其接收控制信号，由奇时钟驱动。
在一种可能的设计中，第一信号锁存模块包括第一锁存器；
第二信号锁存模块包括第二锁存器；
第一锁存器和第二锁存器的结构相同。
在一种可能的设计中，第一锁存器包括第一反相器和第二反相器，第一反相器和第二反相器的首尾相连，第二反相器的控制端还连接偶时钟。
在一种可能的设计中，第一锁存器还包括第三反相器，其控制端接收收命令地址信号和偶时钟，其输出端连接第一反相器的控制端。
在一种可能的设计中，
第一锁存器还包括第四反相器，其控制端连接第一反相器的输出端和偶时钟，其输出端作为第一信号锁存模块的输出端。
在一种可能的设计中，解码模块包括第三锁存器；
第三锁存器包括第五反相器和第六反相器，第五反相器和第六反相器的首尾相连。
在一种可能的设计中，第五反相器的控制端连接第一信号锁存模块的输出端和第二信号锁存模块的输出端。
在一种可能的设计中，第一寄存器组包括第一移位寄存器；
第二寄存器组包括第二移位寄存器；
第一移位寄存器具有与第二移位寄存器相同的电路结构。
第二方面，本申请提供一种信号处理电路，包括：
第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；
第二信号锁存模块，其接收收命令地址信号，由奇时钟驱动；
第一解码模块，其连接第一信号锁存模块，并输出偶控制信号；
第二解码模块，其连接第二信号锁存模块，并输出奇控制信号；
其中，偶时钟和奇时钟的频率均等于基准时钟频率的一半，且偶时钟的上升沿与基准时钟的上升沿对齐，奇时钟的下降沿与基准时钟的上升沿对齐。
在一种可能的设计中，偶时钟的占空比等于奇时钟的占空比，占空比等于50％。
在一种可能的设计中，还包括：第一寄存器组，接收偶控制信号，由偶时钟驱动；
第二寄存器组，接收奇控制信号，由奇时钟驱动。
在一种可能的设计中，第一信号锁存模块包括第一锁存器；
第二信号锁存模块包括第二锁存器；
第一锁存器和第二锁存器的结构相同。
在一种可能的设计中，第一锁存器包括第一反相器和第二反相器，第一反相器和第二反相器的首尾相连，第二反相器的控制端还连接偶时钟。
在一种可能的设计中，第一锁存器还包括第三反相器，其控制端接收收命令地址信号和偶时钟，其输出端连接第一反相器的控制端。
在一种可能的设计中，第一锁存器还包括第四反相器，其控制端连接第一反相器的输出端和偶时钟。
在一种可能的设计中，第一锁存器还包括第五反相器，其控制端连接第四反相器的输出端。
在一种可能的设计中，第一锁存器还包括第六反相器，其控制端连接与第五反相器的输出端和偶时钟，第五反相器的输出端为第一信号锁存模块的输出端。
在一种可能的设计中，第一寄存器组包括第一移位寄存器；
第二寄存器组包括第二移位寄存器；
第一移位寄存器具有与第二移位寄存器相同的电路结构。
第三方面，本申请提供一种芯片，芯片包括上述第一方面中任意一项或者上述第二方面中任意一项中的信号处理电路。
第四方面，本申请提供一种电子设备，电子设备包括第三方面中的芯片。
本申请提供一种信号处理电路、芯片及电子设备，该电路包括：第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；第二信号锁存模块，其接收命令地址信号，由奇时钟驱动；解码模块，其连接第一信号锁存模块和第二信号锁存模块，并输出控制信号；其中，偶时钟和奇时钟的频率均等于基准时钟频率的一半，且偶时钟和奇时钟的上升沿与基准时钟的上升沿对齐。本申请提供的信号处理电路、芯片及电子设备能够实现在奇偶时钟下对命令地址信号进行采集、译码及控制。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的一种信号处理电路的结构示意图一；
图2为本申请提供的时序图一；
图3为本申请提供的时序图二；
图4为本申请提供的一种信号处理电路的结构示意图二；
图5为本申请提供的一种信号处理电路的结构示意图三；
图6为本申请提供的一种信号处理电路的结构示意图四；
图7为本申请提供的一种第一锁存器的结构示意图一；
图8为本申请提供的一种第一锁存器的结构示意图二；
图9为本申请提供的一种第一锁存器的结构示意图三；
图10为本申请提供的一种第一锁存器和第二锁存器的结构示意图；
图11为本申请提供的解码模块的结构示意图；
图12为本申请提供的时序图三；
图13为本申请提供的一种信号处理电路的结构示意图五；
图14为本申请提供的另一种信号处理电路的结构示意图一；
图15为本申请提供的另一种信号处理电路的结构示意图二；
图16为本申请提供的另一种信号处理电路的结构示意图三；
图17为本申请提供的另一种锁存器的结构示意图一；
图18为本申请提供的另一种锁存器的结构示意图二；
图19为本申请提供的另一种第一锁存器和第二锁存器的结构示意图；
图20为本申请提供的另一种信号处理电路的结构示意图四。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本申请中，通过中文和/英文标记不同的信号，具体的如下所示。
命令地址信号，简记为：C/A信号。
偶时钟，简记为：Even_Clk。
奇时钟，简记为：Odd_Clk。
控制信号，简记为：CMD。
基准时钟，简记为：CLK。
偶命令地址信号，简记为：Even_C/A信号。
奇命令地址信号，简记为：Odd_C/A信号。
融合信号，简记为：Output_C/A信号。
偶控制信号，简记为：Even_CMD。
奇控制信号，简记为：Odd_CMD。
图1为本申请提供的一种信号处理电路的结构示意图一。如图1所示，该信号处理电路包括：
第一信号锁存模块10，其接收命令地址信号，由Even_Clk驱动；
第二信号锁存模块20，其接收命令地址信号，由Odd_Clk驱动；
解码模块30，其连接第一信号锁存模块10和第二信号锁存模块20，并输出控制信号；
其中，Even_Clk和Odd_Clk的频率均等于CLK频率的一半，且Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐。
第一信号锁存模块10用于对C/A信号和Even_Clk进行处理，得到偶命令地址信号，并向解码模块30提供Even_C/A信号。
第二信号锁存模块20用于对C/A信号和Odd_Clk进行处理，得到奇命令地址信号，并向解码模块30提供Odd_C/A信号。
解码模块30用于对Even_C/A信号和Odd_C/A信号进行处理，输出CMD。
在图1实施例提供的信号处理电路中，第一信号锁存模块10，其接收命令地址信号，由Even_Clk驱动；第二信号锁存模块20，其接收命令地址信号，由Odd_Clk驱动；解码模块30，其连接第一信号锁存模块10和第二信号锁存模块20，并输出控制信号，能够实现在奇偶时钟下对命令地址信号进行采集、译码及控制。
图2为本申请提供的时序图一。如图2所示，包括：Even_Clk、Odd_Clk和CLK各自对应的时序。
在图2中，Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐Even_Clk和Odd_Clk的时钟周期均为CLK的时钟周期的2倍，因此Even_Clk和Odd_Clk的频率均等于CLK的频率的一半。
在本申请中，在Even_Clk和Odd_Clk的频率均等于CLK的频率的一半、且Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐的条件下，Even_Clk和Odd_Clk的占空比相同。该占空比可以等于50％，也可以小于50％。
需要说明的是，当占空比等于50％时，Even_Clk和Odd_Clk各自对应的时序如图2所示。当占空比小于50％时，Even_Clk和Odd_Clk各自对应的时序如下图3所示。
图3为本申请提供的时序图二。如图3所示，包括：Even_Clk、Odd_Clk和CLK各自对应的时序。
在图3中，Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐Even_Clk和Odd_Clk的时钟周期均为CLK的时钟周期的2倍，因此Even_Clk和Odd_Clk的频率均等于CLK的频率的一半，Even_Clk和Odd_Clk的占空比相同，该占空比均小于50％，例如可以是40％或30％等。
在上述图1～3中，Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐，可以保障Even_Clk和Odd_Clk对C/A信号的正确采样时间。
图4为本申请提供的一种信号处理电路的结构示意图二。如图1的基础上，如图4所示，该信号处理电路还包括：时钟整形电路40。
时钟整形电路40接收CLK，其输出Even_Clk和Odd_Clk。
具体的，时钟整形电路40分别与第二信号锁存模块20和第一信号锁存模块10连接。时钟整形电路40向第一信号锁存模块10输出Even_Clk，向第二信号锁存模块20输出Odd_Clk。
具体的，时钟整形电路40用于对CLK进行处理，得到如图2所示的Even_Clk和Odd_Clk各自对应时序，或者得到如图3所示的Even_Clk和Odd_Clk各自对应时序。
在一种可能的设计中，为了得到如图2所示的Even_Clk和Odd_Clk各自对应时序，时钟整形电路40可以执行如下工作：将CLK的频率降低一半，得到Even_Clk；对Even_Clk进行电平翻转处理(将Even_Clk的高电平转换为低电平，将Even_Clk的低电平转换为高电平)，得到Odd_Clk；其中，Even_Clk和Odd_Clk的占空比相同，且该占空比等于50％。
在一种可能的设计中，为了得到如图3所示的Even_Clk和Odd_Clk各自对应时序，时钟整形电路40可以执行如下工作：将CLK的频率降低一半，得到第一Even_Clk；对第一Even_Clk进行电平翻转处理(将第一Even_Clk的高电平转换为低电平，将第一Even_Clk的低电平转换为高电平)，得到第一Odd_Clk；调整第一Even_Clk的占空比，得到Even_Clk；调整第一Odd_Clk的的占空比，得到Odd_Clk；其中，Even_Clk和Odd_Clk的占空比相同，且该占空比小于50％。
在本申请中，通过图4所示的时钟整形电路40，输出占空比相同且占空比小于50％的Even_Clk和Odd_Clk，可以避免Even_C/A信号和Odd_C/A信号在合并时出现时钟交迭(overlap)毛刺。
图5为本申请提供的一种信号处理电路的结构示意图三。在图4的基础上，如图5所示，该信号处理电路还包括：第一寄存器组50和第二寄存器组60。
第一寄存器组50，接收CMD，由Even_Clk驱动；
第二寄存器组60，接收CMD，由Odd_Clk驱动。
具体的，第一寄存器组50分别与解码模块30和时钟整形电路40连接，第一寄存器组50接收解码模块30输出的CMD和时钟整形电路40输出的Even_Clk。CMD信号可以理解为在时间轴上按0到n的自然数排列，CMD信号在幅度上为低电平0或高电平1，第一寄存器组50由时钟Even_Clk驱动，用来存储时间轴上为0、2、4等偶数对应的CMD信号。
具体的，第二寄存器组60分别与解码模块30和时钟整形电路40连接，第二寄存器组60接收解码模块30输出的CMD和时钟整形电路40输出的Odd_Clk。CMD信号可以理解为在时间轴上按0到n的自然数排列，CMD信号在幅度上为低电平0或高电平1，第二寄存器组60由时钟Odd_Clk驱动，用来存储时间轴上为1、3、5等奇数对应的CMD信号。
图6为本申请提供的一种信号处理电路的结构示意图四。如图5的基础上，如图6所示，第一信号锁存模块10包括：第一锁存器101；第二信号锁存模块20包括：第二锁存器201；
其中，第一锁存器101和第二锁存器201的结构相同。
下面结合图7～9对第一锁存器101的结构进行说明。
图7为本申请提供的一种第一锁存器的结构示意图一。如图7所示，第一锁存器101包括：第一反相器71和第二反相器72。
第一反相器71和第二反相器72的首尾相连，第二反相器72的控制端还连接Even_Clk(CK0T连接Even_Clk时钟，CK0B连接Even_Clk的反相时钟)。
第一反相器71的控制端接收C/A信号，第一反相器71的输出端输出Even_C/A信号。第一反相器71的输出端与第二反相器72的第一控制端连接，第二反相器72的第二控制端接收CK0T信号，第二反相器72的第三控制端接收CK0B信号。
图8为本申请提供的一种第一锁存器的结构示意图二。在图7的基础上，如图8所示，第一锁存器101包括：第一反相器71、第二反相器72和第三反相器73。
第三反相器73的控制端接收命令地址信号和Even_Clk。具体的，第三反相器73的第一控制端接收C/A信号，第三反相器73的第二控制端连接CK0B信号，第三反相器73的第三控制端连接CK0T信号。CK0T信号连接Even_Clk时钟信号，CK0B信号连接Even_Clk的反相时钟信号。
第三反相器73的输出端分别与第一反相器71的控制端和第二反相器72的输出端连接，第一反相器71的输出端输出Even_C/A信号。
图9为本申请提供的一种第一锁存器的结构示意图三。在图8的基础上，如图9所示，第一锁存器101包括：第一反相器71、第二反相器72、第三反相器73和第四反相器74。
第四反相器74的控制端连接第一反相器71的输出端和Even_Clk。具体的，第四反相器74的第一控制端与第一反相器71的输出端连接，第四反相器74的第一控制端连接CK0T信号，第四反相器74的第二控制端连接CK0B信号，第四反相器74的输出端输出Even_C/A信号。CK0T信号连接Even_Clk时钟信号，CK0B信号连接Even_Clk的反相时钟信号。
在本申请中，第一锁存器101和第二锁存器201的结构相同，因此下面结合图10实施例对第二锁存器201进行说明。
图10为本申请提供的一种第一锁存器和第二锁存器的结构示意图。在图9基础上，如图10所示，第二锁存器201包括：第一反相器71、第二反相器72、第三反相器73和第四反相器74。
在第二锁存器201中，第三反相器73的控制端连接C/A信号和Odd_Clk；具体的，第三反相器73的第一控制端接收C/A信号，第三反相器73的第二控制端接收CK1B信号，第三反相器73的第三控制端接收CK1T信号；CK1T信号连接Odd_Clk时钟信号，CK1B信号连接Odd_Clk的反相时钟信号。
第二反相器72的控制端连接第一反相器71的输出端和Odd_Clk；具体的，第二反相器72的第一控制端与第一反相器71的输出端连接，第二反相器72的第二控制端连接CK1T信号，第二反相器72的第三控制端连接CK1B信号；CK1T信号连接Odd_Clk时钟信号，CK1B信号连接Odd_Clk的反相时钟信号。
第四反相器74的控制端连接第一反相器71的输出端和Odd_Clk；具体的，第四反相器74的第一控制端与第一反相器71的输出端连接，第四反相器74的第二控制端连接CK1T信号，第四反相器74的第三控制端连接CK1B信号，第四反相器74的输出端输出Odd_C/A信号。
图11为本申请提供的解码模块的结构示意图。如图11所示，解码模块30包括：第三锁存器70和处理模块80。
第三锁存器70包括第五反相器75和第六反相器76，第五反相器75和第六反相器76的首尾相连。
具体的，第五反相器75的控制端连接第一信号锁存模块10的输出端，用于接收Even_C/A信号；第五反相器75的控制端还连接第二信号锁存模块20的输出端，用于接收Odd_C/A信号；第五反相器75的控制端还连接第六反相器76的输出端，第五反相器75的输出端连接第六反相器76的控制端。
第三锁存器70用于对Even_C/A信号和Odd_C/A信号进行合并，输出Output_C/A信号。
进一步地，处理模块80对Output_C/A信号进行处理，输出CMD。
在本申请中，通过第三锁存器70对Even_C/A信号和Odd_C/A信号进行合并，输出Output_C/A信号，可以减少解码模块30的使用数量，大大节省了信号处理电路的版图设计的面积。
图12为本申请提供的时序图三。如图12所示，包括：CLK、C/A信号、Even_Clk、Even_C/A信号、Odd_Clk、Odd_C/A信号、Output_C/A信号各自对应的时序。
在图12中，Even_Clk和Odd_Clk的占空比均小于50％，将Even_C/A信号和Odd_C/A信号进行合并，形成的Output_C/A信号称为1N指令。
实现1N指令的原理如下：输入的C/A信号为1N指令，假设采用Even_Clk进行采样，则输出的Even_C/A信号为2N指令；假设采用Odd_Clk进行采样，则输出的Odd_C/A信号也为2N指令。由于触发器输出为时钟上升沿驱动，因此将2个2N指令短接合并之后输出的Output_C/A信号为1N指令。
在本申请中，对占空比小于50％的Even_Clk和Odd_Clk进行合并，可以避免将Even_C/A信号(2N指令)和Odd_C/A信号(2N指令)进行合并过程中出现时钟交迭(overlap)毛刺的问题。
进一步地，Even_Clk和Odd_Clk的上升沿均与CLK的上升沿对齐，可以保障正确的奇偶时钟采样时间。
图13为本申请提供的一种信号处理电路的结构示意图五。在图6的基础上，如图13所示，第一寄存器组50包括第一移位寄存器501，第二寄存器组60包括第二移位寄存器601，第一移位寄存器501具有与第二移位寄存器602相同的电路结构。
在本申请中，在1N指令输出之后的AL/CL等指令移位电路中保留了奇偶采样移位的优点；除去第一个指令采集外，第一寄存器组50和第二寄存器组60均有2个周期窗口的时间裕度(Timing Margin)。
在后续指令需要AL、CL等时序移位的时候，又重新使用Odd_Clk和Even_Clk采样Output_C/A信号(或CMD信号)，第一移位寄存器采用Even_Clk、第二移位寄存器采用Odd_Clk，使得每次移位都是两个周期，可以减少移位的次数，使得信号处理电路会有更大的建立和保持时间的余量。
本申请还提供另一种信号处理电路，下面结合具体实施例对另一种信号处理电路的结构进行说明。
图14为本申请提供的另一种信号处理电路的结构示意图一。如图14所示，信号处理电路包括：
第一信号锁存模块10，接收命令地址信号，由Even_Clk驱动；
第二信号锁存模块20，接收命令地址信号，由Odd_Clk驱动；
第一解码模块30，连接第一信号锁存模块10，输出Even_CMD；
第二解码模块40，连接第二信号锁存模块20，输出Odd_CMD；
其中，Even_Clk和Odd_Clk的频率均等于CLK频率的一半，且Even_Clk的上升沿与CLK的上升沿对齐，Odd_Clk的下降沿与CLK的上升沿对齐。
其中，Even_Clk和Odd_Clk的占空比相同。该占空比可以等于50％，还可以小于50％。
需要说明的是，Even_Clk、Odd_Clk和CLK的时序图可以参见图2或者图3实施例，此处不再赘述。
在图14实施例中，信号处理电路包括：第一信号锁存模块10，接收命令地址信号，由Even_Clk驱动；第二信号锁存模块20，接收命令地址信号，由Odd_Clk驱动；第一解码模块30，连接第一信号锁存模块10，输出Even_CMD；第二解码模块40，连接第二信号锁存模块20，输出Odd_CMD；其中，Even_Clk和Odd_Clk的频率均等于CLK频率的一半，且Even_Clk的上升沿与CLK的上升沿对齐，Odd_Clk的下降沿与CLK的上升沿对齐，能够实现在奇偶时钟下对命令地址信号进行采集、译码及控制。
图15为本申请提供的另一种信号处理电路的结构示意图二。在图13的基础上，如图15所示，信号处理电路还包括：
第一寄存器组50，接收Even_CMD，由Even_Clk驱动；
第二寄存器组60，接收Odd_CMD，由Odd_Clk驱动。
第一寄存器组50连接第一解码模块30，用于接收Even_Clk和第一解码模块30提供的Even_CMD。
第二寄存器组60连接第二解码模块40，用于接收Odd_Clk和第二解码模块40提供的Odd_CMD。
图16为本申请提供的另一种信号处理电路的结构示意图三。在图15的基础上，如图16所示，第一信号锁存模块10包括第一锁存器101，第二信号锁存模块20包括第二锁存器201，第一锁存器101和第二锁存器201的结构相同。
在一种可能的设计中，第一锁存器101包括第一反相器71和第二反相器72，第一反相器71和第二反相器72的首尾相连，第二反相器72的控制端还连接Even_Clk。如图7所示，此处不再赘述。
在另一种可能的设计中，第一锁存器101包括第一反相器71、第二反相器72和第三反相器73，其中，第一反相器71和第二反相器72的首尾相连，第二反相器72的控制端还连接Even_Clk，第三反相器73的控制端接收收命令地址信号和Even_Clk，第三反相器73的输出端连接第一反相器71的控制端。如图8所示，此处不再赘述。
在另一种可能的设计中，第一锁存器101包括第一反相器71、第二反相器72、第三反相器73和第四反相器74。第四反相器74的控制端连接第一反相器71的输出端和Even_Clk。如图9所示，此处不再赘述。
在上述图13～15的基础上，下面结合图17对第一锁存器101进行说明。
图17为本申请提供的另一种锁存器的结构示意图一。如图17所示，第一锁存器101包括：第一反相器71、第二反相器72、第三反相器73、第四反相器74和第五反相器75。
其中，第一锁存器101包括第一反相器71、第二反相器72、第三反相器73、第四反相器74的连接关系，与图9中第一反相器71、第二反相器72、第三反相器73、第四反相器74的连接关系相同，此处不再描述。
第五反相器75的控制端与第四反相器74的输出端连接，第五反相器75的输出端输出Even_C/A信号。
图18为本申请提供的另一种锁存器的结构示意图二。在图17的基础上，如图18所示，第一锁存器101包括：第一反相器71、第二反相器72、第三反相器73、第四反相器74、第五反相器75和第六反相器76。
第六反相器76的控制端连接第五反相器75的输出端和Even_Clk，第五反相器75的输出端为第一信号锁存模块10的输出端。
第一锁存器101和第二锁存器201的结构相同，因此下面结合图19实施例对第二锁存器201进行说明。
图19为本申请提供的另一种第一锁存器101和第二锁存器201的结构示意图。在图18基础上，如图19所示，第二锁存器201包括：第一反相器71、第二反相器72、第三反相器73、第四反相器74、第五反相器75和第六反相器76。
在第二锁存器201中，第三反相器73的控制端连接C/A信号和Odd_Clk；具体的，第三反相器73的第一控制端接收C/A信号，第三反相器73的第二控制端接收CK1B信号，第三反相器73的第三控制端接收CK1T信号；
第二反相器72的控制端连接第一反相器71的输出端和Odd_Clk；具体的，第二反相器72的第一控制端与第一反相器71的输出端连接，第二反相器72的第二控制端连接CK1T信号，第二反相器72的第三控制端连接CK1B信号；
第四反相器74的控制端连接第一反相器71的输出端和Odd_Clk；具体的，第四反相器74的第一控制端与第一反相器71的输出端连接，第四反相器74的第一控制端连接CK1T信号，第四反相器74的第二控制端连接CK1B信号；
第五反相器75的控制端连接第四反相器74的输出端和第六反相器76的输出端；
第六反相器76的控制端连接第五反相器75的输出端和Odd_Clk；具体的，第六反相器76的第一控制端与第五反相器75的输出端连接，第六反相器76的第二控制端连接CK1T信号，第六反相器76的第三控制端连接CK1B信号；
第五反相器75的输出端输出Odd_C/A信号。
CK0T信号对应Even_Clk信号，CK0B信号对应Even_Clk的反相信号，CK1T信号对应Odd_Clk信号，CK1T信号对应Odd_Clk的反相信号。Even_Clk的反相信号与Even_Clk信号频率相同、相位相反；Odd_Clk的反相信号与Odd_Clk信号频率相同、相位相反。
图20为本申请提供的另一种信号处理电路的结构示意图四。在图15的基础上，如图20所示，在信号处理电路中，第一寄存器组50包括第一移位寄存器501，第二寄存器组60包括第二移位寄存器601，第一移位寄存器501具有与第二移位寄存器601相同的电路结构。
第一移位寄存器501与第一解码模块30连接，第一移位寄存器501接收Even_Clk和第一解码模块30提供的Even_CMD。
第二移位寄存器601与第二解码模块40连接，第二移位寄存器601接收Odd_Clk和第二解码模块40提供的Odd_CMD。
本申请还提供一种芯片，该芯片包括上述图1～13实施例中所示的一种信号处理电路，或者包括图14～20实施例中所示的另一种信号处理电路。
本申请还提供一种电子设备，电子设备包括上述芯片。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (23)

1.一种信号处理电路，其特征在于，包括：
第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；
第二信号锁存模块，其接收所述命令地址信号，由奇时钟驱动；
解码模块，其连接所述第一信号锁存模块和所述第二信号锁存模块，并输出控制信号；
其中，所述偶时钟和所述奇时钟的频率均等于基准时钟频率的一半，且所述偶时钟和所述奇时钟的上升沿与所述基准时钟的上升沿对齐。
2.根据权利要求1所述的信号处理电路，其特征在于，所述偶时钟的占空比等于所述奇时钟的占空比，所述占空比小于50％。
3.根据权利要求1或2所述的信号处理电路，其特征在于，还包括：
时钟整形电路，其接收所述基准时钟，其输出所述偶时钟和所述奇时钟。
4.根据权利要求3所述的信号处理电路，其特征在于，还包括：
第一寄存器组，其接收所述控制信号，由偶时钟驱动；
第二寄存器组，其接收所述控制信号，由奇时钟驱动。
5.根据权利要求4所述的信号处理电路，其特征在于，
所述第一信号锁存模块包括第一锁存器；
所述第二信号锁存模块包括第二锁存器；
所述第一锁存器和所述第二锁存器的结构相同。
6.根据权利要求5所述的信号处理电路，其特征在于，
所述第一锁存器包括第一反相器和第二反相器，所述第一反相器和所述第二反相器的首尾相连，所述第二反相器的控制端还连接所述偶时钟。
7.根据权利要求6所述的信号处理电路，其特征在于，
所述第一锁存器还包括第三反相器，其控制端接收所述收命令地址信号和所述偶时钟，其输出端连接所述第一反相器的控制端。
8.根据权利要求7所述的信号处理电路，其特征在于，
所述第一锁存器还包括第四反相器，其控制端连接所述第一反相器的输出端和所述偶时钟，其输出端作为所述第一信号锁存模块的输出端。
9.根据权利要求8所述的信号处理电路，其特征在于，所述解码模块包括第三锁存器；
所述第三锁存器包括第五反相器和第六反相器，所述第五反相器和所述第六反相器的首尾相连。
10.根据权利要求9所述的信号处理电路，其特征在于，所述第五反相器的控制端连接所述第一信号锁存模块的输出端和所述第二信号锁存模块的输出端。
11.根据权利要求4所述的信号处理电路，其特征在于，
所述第一寄存器组包括第一移位寄存器；
所述第二寄存器组包括第二移位寄存器；
所述第一移位寄存器具有与所述第二移位寄存器相同的电路结构。
12.一种信号处理电路，其特征在于，包括：
第一信号锁存模块，其接收命令地址信号，由偶时钟驱动；
第二信号锁存模块，其接收所述收命令地址信号，由奇时钟驱动；
第一解码模块，其连接所述第一信号锁存模块，并输出偶控制信号；
第二解码模块，其连接所述第二信号锁存模块，并输出奇控制信号；
其中，所述偶时钟和所述奇时钟的频率均等于基准时钟频率的一半，且所述偶时钟的上升沿与所述基准时钟的上升沿对齐，所述奇时钟的下降沿与所述基准时钟的上升沿对齐。
13.根据权利要求12所述的信号处理电路，其特征在于，所述偶时钟的占空比等于所述奇时钟的占空比，所述占空比等于50％。
14.根据权利要求12所述的信号处理电路，其特征在于，还包括：
第一寄存器组，接收所述偶控制信号，由偶时钟驱动；
第二寄存器组，接收所述奇控制信号，由奇时钟驱动。
15.根据权利要求14所述的信号处理电路，其特征在于，
所述第一信号锁存模块包括第一锁存器；
所述第二信号锁存模块包括第二锁存器；
所述第一锁存器和所述第二锁存器的结构相同。
16.根据权利要求15所述的信号处理电路，其特征在于，
所述第一锁存器包括第一反相器和第二反相器，所述第一反相器和所述第二反相器的首尾相连，所述第二反相器的控制端还连接所述偶时钟。
17.根据权利要求16所述的信号处理电路，其特征在于，
所述第一锁存器还包括第三反相器，其控制端接收所述收命令地址信号和所述偶时钟，其输出端连接所述第一反相器的控制端。
18.根据权利要求17所述的信号处理电路，其特征在于，
所述第一锁存器还包括第四反相器，其控制端连接所述第一反相器的输出端和所述偶时钟。
19.根据权利要求18所述的信号处理电路，其特征在于，
所述第一锁存器还包括第五反相器，其控制端连接所述第四反相器的输出端。
20.根据权利要求19所述的信号处理电路，其特征在于，
所述第一锁存器还包括第六反相器，其控制端连接与所述第五反相器的输出端和所述偶时钟，所述第五反相器的输出端为所述第一信号锁存模块的输出端。
21.根据权利要求14所述的信号处理电路，其特征在于，
所述第一寄存器组包括第一移位寄存器；
所述第二寄存器组包括第二移位寄存器；
所述第一移位寄存器具有与所述第二移位寄存器相同的电路结构。
22.一种芯片，其特征在于，所述芯片包括权利要求1-11中任一项或者12-21中任一项所述的信号处理电路。
23.一种电子设备，其特征在于，所述电子设备包括权利要求22所述的芯片。
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