TW201445276A - 在電路中的時脈樹與其合成方法及操作方法 - Google Patents

在電路中的時脈樹與其合成方法及操作方法 Download PDF

Info

Publication number
TW201445276A
TW201445276A TW103117373A TW103117373A TW201445276A TW 201445276 A TW201445276 A TW 201445276A TW 103117373 A TW103117373 A TW 103117373A TW 103117373 A TW103117373 A TW 103117373A TW 201445276 A TW201445276 A TW 201445276A
Authority
TW
Taiwan
Prior art keywords
power mode
clock
power
buffer
channel
Prior art date
Application number
TW103117373A
Other languages
English (en)
Other versions
TWI544305B (zh
Inventor
聶佑庭
黃世旭
張世杰
Original Assignee
財團法人工業技術研究院
中原大學
國立清華大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院, 中原大學, 國立清華大學 filed Critical 財團法人工業技術研究院
Priority to TW103117373A priority Critical patent/TWI544305B/zh
Priority to US14/509,055 priority patent/US9477258B2/en
Publication of TW201445276A publication Critical patent/TW201445276A/zh
Application granted granted Critical
Publication of TWI544305B publication Critical patent/TWI544305B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種在電路中時脈樹與其合成方法及操作方法。時脈樹包括至少二子時脈樹、至少二電源模式感知緩衝器以及一電源模式控制電路。所述至少二電源模式感知緩衝器分別延遲一系統時脈後做為工作時脈，以分別提供所述工作時脈給該些子時脈樹。電源模式控制電路分別提供至少二第一電源資訊給至少二功能模組，以分別決定所述功能模組的電源模式。電源模式控制電路分別提供至少二第二電源資訊給所述至少二電源模式感知緩衝器，以分別決定所述電源模式感知緩衝器的延遲時間。

Description

在電路中的時脈樹與其合成方法及操作方法
本揭露是有關於一種電子電路，且特別是有關於一種在電路中的時脈樹、該時脈樹的合成方法以及該時脈樹的操作方法。
為達到節省能源的目的，採用不同的電源模式(Power Mode)的積體電路設計已經被廣泛採用。圖1說明傳統積體電路100中時脈樹(或時脈網路)的示意圖。請參照圖1，同一個積體電路(或晶片)100可能會被區分為微處理機單元(micro-processor unit,MPU)功能模組110與數位信號處理器(digital signal processor,DSP)功能模組120等多個不同的功能模組。在全速操作(full speed)的電源模式中，基於積體電路100內部(或外部)控制電路的操作，MPU功能模組110與DSP功能模組120均操作於最大電源電壓。例如，MPU功能模組110的電源電壓VMPU與DSP功能模組120的電源電壓VDSP均為1.0V。在某一操作條件的電源模式中，MPU功能模組110的電源電壓VMPU維持在1.0V，而DSP功能模組120 的電源電壓VDSP則可以被調降，例如調降至0.4V，以節省電能。在另一操作條件的電源模式中，DSP功能模組120的電源電壓VDSP維持在1.0V，而MPU功能模組110的電源電壓VMPU則可以被調降至低電壓，例如調降至0.4V。當進入閒置(idle)的電源模式中，MPU功能模組110的電源電壓VMPU與DSP功能模組120的電源電壓VDSP均可以被調降至0.4V，以達到節省能源的目的。
在時脈樹合成(Clock Tree Synthesis,CTS)階段，電子設計自動化(Electronic Design Automation,EDA)軟體可以自動合成出時脈樹。一般時脈樹是使用多個時脈緩衝器(clock buffer)，例如圖1中所繪示的時脈緩衝器101~107，以將系統時脈CLK增益後傳送至下一個時脈緩衝器或其他元件。系統時脈CLK可以透過此時脈樹而被傳送至積體電路100內部的各個元件(未繪示)，例如積體電路100內部的暫存器(register)及/或其他受控於系統時脈CLK的元件。理想上，系統時脈CLK透過此時脈樹而同時地到達積體電路100內部的各個元件。一般而言，傳遞路徑、負載、…等差異因素會導致系統時脈CLK到達積體電路100內部各個元件的時間(即時脈潛時，clock latency)不一致，而系統時脈CLK到達不同元件的時間差異便稱為時脈差異(clock skew)。
EDA軟體可以針對某一種操作條件而各別增減時脈緩衝器的數量，來達到調整時脈緩衝器101~107的延遲時間，使時脈差異達到最佳化(最小化)。例如，針對全速操作的電源模式(MPU功能模組110與DSP功能模組120的電源電壓均為1.0V)而使 MPU功能模組110與DSP功能模組120的時脈潛時分別為0.28ns與0.23ns，因此時脈差異為0.05ns。然而，電源電壓對時脈緩衝器的時脈延遲有很大的影響，因此不同的電源模式會使系統時脈到達各功能模組的時間產生不容忽視的變化。表1說明了圖1所示MPU功能模組110與DSP功能模組120分別於不同電源模式下的時脈差異。當DSP功能模組120的電源電壓VDSP從1.0V被調降至0.4V時，DSP功能模組120的時脈潛時會增加為7.00ns，使得MPU功能模組110與DSP功能模組120之間的時脈差異會對應的增加為7.00-0.28=6.72ns。當MPU功能模組110的電源電壓VMPU從1.0V被調降至0.4V時，MPU功能模組110的時脈潛時會增加為9.37ns，使得MPU功能模組110與DSP功能模組120之間的時脈差異會對應的增加為9.37-0.23=9.14ns。當MPU功能模組110的電源電壓VMPU與DSP功能模組120的電源電壓VDSP均從1.0V被調降至0.4V時，MPU功能模組110的時脈潛時會增加為9.37ns，而DSP功能模組120的時脈潛時會增加為7.00ns，使得MPU功能模組110與DSP功能模組120之間的時脈差異會對應的增加為9.37-7.00=2.37ns。因此，圖1所示之時脈樹難以滿足所有電源模式下的時脈差異限制。
一般而言，多電源模式設計的時脈同步，可以分成幾類 作法：(1)非同步設計(asynchronous design)；(2)運用可調延遲緩衝器(Adjustable Delay Buffer,ADB)；(3)運用延時鎖定迴路(Delay Locked Loop,DLL)。若設計採用非同步架構，需要制定「信號交換協議(handshake protocol)」，這會增加系統設計及驗證的困難度，此外，還需要額外的同步電路來處理數據同步。若運用「可調延遲緩衝器」或「延時鎖定迴路」，皆須從時脈樹中多個末端回傳時脈信號來進行相位比較，因此需要額外的可調延遲緩衝器或延時鎖定迴路電路設計及擺置，其付出的面積成本不容忽視。另外，「可調延遲緩衝器」或「延時鎖定迴路」需要額外的參考時脈(reference clock)，而參考時脈的選擇亦會影響到時脈同步設計的效能。
本揭露提供一種在電路中時脈樹與其合成方法及操作方法，來降低各功能模組(function module)之間因操作在不同電源模 式下所產生的時脈差異(clock skew)。
本揭露實施例提出一種在電路中的時脈樹，包括第一子 時脈樹、第二子時脈樹、至少一第一通道電源模式感知緩衝器(power-mode-aware buffer,PMA buffer)、至少一第二通道電源模式感知緩衝器以及一電源模式控制電路。第一子時脈樹配置於該電路的第一功能模組中，以傳遞第一工作時脈給第一功能模組中的不同元件。第二子時脈樹配置於該電路的第二功能模組中，以傳遞第二工作時脈給第二功能模組中的不同元件。所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹與系統時脈之間。所述至少一第一通道電源模式感知緩衝器將系統時脈延遲一第一延遲時間後做為所述第一工作時脈，以提供給該第一子時脈樹。所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹與系統時脈之間。所述至少一第二通道電源模式感知緩衝器將系統時脈延遲一第二延遲時間後做為所述第二工作時脈而提供給該第二子時脈樹。電源模式控制電路耦接至所述至少一第一通道電源模式感知緩衝器、所述至少一第二通道電源模式感知緩衝器、該第一功能模組與該第二功能模組。電源模式控制電路藉由至少二第一電源資訊決定該第一功能模組與該第二功能模組的電源模式。電源模式控制電路提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二通道電源模式感知緩衝器，以決定該第一延遲時間與該第二延遲時間。
本揭露實施例提出一種在電路中時脈樹的合成方法。該 合成方法包括：於所述電路的第一功能模組中配置第一子時脈樹，以傳遞第一工作時脈給第一功能模組中的不同元件；於所述電路的第二功能模組中配置第二子時脈樹，以傳遞第二工作時脈給第二功能模組中的不同元件；配置至少一第一通道電源模式感知緩衝器以將一系統時脈延遲一第一延遲時間後做為所述第一工作時脈給第一子時脈樹，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與該系統時脈之間；配置至少一第二通道電源模式感知緩衝器，以將該系統時脈延遲一第二延遲時間後做為所述第二工作時脈給第二子時脈樹，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與該系統時脈之間；以及配置一電源模式控制電路，其中該電源模式控制電路經配置藉由至少二第一電源資訊決定該第一功能模組與該第二功能模組的電源模式，以及該電源模式控制電路經配置以提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二電源模式感知緩衝器而決定該第一延遲時間與該第二延遲時間。其中所述至少二第一電源資訊不相依於所述至少二第二電源資訊。
本揭露實施例提出一種在電路中時脈樹的操作方法，其中該時脈樹包括至少一第一通道電源模式感知緩衝器、至少一第二通道電源模式感知緩衝器、配置於該電路的第一功能模組中之第一子時脈樹與配置於該電路的第二功能模組中之第二子時脈樹。該操作方法包括：由所述第一子時脈樹傳遞第一工作時脈給 第一功能模組中的不同元件；由所述第二子時脈樹傳遞第二工作時脈給第二功能模組中的不同元件；由所述至少一第一通道電源模式感知緩衝器將系統時脈延遲第一延遲時間後做為所述第一工作時脈以提供給該第一子時脈樹，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與該系統時脈之間；由所述至少一第二通道電源模式感知緩衝器將系統時脈延遲第二延遲時間後做為所述第二工作時脈以提供給該第二子時脈樹，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與該系統時脈之間；分別提供至少二第一電源資訊給該第一功能模組與該第二功能模組，以分別決定該第一功能模組與該第二功能模組的電源模式；以及分別提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二通道電源模式感知緩衝器，以分別決定該第一延遲時間與該第二延遲時間。其中所述至少二第一電源資訊不相依於所述至少二第二電源資訊。
基於上述，本揭露實施例利用不相依於第一電源資訊的 第二電源資訊分別調控不同通道的電源模式感知緩衝器的延遲時間，來降低各功能模組之間因操作在不同電源模式下所產生的時脈差異。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。
100、200、300‧‧‧積體電路
101~107‧‧‧時脈緩衝器
110‧‧‧MPU功能模組
120‧‧‧DSP功能模組
210、310‧‧‧電源模式控制電路
220、230、320_1、320_2、320_m、330_1、330_2、330_n‧‧‧電源模式感知緩衝器
221、222、231、232、321、322、331、332、811、812、821、822、831、832、841、842‧‧‧延遲通道
223、233、323、333、813、823、833、843‧‧‧切換單元
320‧‧‧第一通道電源模式感知緩衝器
330‧‧‧第二通道電源模式感知緩衝器
325、335‧‧‧電壓位準轉換器
C11、C21‧‧‧控制電壓
C12、C22、SE11、SE12、SE21、SE22‧‧‧選擇信號
CLK‧‧‧系統時脈
F1‧‧‧第一功能模組
F2‧‧‧第二功能模組
S1、S2、S3、S3_1、S3_2、S3_m、S4、S4_1、S4_2、S4_n‧‧‧電源資訊
S610~S630、S710~S740‧‧‧步驟
VDSP‧‧‧DSP功能模組120的電源電壓
VMPU‧‧‧MPU功能模組110的電源電壓
VP11、VP12、VP21、VP22‧‧‧電源電壓
圖1說明傳統積體電路中時脈樹的示意圖。
圖2是依照實施例說明在積體電路中電源模式感知時脈樹的電路示意圖。
圖3是依照本揭露實施例說明在積體電路中時脈樹的電路示意圖。
圖4是依照本揭露另一實施範例說明圖3中電源模式感知緩衝器的電路示意圖。
圖5是依照本揭露實施範例說明圖4中電源模式感知緩衝器的電路示意圖。
圖6是依照本揭露又一實施範例說明圖3中第一通道電源模式感知緩衝器與第二通道電源模式感知緩衝器的電路方塊示意圖。
圖7是依照本揭露一實施範例說明圖6中第一通道電源模式感知緩衝器與第二通道電源模式感知緩衝器的電路方塊示意圖。
圖8是依照本揭露另一實施範例說明圖6中第一通道電源模式感知緩衝器與第二通道電源模式感知緩衝器的電路方塊示意圖。
圖9是依照本揭露更一實施範例說明圖8中第一通道電源模式感知緩衝器與第二通道電源模式感知緩衝器的電路方塊示意圖。
圖10是依照本揭露實施例說明一種在積體電路中時脈樹的合成方法流程示意圖。
圖11是依照本揭露實施例說明一種在積體電路中時脈樹的操作方法流程示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦 接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖2是依照實施例說明在積體電路200中電源模式感知時脈樹的電路示意圖。此積體電路200具有至少二個功能模組。例如，圖2所繪示的第一功能模組F1與第二功能模組F2。第一功能模組F1與第二功能模組F2可能是微處理器、微控制器、數位信號處理器、記憶體及/或通訊電路，或是其他功能電路。例如，第一功能模組F1可以是圖1所示的微處理機單元MPU功能模組110，而第二功能模組F2則可以是圖1所示的DSP功能模組120。值得注意的是，雖然圖2只繪示出兩個功能模組，應用本實施例 者可以依據圖2之教示而類推至更多個功能模組。
積體電路200內部(或外部)的電源模式控制電路210可以分別提供至少二個第一電源資訊給所述至少二功能模組，以分別決定所述至少二功能模組的電源模式。例如，電源模式控制電路210可以分別藉由電源資訊S1與電源資訊S2而改變第一功能模組F1與第二功能模組F2的電源模式。第一功能模組F1可以依據電源資訊S1而決定其電源模式，例如操作於1.0V、0.9V、0.4V或其他電源電壓。第二功能模組F2可以依據電源資訊S2而決定其電源模式，例如操作於1.0V、0.9V、0.4V、0V或其他電源電壓。
圖2所示電源模式感知時脈樹包括配置於所述至少二功能模組(例如F1與F2)內的子時脈樹以及在所述至少二功能模組外的至少二電源模式感知緩衝器(例如220與230)。在時脈樹合成時，電子設計自動化(EDA)軟體可以自動在第一功能模組F1與第二功能模組F2內配置相對應的子時脈樹。EDA軟體可以針對某一種電源模式(例如全速操作的條件下)而各別調整子時脈樹內各緩衝器的延遲時間，使在模組級的子時脈樹上，其時脈差異達到最佳化(最小化)。
在時脈樹的合成過程中，於積體電路200中配置電源模式感知緩衝器220與230，以及分別在功能模組F1與F2內配置對應的子時脈樹，如圖2所示。電源模式感知緩衝器220與230可以分別依據電源資訊S1與S2而決定系統時脈CLK的延遲時 間，並分別將系統時脈CLK延遲後做為工作時脈，然後分別將該工作時脈提供給功能模組F1與F2的子時脈樹。功能模組F1與F2內的子時脈樹將所接收到的延遲時脈傳遞至所屬功能模組內部各個元件(未繪示)，例如功能模組內部的暫存器(register)及/或其他受控於系統時脈CLK的元件。
在時脈樹最佳化上，本實施例運用電源模式感知緩衝器220與230來改善多重電源模式下的時脈差異。電源模式感知緩衝器220與230可以依據不同的電源模式產生相對於該模式的時脈延遲。例如，當電源資訊S1與S2所設定的電源模式表示功能模組F1與F2均操作於某電壓V1時，對時脈樹的時脈延遲進行最佳化，以決定電源模式感知緩衝器220與230中對應於電壓V1的延遲時間。
對圖2所示實施例的電源模式感知時脈樹進行時脈延遲最佳化後，電源模式感知緩衝器220包含延遲通道221、延遲通道222與切換單元223，而電源模式感知緩衝器230包含延遲通道231、延遲通道232與切換單元233。於本實施例中，假設電源資訊S1為提供第一功能模組F1所需操作電能的電源電壓，而電源資訊S2為提供第二功能模組F2所需操作電能的電源電壓。
切換單元223的第一選擇端與第二選擇端分別耦接於延遲通道221與延遲通道222，而切換單元223的共同端耦接至第一功能模組F1的子時脈樹的輸入端。切換單元223依據第一功能模組F1的電源資訊S1而選擇將延遲通道221或222的輸出端電性 連接至第一功能模組F1的子時脈樹的輸入端。例如，當電源資訊S1表示第一功能模組F1的電源電壓為高電壓H(例如1.0V)時，切換單元223將延遲通道222的輸出端電性連接至第一功能模組F1的子時脈樹的輸入端。當電源資訊S1表示第一功能模組F1的電源電壓為低電壓L(例如0.4V)時，切換單元223將延遲通道221的輸出端電性連接至第一功能模組F1的子時脈樹的輸入端。
切換單元233的第一選擇端與第二選擇端分別耦接於延遲通道231與延遲通道232，而切換單元233的共同端耦接至第二功能模組F2的子時脈樹的輸入端。切換單元233依據第二功能模組F2的電源資訊S2而選擇將延遲通道231或232的輸出端電性連接至第二功能模組F2的子時脈樹的輸入端。例如，當電源資訊S2表示第二功能模組F2的電源電壓為高電壓H(例如1.0V)時，切換單元233將延遲通道232的輸出端電性連接至第二功能模組F2的子時脈樹的輸入端。當電源資訊S2表示第二功能模組F2的電源電壓為低電壓L(例如0.4V)時，切換單元233將延遲通道231的輸出端電性連接至第二功能模組F2的子時脈樹的輸入端。
於本實施例中，假設延遲通道221、延遲通道222、延遲通道231與延遲通道232所使用的時脈緩衝器在電源電壓1.0V下的時脈延遲為0.04ns，且時脈緩衝器在電源電壓0.4V下的時脈延遲為2.38ns。另假設功能模組F1與F2在電源電壓1.0V下的時脈潛時分別為0.28ns與0.23ns，而功能模組F1與F2在電源電壓0.4V下的時脈潛時分別為9.37ns與7.00ns。對圖2所示實施例 的電源模式感知時脈樹進行時脈延遲最佳化後，延遲通道221配置0個時脈緩衝器，延遲通道222配置227個時脈緩衝器，延遲通道231配置59個時脈緩衝器，而延遲通道232配置228個時脈緩衝器。表2說明了圖2所示功能模組F1與F2分別於不同電源模式下的時脈差異。
針對全速操作的電源模式1(即功能模組F1與F2的電源電壓均為1.0V)，電源模式感知緩衝器220與230可以依據電源資訊S1與S2而分別選擇延遲通道222與232。因此，功能模組F1的時脈潛時為(0.04*227)+0.28=9.08+0.28=9.36ns，而功能模組F2的時脈潛時為(0.04*228)+0.23=9.12+0.23=9.35ns，因此時脈差異達到最佳化(9.36-9.35=0.01ns)。
當電源資訊S1與S2表示目前操作於電源模式2時，功能模組F1操作於最大電壓(例如操作於1.0V)，而功能模組F2降低其電源電壓(例如操作於0.4V)。於電源模式2時，電源模式感知緩衝器220與230可以依據電源資訊S1與S2而分別選擇延遲通道222與231。因此，功能模組F1的時脈潛時為(0.04*227)+0.28 =9.08+0.28=9.36ns，而功能模組F2的時脈潛時為(0.04*59)+7.00=2.36+7.00=9.36ns，因此時脈差異達到最佳化(9.36-9.36=0.00ns)。
當電源資訊S1與S2表示目前操作於電源模式3時，功能模組F1降低其電源電壓(例如操作於0.4V)，而功能模組F2操作於最大電壓(例如操作於1.0V)。於電源模式3時，電源模式感知緩衝器220與230可以依據電源資訊S1與S2而分別選擇延遲通道221與232。因此，功能模組F1的時脈潛時為(0.04*0)+9.37=0+9.37=9.37ns，而功能模組F2的時脈潛時為(0.04*228)+0.23=9.12+0.23=9.35ns，因此時脈差異達到最佳化(9.37-9.35=0.02ns)。
當電源資訊S1與S2表示目前操作於電源模式4時，功能模組F1與功能模組F2均降低其電源電壓(例如操作於0.4V)。於電源模式4時，電源模式感知緩衝器220與230可以依據電源資訊S1與S2而分別選擇延遲通道221與231。因此，功能模組F1的時脈潛時為(0.04*0)+9.37=0+9.37=9.37ns，而功能模組F2的時脈潛時為(0.04*59)+7.00=2.36+7.00=9.36ns，因此時脈差異達到最佳化(9.37-9.36=0.01ns)。
因此，依照功能模組F1與功能模組F2之間電源模式的切換操作，電源模式感知緩衝器220與230可以動態地對應補償功能模組F1與功能模組F2之間的時脈潛時差異，使得整體時脈樹的時脈差異仍然能夠符合設計規範。然而，圖2所示電源模式 感知緩衝器220與230需要使用227+59+228=514個時脈緩衝器。數量龐大的時脈緩衝器不但會消耗可觀的功率，而且也會佔據不小的晶片面積。
圖3是依照本揭露實施例說明在積體電路300中時脈樹的電路示意圖。圖3所示實施例可以參照圖2的相關說明而類推之。請參照圖3，除了至少二個功能模組(例如第一功能模組F1與第二功能模組F2)之外，積體電路300還包括時脈樹。所述時脈樹包括第一子時脈樹、第二子時脈樹、至少一第一通道電源模式感知緩衝器320、至少一第二通道電源模式感知緩衝器330與電源模式控制電路310。於圖3所示實施例中，所述第一子時脈樹配置於第一功能模組F1中，以傳遞第一工作時脈給第一功能模組F1中的不同元件；所述第二子時脈樹配置於第二功能模組F2中，以傳遞第二工作時脈給第二功能模組F2中的不同元件。圖3所示第一功能模組F1與第二功能模組F2可以參照圖2所示第一功能模組F1與第二功能模組F2的相關說明，故不再贅述。值得注意的是，雖然圖3只繪示出兩個功能模組F1與F2，應用本實施例者可以依據圖3之教示而類推至更多個功能模組。
第一通道電源模式感知緩衝器320耦接至第一功能模組F1的第一子時脈樹的輸入端，而第二通道電源模式感知緩衝器330耦接至第二功能模組F2的第二子時脈樹的輸入端。第一通道電源模式感知緩衝器320將系統時脈CLK延遲第一延遲時間後做為第一功能模組F1所需的第一工作時脈，以提供所述第一工作時脈給 第一功能模組F1中的第一子時脈樹的時脈輸入端。第二通道電源模式感知緩衝器330延遲系統時脈CLK後做為第二功能模組F2所需的第二工作時脈，以提供所述第二工作時脈給第二功能模組F2中的第二子時脈樹的時脈輸入端。
電源模式控制電路310耦接至第一通道電源模式感知緩衝器320、第二通道電源模式感知緩衝器330、第一功能模組F1與第二功能模組F2。電源模式控制電路310藉由至少二第一電源資訊(例如電源資訊S1與電源資訊S2)決定第一功能模組F1與第二功能模組F2的電源模式。另外，電源模式控制電路310分別提供至少二第二電源資訊(例如電源資訊S3與電源資訊S4)給第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330，以分別決定第一通道電源模式感知緩衝器320的第一延遲時間與第二通道電源模式感知緩衝器330的第二延遲時間。其中，所述至少二第一電源資訊(S1與S2)獨立於所述至少二第二電源資訊(S3與S4)。
電源資訊S1與電源資訊S2可以任何方式實現之。例如，在一些實施例中，電源資訊S1與電源資訊S2可以是電源模式控制信號。第一功能模組F1依據第一電源模式控制信號S1決定該第一功能模組F1的電源電壓，而第二功能模組F2依據第二電源模式控制信號S2決定第二功能模組F2的電源電壓。又例如，在另一些實施例中，電源資訊S1與電源資訊S2可以是電源電壓。第一電源電壓S1提供第一功能模組F1所需之操作電能，而第二 電源電壓S2提供該第二功能模組F2所需之操作電能。
第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330可以任何方式實現之。例如，在一些實施例中，第一通道電源模式感知緩衝器320包括單一個電源模式感知緩衝器(在此稱第一電源模式感知緩衝器)，以及第二通道電源模式感知緩衝器330包括單一電源模式感知緩衝器(在此稱第二電源模式感知緩衝器)。第一電源模式感知緩衝器耦接至第一功能模組F1內部的第一子時脈樹，以及第二電源模式感知緩衝器耦接至第二功能模組F2內部的第二子時脈樹。所述至少二第二電源資訊(S3與S4)包括第一控制電壓與第二控制電壓。第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的輸入端接收系統時脈CLK。第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器受控於第一控制電壓S3而將系統時脈CLK延遲第一延遲時間後做為第一工作時脈。第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的輸出端耦接至第一功能模組F1的第一子時脈樹的時脈輸入端，以提供該第一工作時脈。第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的輸入端接收系統時脈CLK。第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器受控於第二控制電壓S4而將系統時脈CLK延遲第二延遲時間後做為第二工作時脈。第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的輸出端耦接至第二功能模組F2的第二子時脈樹的時脈輸入端，以提供該第二工作時脈。
於本實施例中，假設第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器與第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器在電源電壓1.0V下的時脈延遲為0.04ns，而在電源電壓0.4V下的時脈延遲為7.91ns。另假設功能模組F1與F2在電源電壓1.0V下的時脈潛時分別為0.28ns與0.23ns，而在電源電壓0.4V下的時脈潛時分別為9.37ns與7.00ns。表3說明了圖3所示功能模組F1與F2分別於不同電源模式下的時脈差異。
當所述第一電源資訊(S1與S2)表示目前操作於電源模式1時，第一功能模組F1與第二功能模組F2的電源電壓均為高電壓(例如1.0V)。在此電源模式1時，電源模式控制電路310藉由所述至少二第二電源資訊(S3與S4)控制第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330，以使第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的電源電壓與第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的電源電壓均為高電壓(例如1.0V)。對圖3所示實施例的電 源模式感知時脈樹進行時脈延遲最佳化後，針對全速操作的電源模式(功能模組F1與F2的電源電壓均為1.0V)，功能模組F1的時脈潛時為0.04+0.28=0.32ns，而功能模組F2的時脈潛時為0.04+0.23=0.27ns，因此時脈差異達到最佳化(0.32-0.27=0.05ns)。
當所述第一電源資訊(S1與S2)表示目前操作於電源模式2時，第一功能模組F1的電源電壓大於第二功能模組F2的電源電壓，例如第一功能模組F1的電源電壓為1.0V而第二功能模組F2的電源電壓為0.4V。在此電源模式2中，電源模式控制電路310藉由所述至少二第二電源資訊(S3與S4)分別控制電源模式感知緩衝器320與330，以使第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的電源電壓小於第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的電源電壓，例如使第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的電源電壓為低電壓(例如0.4V)而第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的電源電壓為高電壓(例如1.0V)。因此，功能模組F1的時脈潛時為7.91+0.28=8.19ns，而功能模組F2的時脈潛時為0.04+7.00=7.04ns，因此時脈差異為8.19-7.04=1.15ns。
當所述至少二第一電源資訊(S1與S2)表示目前操作於電源模式3時，第一功能模組F1的電源電壓小於第二功能模組F2的電源電壓，例如第一功能模組F1的電源電壓為0.4V而第二 功能模組F2的電源電壓為1.0V。在此電源模式3中，電源模式控制電路310藉由所述至少二第二電源資訊(S3與S4)分別控制電源模式感知緩衝器320與330，以使第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的電源電壓大於第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的電源電壓，例如第一通道電源模式感知緩衝器320的第一電源模式感知緩衝器的電源電壓為1.0V而第二通道電源模式感知緩衝器330的第二電源模式感知緩衝器的電源電壓為0.4V。因此，功能模組F1的時脈潛時為0.04+9.37=9.41ns，而功能模組F2的時脈潛時為7.91+0.23=8.14ns，因此時脈差異為9.41-8.14=1.27ns。所以，電源模式感知緩衝器320與330可以動態地對應補償功能模組F1與功能模組F2在不同電源模式下的時脈潛時差異，使得整體時脈樹的時脈差異能夠符合設計規範。
圖4是依照本揭露另一實施範例說明圖3中電源模式感知緩衝器320與330的電路示意圖。於本實施例中，電源資訊S3包括選擇信號C12與控制電壓C11，而電源資訊S4包括選擇信號C22與控制電壓C21。第一通道電源模式感知緩衝器320包括由多個延遲通道(例如圖4所示321與322)與切換單元323所形成的第一電源模式感知緩衝器，而第二通道電源模式感知緩衝器330包括由多個延遲通道(例如圖4所示331與332)與切換單元333所形成的第二電源模式感知緩衝器。其中，切換單元323與333可以是開關、多工器或其他選擇電路。
所述第一電源模式感知緩衝器的輸入端(即延遲通道321與322的輸入端)接收系統時脈CLK。第一電源模式感知緩衝器的切換單元323受控於選擇信號C12而從多個延遲通道中選擇一個擇定延遲通道。切換單元323依據選擇信號C12而選擇將延遲通道321與322其中一者的輸出端電性連接至第一功能模組F1的第一子時脈樹。第一通道電源模式感知緩衝器320的擇定延遲通道受控於控制電壓C11而將系統時脈CLK延遲一段第一延遲時間後做為第一工作時脈，以及將該第一工作時脈經由切換單元323提供給第一功能模組F1的第一子時脈樹的時脈輸入端。其中，延遲通道321與322的延遲時間受控於控制電壓C11。
該第二電源模式感知緩衝器的輸入端(即延遲通道331與332的輸入端)接收系統時脈CLK，該第二電源模式感知緩衝器的切換單元333受控於選擇信號C22而從多個延遲通道中選擇一個擇定延遲通道。切換單元333依據選擇信號C22而選擇將延遲通道331與332其中一者的輸出端電性連接至第二功能模組F2的第二子時脈樹。第二通道電源模式感知緩衝器330的擇定延遲通道受控於控制電壓C21而將系統時脈CLK延遲一段第二延遲時間後做為第二工作時脈，以及將該第二工作時脈經由切換單元333提供給第二功能模組F2的第二子時脈樹的時脈輸入端。其中，延遲通道331與332的延遲時間受控於控制電壓C21。
圖5是依照本揭露實施範例說明圖4中電源模式感知緩衝器320與330的電路示意圖。請參照圖5，於本實施例中，延遲 通道321配置0個時脈緩衝器，延遲通道322配置2個時脈緩衝器，延遲通道331配置1個時脈緩衝器，延遲通道332配置3個時脈緩衝器。其中，假設延遲通道321、322、331與332所使用的時脈緩衝器在電源電壓1.0V下的時脈延遲為0.04ns，而在電源電壓0.4V下的時脈延遲為2.38ns，以及假設切換單元323與333在電源電壓1.0V下的時脈延遲為0.12ns，而在電源電壓0.4V下的時脈延遲為2.50ns。另假設功能模組F1與F2在電源電壓1.0V下的時脈潛時分別為0.28ns與0.23ns，而在電源電壓0.4V下的時脈潛時分別為9.37ns與7.00ns。表4說明了圖5所示功能模組F1與F2分別於不同電源模式下的時脈差異。
針對全速操作的電源模式1(即功能模組F1與F2的電源電壓均為1.0V)，電源模式控制電路310藉由選擇信號C12(此時為邏輯0)控制切換單元323去選擇將延遲通道321的輸出端電性連接至第一功能模組F1的第一子時脈樹，而電源模式控制電路310藉由選擇信號C22(此時為邏輯0)控制切換單元333去選擇將延遲通道331的輸出端電性連接至第二功能模組F2的第二子時 脈樹。此時，依據控制電壓C11與C21，延遲通道321、切換單元323、延遲通道331與切換單元333的電源電壓均為1.0V。因此，功能模組F1的時脈潛時為0.00+0.12+0.28=0.40ns，而功能模組F2的時脈潛時為0.04+0.12+0.23=0.39ns，因此時脈差異為0.40-0.39=0.01ns。
當電源資訊S1與S2表示目前操作於電源模式2時，功能模組F1操作於最大電壓(例如操作於1.0V)，而功能模組F2降低其電源電壓(例如操作於0.4V)。於電源模式2時，電源模式控制電路310藉由選擇信號C12(此時為邏輯1)控制切換單元323去選擇將延遲通道322的輸出端電性連接至第一功能模組F1的第一子時脈樹，而電源模式控制電路310藉由選擇信號C22(此時為邏輯0)控制切換單元333去選擇將延遲通道331的輸出端電性連接至第二功能模組F2的第二子時脈樹。此時，依據控制電壓C11與C21，延遲通道322與切換單元323的電源電壓均為0.4V，而延遲通道331與切換單元333的電源電壓均為1.0V。因此，功能模組F1的時脈潛時為(2.38*2)+2.50+0.28=7.54ns，而功能模組F2的時脈潛時為0.04+0.12+7.00=7.16ns，因此時脈差異為7.54-7.16=0.38ns。
當電源資訊S1與S2表示目前操作於電源模式3時，功能模組F1降低其電源電壓(例如操作於0.4V)，而功能模組F2操作於最大電壓(例如操作於1.0V)。於電源模式3時，電源模式控制電路310藉由選擇信號C12(此時為邏輯0)控制切換單元323 去選擇將延遲通道321的輸出端電性連接至第一功能模組F1的第一子時脈樹，而電源模式控制電路310藉由選擇信號C22(此時為邏輯1)控制切換單元333去選擇將延遲通道332的輸出端電性連接至第二功能模組F2的第二子時脈樹。此時，依據控制電壓C11與C21，延遲通道321與切換單元323的電源電壓均為1.0V，而延遲通道332與切換單元333的電源電壓均為0.4V。因此，功能模組F1的時脈潛時為0.00+0.12+9.37=9.49ns，而功能模組F2的時脈潛時為(2.38*3)+2.50+0.23=9.87ns，因此時脈差異為9.87-9.49=0.38ns。
當電源資訊S1與S2表示目前操作於電源模式4時，功能模組F1與功能模組F2均降低其電源電壓(例如操作於0.4V)。於電源模式4時，電源模式控制電路310藉由選擇信號C12(此時為邏輯0)控制切換單元323去選擇將延遲通道321的輸出端電性連接至第一功能模組F1的第一子時脈樹，而電源模式控制電路310藉由選擇信號C22(此時為邏輯0)控制切換單元333去選擇將延遲通道331的輸出端電性連接至第二功能模組F2的第二子時脈樹。此時，依據控制電壓C11與C21，延遲通道321、切換單元323、延遲通道331與切換單元333的電源電壓均為0.4V。因此，功能模組F1的時脈潛時為0.00+2.50+9.37=11.87ns，而功能模組F2的時脈潛時為2.38+2.50+7.00=11.88ns，因此時脈差異為11.88-11.87=0.01ns。
因此，依照功能模組F1與功能模組F2的電源模式的切 換操作，電源模式感知緩衝器320與330可以動態地對應補償功能模組F1與功能模組F2之間的時脈潛時差異，使得整體時脈樹的時脈差異仍然能夠符合設計規範。相較於圖2所示電源模式感知緩衝器220與230需要使用227+59+228=514個時脈緩衝器，圖5所示電源模式感知緩衝器320與330只需要使用2+1+3=6個時脈緩衝器。時脈緩衝器的數量大幅減少，可以節省消耗功率與晶片面積。
綜上所述，在多個不同的電源模式下，圖2所示電源模式感知時脈樹以固定電壓供電給的電源模式感知緩衝器220與230，以及由電源模式感知緩衝器220與230來降低功能模組F1與F2之間的時脈差異。在功能模組F1與F2之間電壓差異不大的情形下(例如功能模組F1與F2的電源電壓分別為0.9V與1.2V，僅差距0.3V)，此圖2所示電源模式感知時脈樹可以有效控制不同電源模式間的時脈差異。但是，當電源模式的電源電壓下降到超低電壓(Ultra-low voltage)狀態時候，功能模組之間的電壓差異非常大(例如功能模組F1與F2的電源電壓分別為1.0V與0.4V，差距0.6V)，而各功能模組間的時脈差異更是顯著。可以預見的是，一晶片的不同功能模組操作在多個不同的電源模式下(包含超低電壓)，整體時脈樹所增加的時脈潛時與時脈差異將是不可不免的挑戰。
因此，相較於圖2所示電源模式感知時脈樹，在圖5所示具電壓控制之電源模式感知時脈樹中增加調控電源模式感知緩 衝器的電源電壓的控制機制(例如控制電壓C11與C21)，以及增加電源模式感知緩衝器中不同時脈延遲通道的選擇機制(例如選擇信號C12與C22)。透過這些控制電壓調整各電源模式感知緩衝器的操作電壓，以及透過這些選擇信號選取適當的時脈延遲通道，因此圖5所示電源模式感知時脈樹可以減少電源模式感知緩衝器所要配置的時脈緩衝器數量，以同時兼顧時脈差異、晶片面積以及功率消耗等設計目標。圖5所示電源模式感知時脈樹可以利用選擇信號與控制電壓來調控各電源模式感知緩衝器的時脈輸出，以降低各功能模組之間因不同電源模式下產生的時脈差異。
圖3所示時脈樹的實施方式不限於圖4與圖5的範例內容。舉例來說，在另一實施例中，圖6是依照本揭露又一實施範例說明圖3中第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330的電路方塊示意圖。在圖6所示實施例中，第一通道電源模式感知緩衝器320包括多個電源模式感知緩衝器320_1、320_2、…、320_m，而第二通道電源模式感知緩衝器330包括多個電源模式感知緩衝器330_1、330_2、…、330_n，其中m與n為整數。所述第一通道電源模式感知緩衝器320的電源模式感知緩衝器320_1~320_m相互串接於第一功能模組F1內的第一子時脈樹的輸入端與系統時脈CLK之間。所述第二通道電源模式感知緩衝器330的電源模式感知緩衝器330_1~330_n相互串接於第二功能模組F2內的第二子時脈樹的輸入端與系統時脈CLK之間。
於本實施例中，電源資訊S3包括電源資訊S3_1、S3_2、…、S3_m，而電源資訊S4包括電源資訊S4_1、S4_2、…、S4_n。電源模式控制電路310分別提供電源資訊S3_1~S3_m給第一通道電源模式感知緩衝器320的電源模式感知緩衝器320_1~320_m，以決定第一通道電源模式感知緩衝器320的第一延遲時間。電源模式控制電路310分別提供電源資訊S4_1~S4_n給第二通道電源模式感知緩衝器330的電源模式感知緩衝器330_1~330_n，以決定第二通道電源模式感知緩衝器330的第二延遲時間。在一些實施例中，圖6所示電源模式感知緩衝器320_1~320_m與電源模式感知緩衝器330_1~330_n的實施細節可以參照圖4所示電源模式感知緩衝器320與330的相關說明而類推之，以及/或是參照圖5所示電源模式感知緩衝器320與330的相關說明而類推之。所以，電源模式感知緩衝器320_1~320_m與電源模式感知緩衝器330_1~330_n可以動態地對應補償第一功能模組F1與第二功能模組F2在不同電源模式下的時脈潛時差異，使得整體時脈樹的時脈差異能夠符合設計規範。
圖7是依照本揭露一實施範例說明圖6中第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330的電路方塊示意圖。在圖7所示實施例中，第一通道電源模式感知緩衝器320包括第一電源模式感知緩衝器320_1與第二電源模式感知緩衝器320_2，而第二通道電源模式感知緩衝器330包括第三電源模式感知緩衝器330_1與第四電源模式感知緩衝器330_2。電源模 式感知緩衝器320_1與320_2相互串接於第一功能模組F1內的第一子時脈樹的輸入端與系統時脈CLK之間。電源模式感知緩衝器330_1與330_2相互串接於第二功能模組F2內的第二子時脈樹的輸入端與系統時脈CLK之間。
於本實施例中，電源資訊S3_1包括第一選擇信號，電源資訊S3_2包括第二選擇信號。電源模式感知緩衝器320_1的時脈輸入端接收系統時脈CLK。電源模式感知緩衝器320_1受控於該第一選擇信號而從多個第一延遲通道中選擇第一擇定延遲通道，以及用該第一擇定延遲通道將系統時脈CLK延遲後做為中間工作時脈。電源模式感知緩衝器320_2的時脈輸入端耦接至電源模式感知緩衝器320_1的輸出端以接收該中間工作時脈。電源模式感知緩衝器320_2的時脈輸出端耦接至第一功能模組F1內的第一子時脈樹的輸入端。電源模式感知緩衝器320_2受控於該第二選擇信號而從多個第二延遲通道中選擇第二擇定延遲通道，以及用該第二擇定延遲通道將該中間工作時脈延遲後做為第一功能模組F1所需的所述第一工作時脈。
其中，電源模式感知緩衝器320_1的這些第一延遲通道的電源電壓可以不同於電源模式感知緩衝器320_2的這些第二延遲通道的電源電壓。舉例來說，在一些實施例中，電源模式感知緩衝器320_1的電源電壓可以小於電源模式感知緩衝器320_2的電源電壓，例如電源模式感知緩衝器320_1的電源電壓可以固定為0.4V，而電源模式感知緩衝器320_2的電源電壓可以固定為1.0 V。因此，電源模式控制電路310可以藉由電源資訊S3_1控制電源模式感知緩衝器320_1的延遲時間，以便於粗調第一通道電源模式感知緩衝器320的第一延遲時間；以及電源模式控制電路310可以藉由電源資訊S3_2控制電源模式感知緩衝器320_2的延遲時間，以便於細調第一通道電源模式感知緩衝器320的第一延遲時間。在另一些實施例中，電源模式感知緩衝器320_1的電源電壓可以大於電源模式感知緩衝器320_2的電源電壓，例如電源模式感知緩衝器320_1的電源電壓可以固定為1.0V，而電源模式感知緩衝器320_2的電源電壓可以固定為0.4V。因此，電源模式控制電路310可以藉由電源資訊S3_2控制電源模式感知緩衝器320_2的延遲時間，以便於粗調第一通道電源模式感知緩衝器320的第一延遲時間；以及電源模式控制電路310可以藉由電源資訊S3_1控制電源模式感知緩衝器320_1的延遲時間，以便於細調第一通道電源模式感知緩衝器320的第一延遲時間。如此，本實施例可以減少第一通道電源模式感知緩衝器320內部的時脈緩衝器個數，以同時兼顧時脈差異、晶片面積、功率消耗以及內外部晶片同步等設計目標。
電源資訊S4_1、電源資訊S4_2、第二通道電源模式感知緩衝器330、第三電源模式感知緩衝器330_1與第四電源模式感知緩衝器330_2的實施細節可以參照電源資訊S3_1、電源資訊S3_2、第一通道電源模式感知緩衝器320、第一電源模式感知緩衝器320_1與第二電源模式感知緩衝器320_2的相關說明而類推 之，故不再贅述。所以，電源模式感知緩衝器320_1~320_2與電源模式感知緩衝器330_1~330_2可以動態地對應補償第一功能模組F1與第二功能模組F2在不同電源模式下的時脈潛時差異，使得整體時脈樹的時脈差異能夠符合設計規範。
圖8是依照本揭露另一實施範例說明圖6中第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330的電路方塊示意圖。在圖8所示實施例中，第一通道電源模式感知緩衝器320包括第一電源模式感知緩衝器320_1、電壓位準轉換器325與第二電源模式感知緩衝器320_2，而第二通道電源模式感知緩衝器330包括第三電源模式感知緩衝器330_1、電壓位準轉換器335與第四電源模式感知緩衝器330_2。電壓位準轉換器325與電壓位準轉換器335可以是任何類型電壓位準轉換器。圖8所示實施例可以參照圖7的相關說明而類推之。
於本實施例中，電源資訊S3_1包括第一選擇信號SE11與第一電源電壓VP11，電源資訊S3_2包括第二選擇信號SE12與第二電源電壓VP12，電源資訊S4_1包括第三選擇信號SE21與第三電源電壓VP21，電源資訊S4_2包括第四選擇信號SE22與第四電源電壓VP22。第一電源模式感知緩衝器320_1包括多個第一延遲通道(例如圖8所示811與812)與切換單元813。第二電源模式感知緩衝器320_2包括多個第二延遲通道(例如圖8所示821與822)與切換單元823。第三電源模式感知緩衝器330_1包括多個第三延遲通道(例如圖8所示831與832)與切換單元833。第 四電源模式感知緩衝器330_2包括多個第四延遲通道(例如圖8所示841與842)與切換單元843。其中，切換單元813、823、833與843可以是開關、多工器或其他選擇電路。
電源電壓VP11、VP12、VP21與VP22分別供電給電源模式感知緩衝器320_1、320_2、330_1與330_2。於本實施例中，第一延遲通道811與812的電源電壓VP11小於第二延遲通道821與822的電源電壓VP12，而第三延遲通道831與832的電源電壓VP21小於第四延遲通道841與842的電源電壓VP22。舉例來說(但不限於此)，電源電壓VP11與電源電壓VP21可以是固定0.4V，而電源電壓VP12與電源電壓VP22可以是固定1.0V。因此，電源模式控制電路310可以藉由較低的電源電壓VP11增加電源模式感知緩衝器320_1的延遲時間，以便於粗調第一通道電源模式感知緩衝器320的所述第一延遲時間；以及電源模式控制電路310可以藉由較高的電源電壓VP12減少電源模式感知緩衝器320_2的延遲時間，以便於細調第一通道電源模式感知緩衝器320的所述第一延遲時間。第二通道電源模式感知緩衝器330的所述第二延遲時間亦可類推之。
在另一些實施例中，第一延遲通道811與812的電源電壓VP11可能大於第二延遲通道821與822的電源電壓VP12，而第三延遲通道831與832的電源電壓VP21可能大於第四延遲通道841與842的電源電壓VP22。舉例來說(但不限於此)，電源電壓VP11與電源電壓VP21可以是固定1.0V，而電源電壓VP12與電 源電壓VP22可以是固定0.4V。因此，電源模式控制電路310可以藉由較高的電源電壓VP11減少電源模式感知緩衝器320_1的延遲時間，以便於細調第一通道電源模式感知緩衝器320的所述第一延遲時間；以及電源模式控制電路310可以藉由較低的電源電壓VP12增加電源模式感知緩衝器320_2的延遲時間，以便於粗調第一通道電源模式感知緩衝器320的所述第一延遲時間。第二通道電源模式感知緩衝器330的所述第二延遲時間亦可類推之。
電源模式感知緩衝器320_1的時脈輸入端接收系統時脈CLK。電源模式感知緩衝器320_1受控於第一選擇信號SE11而從多個第一延遲通道811與812中選擇第一擇定延遲通道，以及用該第一擇定延遲通道將系統時脈CLK延遲後做為第一中間工作時脈。電壓位準轉換器325的輸入端耦接至電源模式感知緩衝器320_1的時脈輸出端以接收該第一中間工作時脈(低壓時脈，例如0.4V時脈)，並且輸出第二中間工作時脈(高壓時脈，例如1.0V時脈)。電源模式感知緩衝器320_2的時脈輸入端耦接至電壓位準轉換器325的輸出端以接收該第二中間工作時脈。電源模式感知緩衝器320的時脈輸出端耦接至第一功能模組F1內的第一子時脈樹的輸入端。電源模式感知緩衝器320_2受控於第二選擇信號SE12而從多個第二延遲通道821與822中選擇第二擇定延遲通道，以及用該第二擇定延遲通道將該第二中間工作時脈延遲後做為第一功能模組F1所需的所述第一工作時脈。
於本實施例中，由於電源電壓VP11小於電源電壓VP12， 因此電源模式控制電路310可以藉由選擇信號SE11控制電源模式感知緩衝器320_1的延遲時間，以便於粗調第一通道電源模式感知緩衝器320的第一延遲時間；以及電源模式控制電路310可以藉由選擇信號SE12控制電源模式感知緩衝器320_2的延遲時間，以便於細調第一通道電源模式感知緩衝器320的第一延遲時間。 如此，本實施例可以減少第一通道電源模式感知緩衝器320內部的時脈緩衝器個數，以同時兼顧時脈差異、晶片面積、功率消耗以及內外部晶片同步等設計目標。
第三電源模式感知緩衝器330_1、電壓位準轉換器335與第四電源模式感知緩衝器330_2的實施細節可以參照第一電源模式感知緩衝器320_1、電壓位準轉換器325與第二電源模式感知緩衝器320_2的相關說明而類推之，故不再贅述。所以，電源模式感知緩衝器320_1~320_2與電源模式感知緩衝器330_1~330_2可以動態地對應補償第一功能模組F1與第二功能模組F2在不同電源模式下的時脈潛時差異，使得整體時脈樹的時脈差異能夠符合設計規範。
圖9是依照本揭露更一實施範例說明圖8中第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330的電路方塊示意圖。在圖9所示實施例中，第一延遲通道811包括0個時脈緩衝器，第一延遲通道812包括2個時脈緩衝器，第二延遲通道821包括0個時脈緩衝器，第二延遲通道822包括9個時脈緩衝器，第三延遲通道831包括1個時脈緩衝器，第三延遲通 道832包括3個時脈緩衝器，第四延遲通道841包括0個時脈緩衝器，而第四延遲通道842包括9個時脈緩衝器。
在此假設在電源電壓為1.0V條件下切換單元813、823、833與843的延遲時間為0.12ns；在電源電壓為0.4V條件下切換單元813、823、833與843的延遲時間為2.50ns。在電源電壓為1.0V條件下延遲通道811、812、821、822、831、832、841與842內的時脈緩衝器的延遲時間為0.04ns；在電源電壓為0.4V條件下這些時脈緩衝器的延遲時間為2.38ns。在將電壓位準從0.4V轉換為1.0V的狀況下，電壓位準轉換器325與335的延遲時間為0.2ns。另假設功能模組F1與F2在電源電壓1.0V下的時脈潛時分別為0.28ns與0.23ns，而在電源電壓0.4V下的時脈潛時分別為9.37ns與7.00ns。在電源模式1(即功能模組F1與F2的電源電壓均為1.0V)時，電源模式感知緩衝器320_1與320_2的電源電壓VP11與VP12以及電源模式感知緩衝器330_1與330_2的電源電壓VP21與VP22均保持於1.0V。在電源模式2(即功能模組F1與F2的電源電壓分別為1.0V與0.4V)時，電源模式感知緩衝器320_1的電源電壓VP11為0.4V，而電源模式感知緩衝器320_2的電源電壓VP12以及電源模式感知緩衝器330_1與330_2的電源電壓VP21與VP22均保持於1.0V。在電源模式3(即功能模組F1與F2的電源電壓分別為0.4V與1.0V)時，電源模式感知緩衝器330_1的電源電壓VP21為0.4V，而電源模式感知緩衝器320_1與320_2的電源電壓VP11與VP12以及電源模式感知緩衝器330_2的電源 電壓VP22均保持於1.0V。在電源模式4(即功能模組F1與F2的電源電壓均為0.4V)時，電源模式感知緩衝器320_1與330_1的電源電壓VP11與VP21均保持於0.4V，而電源模式感知緩衝器320_2與330_2的電源電壓VP12與VP22均保持於1.0V。表5說明了第一功能模組F1於不同電源模式下的時脈潛時。表6說明了第二功能模組F2於不同電源模式下的時脈潛時。表7說明了圖9所示功能模組F1與F2分別於不同電源模式下的時脈差異。
針對全速操作的電源模式1(即功能模組F1與F2的電源電壓均為1.0V)，電源模式控制電路310藉由選擇信號SE11(此時為邏輯0)控制切換單元813去選擇延遲通道811，藉由選擇信號SE12(此時為邏輯0)控制切換單元823去選擇延遲通道821，藉由選擇信號SE21(此時為邏輯0)控制切換單元833去選擇延遲通道831，以及藉由選擇信號SE22(此時為邏輯0)控制切換單元843去選擇延遲通道841。此時，第一功能模組F1的時脈潛時為0.12+0.2+0.12+0.28=0.72ns，而第二功能模組F2的時脈潛時為0.04+0.12+0.2+0.12+0.23=0.71ns，因此第一功能模組F1與第二功能模組F2於電源模式1下的時脈差異為0.72-0.71=0.01ns。
當電源資訊S1與S2表示目前操作於電源模式2時，功能模組F1的電源電壓為1.0V，而功能模組F2降低其電源電壓(例如0.4V)。於電源模式2時，電源模式控制電路310藉由選擇信號SE11(此時為邏輯1)控制切換單元813去選擇延遲通道812，藉由選擇信號SE12(此時為邏輯0)控制切換單元823去選擇延 遲通道821，藉由選擇信號SE21(此時為邏輯0)控制切換單元833去選擇延遲通道831，以及藉由選擇信號SE22(此時為邏輯1)控制切換單元843去選擇延遲通道842。此時，電源模式感知緩衝器320_1的電源電壓VP11為0.4V，而電源模式感知緩衝器320_2的電源電壓VP12、電源模式感知緩衝器330_1的電源電壓VP21以及電源模式感知緩衝器330_2的電源電壓VP22均保持於1.0V。因此，第一功能模組F1的時脈潛時為2*2.38+2.5+0.2+0.12+0.28=7.86ns，而第二功能模組F2的時脈潛時為0.04+0.12+0.2+9*0.04+0.12+7=7.84ns，因此第一功能模組F1與第二功能模組F2於電源模式2下的時脈差異為7.86-7.84=0.02ns。
當電源資訊S1與S2表示目前操作於電源模式3時，功能模組F1降低其電源電壓(例如0.4V)，而功能模組F2的電源電壓為1.0V。於電源模式3時，電源模式控制電路310藉由選擇信號SE11(此時為邏輯0)控制切換單元813去選擇延遲通道811，藉由選擇信號SE12(此時為邏輯1)控制切換單元823去選擇延遲通道822，藉由選擇信號SE21(此時為邏輯1)控制切換單元833去選擇延遲通道832，以及藉由選擇信號SE22(此時為邏輯0)控制切換單元843去選擇延遲通道841。此時，電源模式感知緩衝器330_1的電源電壓VP21為0.4V，而電源模式感知緩衝器320_1的電源電壓VP11、電源模式感知緩衝器320_2的電源電壓VP12以及電源模式感知緩衝器330_2的電源電壓VP22均保持於1.0V。因此，第一功能模組F1的時脈潛時為0.12+0.2+9*0.04+ 0.12+9.37=10.17ns，而第二功能模組F2的時脈潛時為3*2.38+2.5+0.2+0.12+0.23=10.19ns，因此第一功能模組F1與第二功能模組F2於電源模式3下的時脈差異為|10.17-10.19|=0.02ns。
當電源資訊S1與S2表示目前操作於電源模式4時，功能模組F1與第二功能模組F2均降低其電源電壓(例如0.4V)。於電源模式4時，電源模式控制電路310藉由選擇信號SE11(此時為邏輯0)控制切換單元813去選擇延遲通道811，藉由選擇信號SE12(此時為邏輯0)控制切換單元823去選擇延遲通道821，藉由選擇信號SE21(此時為邏輯0)控制切換單元833去選擇延遲通道831，以及藉由選擇信號SE22(此時為邏輯0)控制切換單元843去選擇延遲通道841。此時，電源模式感知緩衝器320_1的電源電壓VP11與電源模式感知緩衝器330_1的電源電壓VP21均保持於0.4V，而電源模式感知緩衝器320_2的電源電壓VP12與電源模式感知緩衝器330_2的電源電壓VP22均保持於1.0V。 因此，第一功能模組F1的時脈潛時為2.5+0.2+0.12+9.37=12.19ns，而第二功能模組F2的時脈潛時為2.38+2.5+0.2+0.12+7=12.20ns，因此第一功能模組F1與第二功能模組F2於電源模式4下的時脈差異為|12.19-12.20|=0.01ns。
因此，依照第一功能模組F1與第二功能模組F2的電源模式的切換操作，第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330可以動態地對應補償第一功能模組F1與第二功能模組F2之間的時脈潛時差異，使得整體時脈樹的時脈差 異仍然能夠符合設計規範。若圖9所示實施例沒有第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330，則第一功能模組F1與第二功能模組F2的原時脈差異最大可達到9.14ns(即9.31-0.23=9.14ns)。第一通道電源模式感知緩衝器320與第二通道電源模式感知緩衝器330可以將第一功能模組F1與第二功能模組F2的時脈差異由9.14ns降到0.02ns。相較於圖2所示電源模式感知緩衝器220與230需要使用227+59+228=514個時脈緩衝器，圖9所示電源模式感知緩衝器320與330只需要使用2+9+1+3+9=24個時脈緩衝器與兩個電壓位準轉換器。時脈緩衝器的數量大幅減少，可以節省消耗功率與晶片面積。
圖10是依照本揭露實施例說明一種在積體電路中時脈樹的合成方法流程示意圖。該合成方法包括：於所述積體電路的第一功能模組中配置第一子時脈樹(步驟S610)，以傳遞第一工作時脈給第一功能模組中的不同元件；於所述電路的第二功能模組中配置第二子時脈樹(步驟S610)，以傳遞第二工作時脈給第二功能模組中的不同元件(例如功能模組內部的暫存器及/或其他受控於工作時脈的元件)；配置至少一第一通道電源模式感知緩衝器(步驟S620)，以將系統時脈CLK延遲第一延遲時間後做為所述第一工作時脈給該第一子時脈樹，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與該系統時脈CLK之間；配置至少一第二通道電源模式感知緩衝器(步驟S620)，以將系統時脈CLK延遲第二延遲時間後做為所述第二工 作時脈給該第二子時脈樹，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與該系統時脈CLK之間；以及配置一電源模式控制電路(步驟S630)。其中，該電源模式控制電路經配置藉由至少二第一電源資訊決定該第一功能模組與該第二功能模組的電源模式，以及該電源模式控制電路經配置以提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二電源模式感知緩衝器而決定該第一延遲時間與該第二延遲時間。其中，所述至少二第一電源資訊獨立於所述至少二第二電源資訊。
在一些實施例中，所述至少二第一電源資訊可以包括第一電源模式控制信號與第二電源模式控制信號。第一功能模組F1依據該第一電源模式控制信號決定第一功能模組F1的電源電壓，而第二功能模組F2依據該第二電源模式控制信號決定第二功能模組F2的電源電壓。
在另一些實施例中，所述至少二第一電源資訊包括第一電源電壓與第二電源電壓。該第一電源電壓提供第一功能模組F1所需之操作電能，而第二電源電壓提供第二功能模組F2所需之操作電能。
在又一些實施例中，所述至少一第一通道電源模式感知緩衝器包括耦接至該第一子時脈樹的第一電源模式感知緩衝器，而所述至少一第二通道電源模式感知緩衝器包括耦接至該第二子時脈樹的第二電源模式感知緩衝器。該合成方法更包括：當所述 至少二第一電源資訊表示該第一功能模組F1的電源電壓大於第二功能模組F2的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓小於該第二電源模式感知緩衝器的電源電壓；以及當所述至少二第一電源資訊表示第一功能模組F1的電源電壓小於第二功能模組F2的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓大於該第二電源模式感知緩衝器的電源電壓。
在另一些實施例中，所述至少二第二電源資訊包括第一選擇信號與第二選擇信號。合成方法中所述配置至少一第一通道電源模式感知緩衝器之步驟包括：配置第一電源模式感知緩衝器以接收系統時脈CLK，其中該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇第一擇定延遲通道，以及該第一擇定延遲通道將系統時脈CLK延遲後做為中間工作時脈；以及配置第二電源模式感知緩衝器以接收該中間工作時脈，其中該第二電源模式感知緩衝器的時脈輸出端耦接至第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於第二選擇信號而從多個第二延遲通道中選擇第二擇定延遲通道，以及該第二擇定延遲通道將該中間工作時脈延遲後做為所述第一工作時脈；其中該些第一延遲通道的電源電壓不同於該些第二延遲通道的電源電壓。
在又一些實施例中，所述至少二第二電源資訊包括第一選擇信號與第二選擇信號。所述配置至少一第一通道電源模式感知緩衝器之步驟包括：配置第一電源模式感知緩衝器以接收系統時脈CLK，其中該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇第一擇定延遲通道，以及該第一擇定延遲通道將系統時脈CLK延遲後做為第一中間工作時脈；配置電壓位準轉換器以接收該第一中間工作時脈並且輸出第二中間工作時脈；以及配置第二電源模式感知緩衝器以接收該第二中間工作時脈，其中該第二電源模式感知緩衝器的時脈輸出端耦接至該第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇第二擇定延遲通道，以及該第二擇定延遲通道將該第二中間工作時脈延遲後做為所述第一工作時脈；其中該些第一延遲通道的電源電壓不同於該些第二延遲通道的電源電壓。
圖11是依照本揭露實施例說明一種在積體電路中時脈樹的操作方法流程示意圖。其中，該時脈樹包括至少一第一通道電源模式感知緩衝器、至少一第二通道電源模式感知緩衝器、配置於該積體電路的第一功能模組F1中之第一子時脈樹與配置於該積體電路的第二功能模組F2中之第二子時脈樹。該操作方法包括：分別提供至少二第一電源資訊給第一功能模組F1與第二功能模組F2，以分別決定第一功能模組F1與第二功能模組F2的電源模式(步驟S710)；分別提供至少二第二電源資訊給所述至少一第一通 道電源模式感知緩衝器與所述至少一第二通道電源模式感知緩衝器，以分別決定所述至少一第一通道電源模式感知緩衝器的第一延遲時間與所述至少一第二通道電源模式感知緩衝器的第二延遲時間(步驟S720)，其中所述至少二第一電源資訊獨立於所述至少二第二電源資訊；由所述至少一第一通道電源模式感知緩衝器將系統時脈CLK延遲第一延遲時間後做為第一工作時脈以提供給該第一子時脈樹(步驟S730)，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與系統時脈CLK之間；由所述至少一第二通道電源模式感知緩衝器將系統時脈CLK延遲第二延遲時間後做為第二工作時脈，以提供給第二功能模組F2的第二子時脈樹(步驟S730)，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與系統時脈CLK之間；以及由所述第一子時脈樹傳遞第一工作時脈給第一功能模組F1中的不同元件(步驟S740)；由所述第二子時脈樹傳遞第二工作時脈給第二功能模組F2中的不同元件(步驟S740)。
在一些實施例中，所述至少二第一電源資訊包括一第一電源模式控制信號與一第二電源模式控制信號。該操作方法包括：依據該第一電源模式控制信號決定該第一功能模組F1的電源電壓；以及依據該第二電源模式控制信號決定該第二功能模組F2的電源電壓。
在另一些實施例中，所述至少二第一電源資訊包括一第一電源電壓與一第二電源電壓。該操作方法包括：提供該第一電 源電壓給該第一功能模組F1，以供應該第一功能模組F1所需之操作電能；以及提供該第二電源電壓給該第二功能模組F2，以供應該第二功能模組F2所需之操作電能。
在又一些實施例中，所述至少一第一通道電源模式感知緩衝器包括耦接至第一功能模組F1內第一子時脈樹的第一電源模式感知緩衝器，所述至少一第二通道電源模式感知緩衝器包括耦接至該第二功能模組F2內第二子時脈樹的第二電源模式感知緩衝器。該操作方法更包括：當所述至少二第一電源資訊表示該第一功能模組F1的電源電壓大於該第二功能模組F2的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓小於該第二電源模式感知緩衝器的電源電壓；以及當所述至少二第一電源資訊表示該第一功能模組F1的電源電壓小於該第二功能模組F2的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓大於該第二電源模式感知緩衝器的電源電壓。
在另一些實施例中，所述至少二第二電源資訊包括第一選擇信號與第二選擇信號。操作方法中所述由該第一通道電源模式感知緩衝器將系統時脈CLK延遲後做為該第一工作時脈之步驟包括：由第一電源模式感知緩衝器依據該第一選擇信號而從多個第一延遲通道中選擇第一擇定延遲通道；由該第一擇定延遲通道 將該系統時脈延遲後做為中間工作時脈；由第二電源模式感知緩衝器依據該第二選擇信號而從多個第二延遲通道中選擇第二擇定延遲通道；由該第二擇定延遲通道將該中間工作時脈延遲後做為所述第一工作時脈；以及設定該些第一延遲通道的電源電壓不同於該些第二延遲通道的電源電壓。
在又一些實施例中，所述至少二第二電源資訊包括第一選擇信號與第二選擇信號，所述由該第一通道電源模式感知緩衝器將該系統時脈延遲後做為該第一工作時脈之步驟包括：由第一電源模式感知緩衝器依據該第一選擇信號而從多個第一延遲通道中選擇第一擇定延遲通道；由該第一擇定延遲通道將該系統時脈延遲後做為第一中間工作時脈；由電壓位準轉換器將該第一中間工作時脈轉換為第二中間工作時脈；由第二電源模式感知緩衝器依據該第二選擇信號而從多個第二延遲通道中選擇第二擇定延遲通道；由該第二擇定延遲通道將該第二中間工作時脈延遲後做為所述第一工作時脈；以及設定該些第一延遲通道的電源電壓不同於該些第二延遲通道的電源電壓。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
300‧‧‧積體電路
310‧‧‧電源模式控制電路
320‧‧‧第一通道電源模式感知緩衝器
330‧‧‧第二通道電源模式感知緩衝器
CLK‧‧‧系統時脈
F1‧‧‧第一功能模組
F2‧‧‧第二功能模組
S1、S2、S3、S4‧‧‧電源資訊

Claims (22)

  1. 一種在電路中的時脈樹，包括：一第一子時脈樹，配置於該電路的一第一功能模組中，以傳遞一第一工作時脈給該第一功能模組中的不同元件；一第二子時脈樹，配置於該電路的一第二功能模組中，以傳遞一第二工作時脈給該第二功能模組中的不同元件；至少一第一通道電源模式感知緩衝器，相互串接於該第一子時脈樹與一系統時脈之間，以將該系統時脈延遲一第一延遲時間後做為所述第一工作時脈而提供給該第一子時脈樹；至少一第二通道電源模式感知緩衝器，相互串接於該第二子時脈樹與該系統時脈之間，以將該系統時脈延遲一第二延遲時間後做為所述第二工作時脈而提供給該第二子時脈樹；以及一電源模式控制電路，耦接至所述至少一第一通道電源模式感知緩衝器、所述至少一第二通道電源模式感知緩衝器、該第一功能模組與該第二功能模組，該電源模式控制電路藉由至少二第一電源資訊決定該第一功能模組與該第二功能模組的電源模式，以及該電源模式控制電路提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二通道電源模式感知緩衝器以決定該第一延遲時間與該第二延遲時間。
  2. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第一電源資訊包括一第一電源模式控制信號與一第二電源模式控制信號，該第一功能模組依據該第一電源模式控制信號 決定該第一功能模組的電源電壓，而該第二功能模組依據該第二電源模式控制信號決定該第二功能模組的電源電壓。
  3. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第一電源資訊包括一第一電源電壓與一第二電源電壓，該第一電源電壓提供該第一功能模組所需之操作電能，而該第二電源電壓提供該第二功能模組所需之操作電能。
  4. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少一第一通道電源模式感知緩衝器包括耦接至該第一子時脈樹的一第一電源模式感知緩衝器，所述至少一第二通道電源模式感知緩衝器包括耦接至該第二子時脈樹的一第二電源模式感知緩衝器；當所述至少二第一電源資訊表示該第一功能模組的電源電壓大於該第二功能模組的電源電壓時，該電源模式控制電路藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓小於該第二電源模式感知緩衝器的電源電壓；以及當所述至少二第一電源資訊表示該第一功能模組的電源電壓小於該第二功能模組的電源電壓時，該電源模式控制電路藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓大於該第二電源模式感知緩衝器的電源電壓。
  5. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第二電源資訊包括一第一控制電壓與一第二控制電壓； 所述至少一第一通道電源模式感知緩衝器包括一第一電源模式感知緩衝器；所述至少一第二通道電源模式感知緩衝器包括一第二電源模式感知緩衝器；該第一電源模式感知緩衝器的輸入端接收該系統時脈，該第一電源模式感知緩衝器受控於該第一控制電壓而將該系統時脈延遲該第一延遲時間後做為該第一工作時脈，以及該第一電源模式感知緩衝器的輸出端耦接至該第一子時脈樹以提供該第一工作時脈；以及該第二電源模式感知緩衝器的輸入端接收該系統時脈，該第二電源模式感知緩衝器受控於該第二控制電壓而將該系統時脈延遲該第二延遲時間後做為該第二工作時脈，以及該第二電源模式感知緩衝器的輸出端耦接至該第二子時脈樹以提供該第二工作時脈。
  6. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第二電源資訊包括一第一選擇信號、一第二選擇信號、一第一控制電壓與一第二控制電壓；所述至少一第一通道電源模式感知緩衝器包括一第一電源模式感知緩衝器；所述至少一第二通道電源模式感知緩衝器包括一第二電源模式感知緩衝器；該第一電源模式感知緩衝器的輸入端接收該系統時脈，該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道，該第一擇定延遲通道受控於該第一控制電壓而將該系統時脈延遲該第一延遲時間後做為該第一工作時脈，以及該第一電源模式感知緩衝器的輸出端耦接至該第一子時脈樹以提供該第一工作時脈；以及該第二電源模式感知緩衝器的 輸入端接收該系統時脈，該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道，該第二擇定延遲通道受控於該第二控制電壓而將該系統時脈延遲該第二延遲時間後做為該第二工作時脈，以及該第二電源模式感知緩衝器的輸出端耦接至該第二子時脈樹以提供該第二工作時脈。
  7. 如申請專利範圍第6項所述的在電路中的時脈樹，其中該第一電源模式感知緩衝器包括：該些第一延遲通道，其輸入端接收該系統時脈，其中該些第一延遲通道的延遲時間受控於該第一控制電壓；以及一切換單元，耦接於該些第一延遲通道的輸出端與該第一子時脈樹的輸入端之間，其中該切換單元依據該第一選擇信號而選擇將該些第一延遲通道其中一者的輸出端電性連接至該第一子時脈樹的輸入端。
  8. 如申請專利範圍第7項所述的在電路中的時脈樹，其中該切換單元為一多工器。
  9. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，而所述至少一第一通道電源模式感知緩衝器包括：一第一電源模式感知緩衝器，其時脈輸入端接收該系統時脈，該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道，以及該第一擇定延遲 通道將該系統時脈延遲後做為一中間工作時脈；以及一第二電源模式感知緩衝器，其時脈輸入端耦接至該第一電源模式感知緩衝器的輸出端以接收該中間工作時脈，該第二電源模式感知緩衝器的時脈輸出端耦接至該第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道，以及該第二擇定延遲通道將該中間工作時脈延遲後做為所述第一工作時脈。
  10. 如申請專利範圍第1項所述的在電路中的時脈樹，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，而所述至少一第一通道電源模式感知緩衝器包括：一第一電源模式感知緩衝器，其時脈輸入端接收該系統時脈，該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道，以及該第一擇定延遲通道將該系統時脈延遲後做為一第一中間工作時脈；一電壓位準轉換器，其輸入端耦接至該第一電源模式感知緩衝器的時脈輸出端以接收該第一中間工作時脈，並且輸出一第二中間工作時脈；以及一第二電源模式感知緩衝器，其時脈輸入端耦接至該電壓位準轉換器的輸出端以接收該第二中間工作時脈，該第二電源模式感知緩衝器的時脈輸出端耦接至該第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道，以及該第二擇定延遲通道將 該第二中間工作時脈延遲後做為所述第一工作時脈。
  11. 一種在電路中時脈樹的合成方法，包括：於所述電路的一第一功能模組中配置一第一子時脈樹，以傳遞一第一工作時脈給該第一功能模組中的不同元件；於所述電路的一第二功能模組中配置一第二子時脈樹，以傳遞一第二工作時脈給該第二功能模組中的不同元件；配置至少一第一通道電源模式感知緩衝器，以將一系統時脈延遲一第一延遲時間後做為所述第一工作時脈給該第一子時脈樹，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與該系統時脈之間；配置至少一第二通道電源模式感知緩衝器，以將該系統時脈延遲一第二延遲時間後做為所述第二工作時脈給該第二子時脈樹，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與該系統時脈之間；以及配置一電源模式控制電路，其中該電源模式控制電路經配置藉由至少二第一電源資訊決定該第一功能模組與該第二功能模組的電源模式，以及該電源模式控制電路經配置以提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二電源模式感知緩衝器而決定該第一延遲時間與該第二延遲時間，其中所述至少二第一電源資訊不相依於所述至少二第二電源資訊。
  12. 如申請專利範圍第11項所述的時脈樹的合成方法，其中 所述至少二第一電源資訊包括一第一電源模式控制信號與一第二電源模式控制信號，該第一功能模組依據該第一電源模式控制信號決定該第一功能模組的電源電壓，而該第二功能模組依據該第二電源模式控制信號決定該第二功能模組的電源電壓。
  13. 如申請專利範圍第11項所述的時脈樹的合成方法，其中所述至少二第一電源資訊包括一第一電源電壓與一第二電源電壓，該第一電源電壓提供該第一功能模組所需之操作電能，而該第二電源電壓提供該第二功能模組所需之操作電能。
  14. 如申請專利範圍第11項所述的時脈樹的合成方法，其中所述至少一第一通道電源模式感知緩衝器包括耦接至該第一子時脈樹的一第一電源模式感知緩衝器，所述至少一第二通道電源模式感知緩衝器包括耦接至該第二子時脈樹的一第二電源模式感知緩衝器，該合成方法更包括：當所述至少二第一電源資訊表示該第一功能模組的電源電壓大於該第二功能模組的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓小於該第二電源模式感知緩衝器的電源電壓；以及當所述至少二第一電源資訊表示該第一功能模組的電源電壓小於該第二功能模組的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓大於該第二電 源模式感知緩衝器的電源電壓。
  15. 如申請專利範圍第11項所述的時脈樹的合成方法，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，所述配置至少一第一通道電源模式感知緩衝器之步驟包括：配置一第一電源模式感知緩衝器以接收該系統時脈，其中該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道，以及該第一擇定延遲通道將該系統時脈延遲後做為一中間工作時脈；以及配置一第二電源模式感知緩衝器以接收該中間工作時脈，其中該第二電源模式感知緩衝器的時脈輸出端耦接至該第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道，以及該第二擇定延遲通道將該中間工作時脈延遲後做為所述第一工作時脈。
  16. 如申請專利範圍第11項所述的時脈樹的合成方法，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，所述配置至少一第一通道電源模式感知緩衝器之步驟包括：配置一第一電源模式感知緩衝器以接收該系統時脈，其中該第一電源模式感知緩衝器受控於該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道，以及該第一擇定延遲通道將該系統時脈延遲後做為一第一中間工作時脈；配置一電壓位準轉換器以接收該第一中間工作時脈並且輸出 一第二中間工作時脈；以及配置一第二電源模式感知緩衝器以接收該第二中間工作時脈，其中該第二電源模式感知緩衝器的時脈輸出端耦接至該第一子時脈樹的輸入端，而該第二電源模式感知緩衝器受控於該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道，以及該第二擇定延遲通道將該第二中間工作時脈延遲後做為所述第一工作時脈。
  17. 一種在電路中時脈樹的操作方法，其中該時脈樹包括至少一第一通道電源模式感知緩衝器、至少一第二通道電源模式感知緩衝器、配置於該電路的一第一功能模組中之一第一子時脈樹與配置於該電路的一第二功能模組中之一第二子時脈樹，而該操作方法包括：由所述第一子時脈樹傳遞一第一工作時脈給該第一功能模組中的不同元件；由所述第二子時脈樹傳遞一第二工作時脈給該第二功能模組中的不同元件；由所述至少一第一通道電源模式感知緩衝器將一系統時脈延遲一第一延遲時間後做為所述第一工作時脈以提供給該第一子時脈樹，其中所述至少一第一通道電源模式感知緩衝器相互串接於該第一子時脈樹的輸入端與該系統時脈之間；由所述至少一第二通道電源模式感知緩衝器將該系統時脈延遲一第二延遲時間後做為所述第二工作時脈以提供給該第二子時 脈樹，其中所述至少一第二通道電源模式感知緩衝器相互串接於該第二子時脈樹的輸入端與該系統時脈之間；分別提供至少二第一電源資訊給該第一功能模組與該第二功能模組，以分別決定該第一功能模組與該第二功能模組的電源模式；以及分別提供至少二第二電源資訊給所述至少一第一通道電源模式感知緩衝器與所述至少一第二通道電源模式感知緩衝器，以分別決定該第一延遲時間與該第二延遲時間，其中所述至少二第一電源資訊不相依於所述至少二第二電源資訊。
  18. 如申請專利範圍第17項所述的時脈樹的操作方法，其中所述至少二第一電源資訊包括一第一電源模式控制信號與一第二電源模式控制信號，該操作方法包括：依據該第一電源模式控制信號決定該第一功能模組的電源電壓；以及依據該第二電源模式控制信號決定該第二功能模組的電源電壓。
  19. 如申請專利範圍第17項所述的時脈樹的操作方法，其中所述至少二第一電源資訊包括一第一電源電壓與一第二電源電壓，該操作方法包括：提供該第一電源電壓給該第一功能模組，以供應該第一功能模組所需之操作電能；以及提供該第二電源電壓給該第二功能模組，以供應該第二功能 模組所需之操作電能。
  20. 如申請專利範圍第17項所述的時脈樹的操作方法，其中所述至少一第一通道電源模式感知緩衝器包括耦接至該第一子時脈樹的一第一電源模式感知緩衝器，所述至少一第二通道電源模式感知緩衝器包括耦接至該第二子時脈樹的一第二電源模式感知緩衝器，該操作方法更包括：當所述至少二第一電源資訊表示該第一功能模組的電源電壓大於該第二功能模組的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓小於該第二電源模式感知緩衝器的電源電壓；以及當所述至少二第一電源資訊表示該第一功能模組的電源電壓小於該第二功能模組的電源電壓時，藉由所述至少二第二電源資訊控制所述第一電源模式感知緩衝器與所述第二電源模式感知緩衝器，以使該第一電源模式感知緩衝器的電源電壓大於該第二電源模式感知緩衝器的電源電壓。
  21. 如申請專利範圍第17項所述的時脈樹的操作方法，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，所述由該第一通道電源模式感知緩衝器將該系統時脈延遲後做為該第一工作時脈之步驟包括：由一第一電源模式感知緩衝器依據該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道； 由該第一擇定延遲通道將該系統時脈延遲後做為一中間工作時脈；由一第二電源模式感知緩衝器依據該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道；以及由該第二擇定延遲通道將該中間工作時脈延遲後做為所述第一工作時脈。
  22. 如申請專利範圍第17項所述的時脈樹的操作方法，其中所述至少二第二電源資訊包括一第一選擇信號與一第二選擇信號，所述由該第一通道電源模式感知緩衝器將該系統時脈延遲後做為該第一工作時脈之步驟包括：由一第一電源模式感知緩衝器依據該第一選擇信號而從多個第一延遲通道中選擇一第一擇定延遲通道；由該第一擇定延遲通道將該系統時脈延遲後做為一第一中間工作時脈；由一電壓位準轉換器將該第一中間工作時脈轉換為一第二中間工作時脈；由一第二電源模式感知緩衝器依據該第二選擇信號而從多個第二延遲通道中選擇一第二擇定延遲通道；以及由該第二擇定延遲通道將該第二中間工作時脈延遲後做為所述第一工作時脈。
TW103117373A 2013-05-22 2014-05-16 在電路中的時脈樹與其合成方法及操作方法 TWI544305B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103117373A TWI544305B (zh) 2013-05-22 2014-05-16 在電路中的時脈樹與其合成方法及操作方法
US14/509,055 US9477258B2 (en) 2013-05-22 2014-10-08 Clock tree in circuit having a power-mode control circuit to determine a first delay time and a second delay time

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW102118074 2013-05-22
TW103117373A TWI544305B (zh) 2013-05-22 2014-05-16 在電路中的時脈樹與其合成方法及操作方法

Publications (2)

Publication Number Publication Date
TW201445276A true TW201445276A (zh) 2014-12-01
TWI544305B TWI544305B (zh) 2016-08-01

Family

ID=51936219

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103117373A TWI544305B (zh) 2013-05-22 2014-05-16 在電路中的時脈樹與其合成方法及操作方法

Country Status (2)

Country Link
US (1) US20140351616A1 (zh)
TW (1) TWI544305B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642276B (zh) * 2015-08-24 2018-11-21 聯發科技股份有限公司 時脈緩衝器電路和積體電路
TWI664546B (zh) * 2018-06-21 2019-07-01 瑞昱半導體股份有限公司 時脈樹合成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112486010B (zh) * 2020-11-25 2023-02-14 天津凯发电气股份有限公司 一种城市轨道交通牵引供电二次设备授时方法
US11775004B2 (en) * 2021-09-10 2023-10-03 International Business Machines Corporation Phase aligning and calibrating clocks from one phase lock loop (PLL) for a two-chip die module
CN114156991A (zh) * 2021-12-10 2022-03-08 苏州博创集成电路设计有限公司 调度计时器的方法和装置、充电电路、充电设备、芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI642276B (zh) * 2015-08-24 2018-11-21 聯發科技股份有限公司 時脈緩衝器電路和積體電路
TWI664546B (zh) * 2018-06-21 2019-07-01 瑞昱半導體股份有限公司 時脈樹合成方法

Also Published As

Publication number Publication date
US20140351616A1 (en) 2014-11-27
TWI544305B (zh) 2016-08-01

Similar Documents

Publication Publication Date Title
TWI544305B (zh) 在電路中的時脈樹與其合成方法及操作方法
TWI416302B (zh) 具電源模式感知之時脈樹及其合成方法
US11831745B2 (en) Clock frequency adjustment for semi-conductor devices
US7782125B2 (en) Semiconductor integrated circuit
US9477258B2 (en) Clock tree in circuit having a power-mode control circuit to determine a first delay time and a second delay time
US8350595B2 (en) Semiconductor integrated circuit and control method for clock signal synchronization
US9639198B2 (en) Semiconductor device
US6809606B2 (en) Voltage ID based frequency control for clock generating circuit
KR20130125036A (ko) 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템
JP2002133867A (ja) 半導体メモリ装置及びこれを含むメモリモジュールを有するシステム
EP1607835A1 (en) Closed-loop control for performance tuning
US20060182149A1 (en) Method and system for mobile multimedia processor supporting rate adaptation and mode selection
WO2023098064A1 (zh) 一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构
US8239695B2 (en) Information processing device
TWI475355B (zh) 用於資料接收及傳輸之方法及相關之積體電路
JP4199777B2 (ja) 電源システムおよびノート型パーソナル・コンピュータ
US10331592B2 (en) Communication apparatus with direct control and associated methods
US11467652B2 (en) System on chip and electronic device including the same
JP2023535283A (ja) データプロセッサのプログラム可能な電圧調整
JP2000332121A (ja) Ｖｌｓｉ回路およびシステムの低電力設計用パフォーマンス（性能）駆動多価可変供給電圧体系
US20230016311A1 (en) Clock skew-adjustable chip clock architecture of progarmmable logic chip
US20220200781A1 (en) Wide-range inductor-based delay-cell and area efficient termination switch control
CN214897563U (zh) Micro-LED的集成化系统
US11734174B2 (en) Low overhead, high bandwidth re-configurable interconnect apparatus and method
JP2004336654A (ja) 出力インターフェイス回路及び半導体装置