WO2024085037A1 - 受信信号品質モニタ - Google Patents

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WO2024085037A1
WO2024085037A1 PCT/JP2023/036921 JP2023036921W WO2024085037A1 WO 2024085037 A1 WO2024085037 A1 WO 2024085037A1 JP 2023036921 W JP2023036921 W JP 2023036921W WO 2024085037 A1 WO2024085037 A1 WO 2024085037A1
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WO
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signal
input
circuit
output
phase
Prior art date
Application number
PCT/JP2023/036921
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English (en)
French (fr)
Inventor
智大 石田
俊一 久保
Original Assignee
ザインエレクトロニクス株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/30—Monitoring; Testing of propagation channels
    • H04B17/309—Measuring or estimating channel quality parameters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present invention relates to a received signal quality monitor.
  • Patent Document 1 Patent Document 2, Patent Document 3, Non-Patent Document 1, and Non-Patent Document 2 disclose a receiving device. If a received signal quality monitor capable of outputting data for generating an eye diagram (a quality monitor signal for the received signal) is incorporated inside the receiving device, the quality of the received signal can be evaluated by evaluating the data.
  • a received signal quality monitor capable of outputting data for generating an eye diagram (a quality monitor signal for the received signal) is incorporated inside the receiving device, the quality of the received signal can be evaluated by evaluating the data.
  • This received signal quality monitor includes a plurality of data receiving samplers that receive a serial data signal, are connected in parallel, and each of which receives a multiphase sampling clock signal; a reference sampler that receives the serial data signal; a phase adjustment circuit that can sweep the phase of the sampling clock signal input to the reference sampler within a phase range of N times (2 ⁇ N) the unit interval (UI) of the serial data signal; a first synchronization circuit to which the output signal of one of the plurality of data receiving samplers and the output signal of the reference sampler are input; and a comparison logic circuit to which the two output signals output in synchronization from the first synchronization circuit are input.
  • phase sweep range of the phase adjustment circuit When the phase sweep range of the phase adjustment circuit is narrow, a delay adjustment circuit may be placed in front of multiple data receiving samplers as a countermeasure against errors.
  • the phase sweep range is wide, so the area where errors occur can be sufficiently separated from the eye diagram formation area, and such a circuit can be omitted, making it possible to accurately monitor the quality of the received signal while reducing the circuit area and power consumption.
  • the phase range adjusted by the phase adjustment circuit is preferably at least one period of the sampling clock signal input to the reference sampler, and by expanding the phase range, it becomes easier to acquire the eye opening even if the position of the eye opening moves.
  • the received signal quality monitor further includes a counter that counts the output result of the comparison logic circuit.
  • the reference sampler preferably has a first input terminal for receiving the serial data signal and a second input terminal for inputting a variable reference threshold voltage, and samples the comparison result between the serial data signal and the reference threshold voltage in synchronization with the sampling clock signal, which is capable of phase sweeping.
  • Each sampler included in the plurality of data receiving samplers preferably has a first input terminal for receiving the serial data signal and a second input terminal for inputting a threshold voltage, and samples the result of the comparison between the serial data signal and the threshold voltage in synchronization with the sampling clock signal included in the multiphase sampling clock signal and corresponding to the sampler.
  • the received signal quality monitor comprises a second synchronization circuit to which the multiple output signals output from the multiple data reception samplers are input, and a CDR (Clock and Data Recovery) circuit to which the multiple output signals output from the second synchronization circuit are input and which generates the multiphase sampling clock signal.
  • a CDR Lock and Data Recovery
  • the serial data signal is a pulse amplitude modulated (PAM) signal having multiple values of k levels (3 ⁇ k, k is an integer), each of the plurality of data receiving samplers includes k-1 samplers, each of which receives a threshold voltage of a different level together with the serial data signal, and each of which outputs k-1 comparison results.
  • PAM pulse amplitude modulated
  • the k-1 comparison results are output from one sampler included in the plurality of data receiving samplers, the k-1 comparison results and the output signal of the reference sampler are input to the first synchronization circuit, and the comparison logic circuit preferably includes k-1 sub-comparison logic circuits, and each of the k-1 sub-comparison logic circuits is input with an output signal output in synchronization from the first synchronization circuit. At least two output signals output in synchronization from the first synchronization circuit are input.
  • the phase adjustment circuit preferably includes a selection circuit to which the multiphase sampling clock signals output from the CDR circuit are input, and a phase interpolation circuit to which the output signal of the selection circuit is input.
  • the received signal quality monitor makes it possible to accurately monitor the quality of the received signal while reducing the circuit area and power consumption.
  • FIG. 1 is a block diagram showing a transmission/reception system and an external device 300.
  • FIG. 2 is a block diagram of the receiving device RX.
  • FIG. 3 is a block diagram of the reference sampler SMe.
  • FIG. 4 is a block diagram of the phase adjustment circuit 11.
  • FIG. 5 is a block diagram of the phase interpolator 11B.
  • FIG. 6 is a block diagram showing the structure of the first synchronization circuit 13A.
  • FIG. 7 is a diagram showing a truth table of a comparison logic circuit (XOR circuit).
  • FIG. 8 is a diagram in which the output of the error counter is plotted two-dimensionally.
  • FIG. 9 is a timing chart for explaining the setup time ST and the hold time HD.
  • FIG. 9 is a timing chart for explaining the setup time ST and the hold time HD.
  • FIG. 10 is a block diagram of a typical CDR circuit.
  • FIG. 11 is a timing chart for explaining the operation of the CDR circuit shown in FIG.
  • FIG. 12 is a block diagram of the CDR circuit 17.
  • FIG. 13 is a timing chart for explaining the phase difference of data in the CDR circuit shown in FIG.
  • FIG. 14 is a block diagram showing the structure of the second synchronization circuit 13B.
  • FIG. 15A is a timing chart of the serial data signal DATA-S
  • FIG. 15B is a timing chart showing the reference sampling clock signal ⁇ e.
  • FIG. 16 is a timing chart showing the serial data signal, the multiphase clock signals ⁇ 1 to ⁇ 10, and the clock signal ⁇ e.
  • FIG. 17 is a timing diagram of the serial data signal and the signals output from the synchronization circuits 13A and 13B.
  • FIG. 18 is a block diagram of another receiving device RX.
  • FIG. 19 is a block diagram of the phase adjustment circuit 11 shown in FIG.
  • FIG. 20 is a block diagram showing the structure of a multi-value sampler.
  • FIG. 21 is a graph showing the change in the input voltage (V) to the multi-value sampler over time.
  • FIG. 22 is a block diagram showing the structure of a multi-value sampler and a subsequent circuit.
  • FIG. 23 is a graph showing the change over time of the input voltage (V) to the first data receiving sampler SM1high and the reference sampler SMe.
  • FIG. 24 is a block diagram showing the structure of a multi-value sampler and a subsequent circuit.
  • FIG. 25 is a block diagram showing the structure of a multi-value sampler and a subsequent circuit.
  • 26(A) and 26(B) are timing charts of exemplary serial data signals.
  • FIG. 1 is a block diagram showing the transmission/reception system and the external device 300.
  • the transmission/reception system includes a receiving device RX and a transmitting device TX.
  • An external device 300 for signal quality inspection can be connected to the receiving device RX.
  • the transmitter TX has an input terminal for the input parallel data signal DATA-PI and an output terminal for the serial data signal DATA-S.
  • the serial data signal DATA-S sent from the transmitter TX is transmitted via the communication cable CB and received by the receiver RX.
  • the parallel data signal is converted to serial and encrypted using the 8b/10b method to embed a clock in the serial data, and a 10-bit serial data signal DATA-S is transmitted.
  • the receiving device RX is equipped with a digitalizer that converts the received serial data signal DATA-S into parallel, an output terminal for an output parallel data signal DATA-PO, and a received signal quality monitor (eye monitor).
  • the received signal quality monitor in the receiving device RX is equipped with an output terminal for a quality monitor signal OUTPUT, an input terminal for an external input threshold control signal CNT-TH, and an input terminal for an external input phase control signal CNT-PH.
  • the quality monitor signal OUTPUT is a signal that indicates the state of the received signal, such as an eye diagram, and contains information about the quality of the signal.
  • the external device 300 is a computer and includes a memory 301, a central processing unit (CPU) 302, an interface 303, a bus 304, a display 305, an output terminal for an external input threshold control signal CNT-TH, and an output terminal for an external input phase control signal CNT-PH.
  • CPU central processing unit
  • CNT-TH external input threshold control signal
  • CNT-PH external input phase control signal
  • the central processing unit 302 performs arithmetic processing according to the control signal generation program stored in the memory 301, and generates an external input phase control signal CNT-PH and an external input threshold control signal CNT-TH.
  • the external input phase control signal CNT-PH is a signal that controls the phase of the sampling clock signal ⁇ e of the phase adjustment circuit 11 (see FIG. 2) at the time (t ⁇ e) corresponding to the horizontal axis of the drawing.
  • the external input threshold control signal CNT-TH is a signal that controls the reference threshold voltage Ve of the voltage generator 12 (see FIG. 2) at the time (tVe) corresponding to the vertical axis of the drawing.
  • control signals are periodically reset to 0 when they reach the maximum values of the horizontal and vertical axes during drawing. Also, rather than these control signals directly controlling the target parameters (phase, voltage), these control signals may be used as triggers to control the target parameters within the receiving device RX.
  • the external device 300 receives the quality monitor signal OUTPUT output from the receiving device RX, and the central processing unit 302 performs arithmetic processing according to the eye diagram drawing program stored in the memory 301, and the received signal state such as an eye diagram can be displayed on the display 305.
  • the eye diagram drawing program stores the quality monitor signal OUTPUT output in chronological order in the memory 301, and then draws the eye diagram.
  • the quality monitor signal OUTPUT has time information (t ⁇ e) of the phase of the reference sampling clock signal ⁇ e (see Figure 2) as the X-axis coordinate information of the eye diagram according to the timing at the time of reception, and has time information (tVe) of the reference threshold voltage Ve (see Figure 2) to be swept as the Y-axis coordinate information.
  • the number of errors counted by the error counter (counter) 16 is recorded at a position defined by the two-dimensional coordinates (t ⁇ e, tVe) at the time of drawing, and the eye diagram information is stored in a two-dimensional memory space.
  • the program then transmits the image information of the obtained eye diagram to the display 305.
  • it is also possible to obtain an eye diagram by storing the data contained in the quality monitor signal in the computer's memory 301 and inputting this data into a spreadsheet software program.
  • the external device 300 can be realized by a normal personal computer, a single board computer, or a dedicated device or a mobile information terminal that performs the same signal processing as these computers.
  • FIG. 2 is a block diagram of the receiving device RX.
  • the receiving device RX has an input terminal for a serial data signal DATA-S, which is input to an amplifier 101.
  • the amplifier 101 is a simple buffer amplifier, but may also include an equalizer and a filter.
  • the serial data signal DATA-S output from the amplifier 101 is input to a received signal quality monitor, which outputs a quality monitor signal OUTPUT from an output terminal.
  • the deserializer converts the received serial data signal DATA-S into an output parallel data signal DATA-PO, which is output from multiple output terminals.
  • the sampling timing of the received signal is adjusted by a CDR (Clock and Data Recovery) circuit 17, and the voltage and phase during sampling are controlled by a control circuit 18.
  • the receiving device RX is equipped with a received signal quality monitor and a digital realizer.
  • the received signal quality monitor utilizes output signals from a plurality of data receiving samplers SM1 to SMm.
  • the digitalizer includes m samplers, of which the nth sampler is designated as sampler SMn. 1 ⁇ n ⁇ m, m and n are integers.
  • the plurality of data receiving samplers SM1 to SMm each receive a serial data signal DATA-S and are connected in parallel, and each clock signal included in the multiphase sampling clock signal ( ⁇ 1 to ⁇ m) is input to the input terminal of each sampling clock signal ⁇ n.
  • the received signal quality monitor comprises a plurality of data receiving samplers SM1 to SMm, a reference sampler SMe that receives a serial data signal DATA-S, a phase adjustment circuit 11, a voltage generator 12, a first synchronization circuit 13A, a comparison logic circuit 15, an error counter 16, and a CDR circuit 17. These are explained in detail below.
  • FIG. 3 is a block diagram of the reference sampler SMe.
  • the reference sampler SMe receives the serial data signal DATA-S.
  • the received serial data signal DATA-S is compared with the reference threshold voltage Ve by the comparator COMP, and this comparison result is sampled at the reference sampling timing (the rising edge of the sampling clock signal ⁇ e), and the comparison result is output.
  • a D flip-flop FF1 is used for sampling. In D flip-flop FF1, when the truth value to be stored is input to the D terminal and the rising edge of the clock signal ⁇ e is input to the C terminal, the D flip-flop stores the truth value of the D terminal and outputs the stored truth value from the Q terminal. The output of the Q terminal (comparison result) is held until the next rising edge of the sampling clock signal ⁇ e is input.
  • the comparison result (second output signal (reference signal Se)) output from the reference sampler SMe indicates "1” if the serial data signal DATA-S is greater than the reference threshold voltage Ve, and indicates "0" if it is less than the reference threshold voltage Ve.
  • the sampling clock signal ⁇ e is output from the phase adjustment circuit 11, and the reference threshold voltage Ve is output from the voltage generator 12.
  • the reference sampler SMe has a first input terminal SMe1 that receives the serial data signal DATA-S, a second input terminal SMe2 to which the reference threshold voltage Ve is input, and an input terminal SMe3 for the sampling clock signal ⁇ e, and samples the comparison result (reference signal Se) between the serial data signal DATA-S and the reference threshold voltage Ve in synchronization with the sampling clock signal ⁇ e.
  • each of the multiple data receiving samplers SM1 to SMm is the same as the structure of the reference sampler SMe.
  • FIG. 4 is a block diagram of the phase adjustment circuit 11.
  • the phase adjustment circuit 11 has one or more input terminals and an output terminal for the sampling clock signal ⁇ e.
  • the number of input terminals of the phase adjustment circuit 11 in this example is two or more.
  • Two or more sampling clock signals ( ⁇ 1 to ⁇ m) included in the multi-phase clock signal ( ⁇ 1 to ⁇ m) are input to these input terminals.
  • the sampling clock signal ⁇ e is output from the output terminal of the phase adjustment circuit 11.
  • the output terminal of the phase adjustment circuit 11 is connected to the input terminal of the sampling clock signal ⁇ e of the reference sampler SMe (see Figures 2 and 3).
  • the phase adjustment circuit 11 can sweep the phase of the sampling clock signal ⁇ e.
  • the phase adjustment circuit 11 receives a phase control signal PH-SEL and adjusts the phase of the sampling clock signal ⁇ e according to the received phase control signal PH-SEL.
  • the phase control signal PH-SEL is output from the control circuit 18 (see Figure 2).
  • the control circuit 18 can generate the phase control signal PH-SEL based on the external input phase control signal CNT-PH input from the outside.
  • the external input phase control signal CNT-PH and the phase control signal PH-SEL may be the same signal, in which case it is possible to omit the control circuit 18 (see FIG. 2).
  • the phase adjustment circuit 11 may have a number of different structures, but the phase adjustment circuit shown in the figure includes a multiplexer 11A (selection circuit) and a phase interpolator 11B (Phase Interpolator).
  • the multiplexer 11A selects two clock signals ⁇ A and ⁇ B from the multiphase clock signals ⁇ 1 to ⁇ m in accordance with the instruction of the clock selection signal SEL0 in the phase control signal PH-SEL (the values of A and B are specified by the clock selection signal PH-SEL).
  • the phase interpolator 11B generates and outputs a clock signal ⁇ e having a phase located between the two input clock signals ⁇ A and ⁇ B.
  • the time tE of the rising edge E ⁇ e of the clock signal ⁇ e is set to a time a predetermined time ⁇ T has elapsed from the time tA of the rising edge E ⁇ A of the clock signal ⁇ A.
  • the time of the rising edge E ⁇ B of the clock signal ⁇ B is set to time tB.
  • the predetermined time ⁇ T has a value obtained by multiplying the time difference (tB-tA) by a coefficient equal to or less than 1, and this coefficient is given by the interpolation position selection signal SEL1 in the phase control signal PH-SEL.
  • the phase adjustment circuit 11 includes a multiplexer 11A to which the multiphase clock signals ⁇ 1 to ⁇ m output from the CDR circuit are input, and a phase interpolation circuit 11B to which the output signal of the multiplexer 11A is input.
  • the multiplexer is a selection circuit that selects and outputs a desired signal from the input signals.
  • the multiphase clock signal has multiple phases, and the phase interpolation circuit 11B can output a reference clock signal ⁇ e having a desired phase according to the phases of the two input signals and a phase control signal.
  • FIG. 5 is a block diagram of the phase interpolator 11B.
  • the phase interpolation circuit 11B comprises a first inverter 11BA to which a clock signal ⁇ A is input, a second inverter 11BB to which a clock signal ⁇ B is input, and a third inverter 11BC connected to the output terminals of these.
  • the first inverter 11BA and the second inverter 11BB each comprise multiple gated inverters connected in parallel, and the inverters have gates (transistor switches) connected in series, and the number of gates that are turned ON can be controlled by the interpolation position selection signal SEL1.
  • the voltage generator 12 receives a threshold selection signal or a threshold control signal TH-SEL, and changes the reference threshold voltage Ve according to the received threshold control signal TH-SEL.
  • the reference threshold voltage Ve is swept to obtain an eye diagram.
  • the threshold control signal TH-SEL is used.
  • the threshold control signal TH-SEL in this example is output from a control circuit 18.
  • the control circuit 18 can generate the threshold control signal TH-SEL based on an external input threshold control signal CNT-TH input from the outside.
  • the external input threshold control signal CNT-TH and the threshold control signal TH-SEL may be the same signal, in which case the control circuit 18 can be omitted.
  • There are numerous known structures for changing the threshold voltage in response to a threshold control signal For example, by connecting multiple resistors in parallel downstream of a node that provides a threshold voltage, and connecting each switch in series to each resistor, and controlling the ON/OFF of these switches with a threshold control signal, the threshold voltage can be changed.
  • the multiple threshold voltages V1 to Vm input to the multiple data receiving samplers SM1 to SMm may be fixed values, or may be set to the center voltage of the amplitude of the serial data signal DATA-S received by the sampler.
  • the multiple threshold voltages V1 to Vm can be changed using feedback control or the like as necessary. For example, it is possible to input a threshold control signal to the voltage generator 12 such that if the digital value of each output signal from the deserializer is integrated during a reference period, and if the integrated value exceeds a first integrated threshold, the current threshold voltage is determined to be low and the input threshold voltage to the corresponding sampler is increased, and if the integrated value falls below a second integrated threshold, the current threshold voltage is determined to be high and the input threshold voltage is decreased.
  • each sampler SMn (n is any number selected from 1 to m) included in the multiple data receiving samplers SM1 to SMm has a first input terminal that receives the serial data signal DATA-S, a second input terminal to which the threshold voltage Vn is input, and an input terminal for the sampling clock signal ⁇ n, and samples and outputs the comparison result Sn (S1 to Sm) between the serial data signal DATA-S and the threshold voltage Vn in synchronization with the sampling clock signal ⁇ n ( ⁇ 1 to ⁇ m) included in the multiphase sampling clock signal and corresponding to the sampler SMn (SM1 to SMm).
  • FIG. 6 is a block diagram showing the structure of the first synchronization circuit 13A.
  • the first synchronization circuit 13A receives the signal to be evaluated Sx (first output signal (e.g., S2)) and the reference signal Se (second output signal).
  • the signal to be evaluated Sx (e.g., S2) is the output signal of one of the multiple data receiving samplers SM1 to SMm.
  • the reference signal Se is the output signal of the reference sampler SMe.
  • the first synchronization circuit 13A synchronizes the signal to be evaluated Sx and the reference signal Se.
  • the first synchronization circuit 13A outputs a synchronized signal to be evaluated SxOUT and a synchronized reference signal SeOUT. The timing of the rising edge of the signal to be evaluated SxOUT and the rising edge of the reference signal SeOUT coincide.
  • the first synchronization circuit 13A includes a flip-flop 13A1, the evaluation target signal Sx being input to a D terminal, and a flip-flop 13A2, the output signal Sx' of the flip-flop 13A1 being input to a D terminal.
  • the first synchronization circuit 13A includes a flip-flop 13A3, the reference signal Se being input to a D terminal, and a flip-flop 13A4, the reference signal Se' output from the flip-flop 13A3 being input to a D terminal.
  • Each flip-flop is a D flip-flop, and a sampling clock signal ⁇ K (e.g. ⁇ 7) for synchronization is input to a clock input terminal (C terminal).
  • the first synchronization circuit 13A may include a frequency divider 13DIV.
  • the frequency divider 13DIV is not essential, but it can reduce the frequency of the sampling clock signal. If the frequency divider 13DIV divides the sampling clock signal ⁇ K (e.g., ⁇ 7) input to the first synchronization circuit 13A by 2, the frequency of the sampling clock signal will be halved and the period will be doubled.
  • FIG. 7 is a diagram showing a truth table of a comparison logic circuit (XOR circuit).
  • the comparison logic circuit 15 receives the evaluation target signal SxOUT and the reference signal SeOUT, which are output in synchronization from the first synchronization circuit 13A.
  • the comparison logic circuit 15 is a circuit that compares the logic of the input digital signals, and in this example, is an XOR circuit (exclusive OR circuit).
  • the XOR circuit outputs "0" if the logic of the input data matches, and "1" if they differ.
  • the XOR circuit can also be replaced with four NAND circuits.
  • a structure that outputs a different logic configuration is also possible. For example, a circuit in which the output of the XOR circuit is inverted by a NOT circuit can be used. Therefore, the comparison logic circuit 15 is not limited to an XOR circuit, as long as it is a logic circuit that compares the logic of the input data.
  • FIG. 8 is a diagram in which the output of the error counter is plotted two-dimensionally.
  • the error counter 16 (see FIG. 2) is a counter that counts the output result (digital data) of the comparison logic circuit 15.
  • the error counter 16 counts up when the input data (evaluation target signal Sx, reference signal Se) to the comparison logic circuit 15 do not match. It counts and accumulates the comparison results for a certain period (defined as E-COUNT) and outputs the count value.
  • the phase of the reference rising edge (e.g. E ⁇ 8) is defined as 0°.
  • the reference signal Se is a signal sampled at the rising edge E ⁇ e that is separated from the reference rising edge by a phase P ⁇ e (degrees).
  • the count value indicates the degree of mismatch between the evaluation target signal Sx and the reference signal Se at the coordinate (P ⁇ e, Ve) (pixel).
  • the count value of the error counter 16 at the position of the coordinate (P ⁇ e, Ve) draws an eye diagram. Pixels with low count values indicate areas within the eye diagram opening, where the count value is essentially zero.
  • the phase range of the eye diagram formation region R (EYE) drawn in two dimensions is at least 1/2 of the maximum value of the phase P ⁇ e in this example (N x UI, 360°), preferably 1/3 or less, and more preferably 1/4 or less.
  • N is a natural number
  • UI indicates the unit interval of the serial data signal DATA-S.
  • the maximum value of the phase P ⁇ e is greater than the phase range of the eye diagram formation region R (EYE) required to acquire data.
  • the center of the error tolerance region R (VIO) is set at a position away from the center of the eye diagram formation region R (EYE) by a phase of approximately (N x UI x 1/2, 180°).
  • the phase range of the error tolerance region R (VIO) is at least 1/2 of the maximum value of the phase P ⁇ e, preferably 1/3 or less, and more preferably 1/4 or less.
  • a setup time violation and/or a hold time violation may occur between the reference signal Se and the sampling clock signal ⁇ 7 in the first synchronization circuit 13A.
  • an error occurs in the error-tolerant region R(VIO).
  • the error-tolerant region R(VIO) is away from the eye diagram forming region R(EYE), which has the advantage that the eye diagram forming region R(EYE) is not affected by errors.
  • the positions on the horizontal axis of the eye diagram formation region R (EYE) and the error tolerance region R (VIO) shift from the reference position along the horizontal axis depending on the unintended inherent delay amount caused by the operating temperature of the phase adjustment circuit, manufacturing variations, etc.
  • the eye diagram formation region R (EYE) is away from the error tolerance region R (VIO), and has the advantage of not being affected by errors.
  • Figure 9 is a timing chart to explain the setup time ST and hold time HD.
  • the sampling clock signal ⁇ 7 is input to the first synchronization circuit 13A as a synchronization signal, and the evaluation target signal Sx and the reference signal Se are set as input signals to be synchronized.
  • the evaluation target signal Sx e.g., S2
  • the sampler SM2 is sampled by the sampler SM2 with the sampling clock signal ⁇ 2.
  • phase P ⁇ e varies within a range R(P ⁇ e) of five UI of the serial data signal DATA-S.
  • the rising edge E ⁇ e of the sampling clock signal ⁇ e coincides with the position of data D1 and the position of data D6, and in the reference signal Se, the truth value of data D1 is output followed by the truth value of data D6.
  • the rising edge E ⁇ e of the sampling clock signal ⁇ e coincides with the position of data D3 and the position of data D8, and in the reference signal Se, the truth value of data D3 is followed by the truth value of data D8.
  • the boundary position between data in the reference signal Se is within the vicinity (setup time ST) of the rising edge E ⁇ 7 of the sampling clock signal ⁇ 7, so a setup time violation occurs.
  • the rising edge E ⁇ e of the sampling clock signal ⁇ e coincides with the position of data D4 and the position of data D9, and in the reference signal Se, the truth value of data D9 is output following the truth value of data D4.
  • the boundary position between data in the reference signal Se is within the vicinity (hold time HD) of the rising edge E ⁇ 7 of the sampling clock signal ⁇ 7, so a hold time violation occurs.
  • the time from the rising edge E ⁇ 2 of the sampling clock signal ⁇ 2 of the evaluation target signal Sx (e.g. S2) to the rising edge E ⁇ 7 of the sampling clock signal ⁇ 7 is set to R(P ⁇ e)/2 (2.5 UI).
  • R(P ⁇ e)/2 2.5 UI
  • it can be set to 2 ⁇ (R(P ⁇ e)/2) ⁇ 8, for example.
  • FIG. 10 is a block diagram of a typical CDR circuit.
  • This CDR circuit includes a phase difference detector 72, a filter 73, and a voltage-controlled oscillator 74.
  • a serial data signal Data and a clock signal Clock are input to the phase difference detector 72.
  • the CDR circuit generates a clock signal based on edge information of the input data.
  • FIG. 11 is a timing chart for explaining the operation of the CDR circuit shown in FIG. 10.
  • the phase difference detector 72 detects the phase difference between the edge position of the serial data signal Data and the rising edge position of the clock signal Clock, and if the position of the serial data signal Data is ahead, it outputs a positive pulse signal UP having a width corresponding to these phase differences, and if it is behind, it outputs a negative pulse signal DOWN having a width corresponding to these phase differences.
  • the (low-pass) filter 73 integrates and smoothes the positive pulse signal UP and the negative pulse signal DOWN to output a voltage according to the phase difference.
  • the voltage-controlled oscillator 74 reduces the repetition frequency of the clock signal Clock if the phase is ahead of the reference (if the integrated value of the width of the positive pulse signal is large and the input voltage is positive), and increases the repetition frequency of the clock signal Clock if the phase is behind the reference (if the integrated value of the width of the negative pulse signal is large and the input voltage is negative).
  • the CDR circuit 17 shown in FIG. 2 is located after the second synchronization circuit 13B, so a parallel data signal is input, and it differs from the CDR circuit with the structure shown in FIG. 10.
  • a configuration can be adopted in which the serial data signal DATA-S and the individual sampling clock signals ⁇ n ( ⁇ 1 to ⁇ m) are input to the CDR circuit, and the sampling clock signals ⁇ n ( ⁇ 1 to ⁇ m) are generated based on these input signals.
  • FIG. 12 is a block diagram of the CDR circuit 17.
  • the CDR circuit 17 is disposed after the second synchronization circuit 13B and includes a phase difference detector 172, a filter 173, a voltage controlled oscillator 174, and a multi-phase clock signal generator 175.
  • the CDR circuit 17 receives the parallel data signals (digital signals S1OUT to SmOUT) output from the second synchronization circuit 13B.
  • Each digital signal S1OUT to SmOUT has information of "1" or "0".
  • the array of these "1"s and "0"s has phase difference information as a whole.
  • this phase difference information is information about the phase difference between the phase of the serial data signal DATA-S and the phase of the sampling clock signal in the data receiving samplers SM1 to SMm.
  • This phase difference information is information about whether the phase of each sampling clock signal ⁇ 1 to ⁇ m is ahead of the phase of the serial data signal DATA-S (FAST) or behind (SLOW).
  • FIG. 13 is a timing chart for explaining the phase difference of data in the CDR circuit shown in FIG. 12.
  • the odd-numbered signals (S1OUT, S3OUT, S5OUT, S7OUT, S9OUT) have data sampled at the edge positions of the serial data signal DATA-S by the odd-numbered samplers (SM1, SM3, SM5, SM7, SM9) in Figure 2.
  • the even-numbered signals (S2OUT, S4OUT, S6OUT, S8OUT, S10OUT) are sampled at the center position of the pulse width of the serial data signal DATA-S.
  • the phase difference detector 172 detects whether the rising edge position of the odd-numbered sampling clock signals ( ⁇ 1, ⁇ 3, ⁇ 5, ⁇ 7, ⁇ 9) is ahead or behind the data boundary position of the serial data signal based on the data sequence of the input digital signals S1OUT to SmOUT, for example, 10-digit digital data. If the phase difference detector 172 stores a judgment table of data sequences for when the data sequence is ahead (FAST) and when the data sequence is behind (SLOW), and outputs "1" when the data sequence matches the former and "0" when the data sequence matches the latter, it can make a FAST/SLOW state judgment based on the input data.
  • the logic circuit that judges whether the three pieces of data match can be constructed, for example, by arranging three AND circuits in parallel and inputting the three outputs of these circuits into a three-input AND circuit.
  • the (low-pass) filter 173 When the phase difference detector 172 outputs a phase difference information signal (for example, four FASTs and one SLOW, resulting in an array of "1, 1, 1, 1, 0"), the (low-pass) filter 173 outputs, for example, a DC voltage obtained by integrating and smoothing these pulse signals. In this case, it can be determined that the phase of the sampling clock signal is advanced overall, so the voltage-controlled oscillator 174 reduces the repetition frequency of the clock signal. This operation is the same as that of a typical CDR circuit shown in FIG. 10, and if it is determined that the signal is delayed overall, the opposite operation is performed. Note that other methods are known for controlling the repetition frequency of the clock signal in a CDR circuit, and such methods can also be used.
  • the clock frequency of the voltage-controlled oscillator is lowered, and if the number of SLOWs is large, the clock frequency of the voltage-controlled oscillator is raised.
  • the odd-numbered rising edges of the sampling clock signals ⁇ 1 to ⁇ m are aligned with the edges of the serial data signal DATA-S, and a sampling clock signal that is consistent with the serial data signal is obtained.
  • the clock signal output from the voltage controlled oscillator 174 is input to a multi-phase clock signal generator 175.
  • the multi-phase clock signal generator 175 generates multiple sampling clock signals ⁇ 1 to ⁇ m with different phases from a single input clock signal.
  • the multi-phase clock signal generator 175 can be configured using, for example, one or multiple frequency dividers. It is also possible to connect multiple delay circuits in series after a single frequency divider and output each sampling clock signal from the output terminal of each delay circuit. It is also possible to connect multiple frequency dividers in parallel and set the reset timing of each frequency divider to a different value. Many types of multi-phase clock signal generators have been known in the past, so known circuits can be used.
  • the received signal quality monitor includes a second synchronization circuit 13B to which multiple output signals S1 to Sm output from multiple data reception samplers SM1 to SMm are input, and a CDR circuit 17 to which multiple output signals S1OUT to SmOUT output from the second synchronization circuit 13B are input and which generates multiphase clock signals ( ⁇ 1 to ⁇ m).
  • the CDR circuit 17 may receive a selected portion of the output signals S1OUT to SmOUT instead of all of them.
  • the control circuit 18 generates and outputs a phase control signal PH-SEL to be input to the phase adjustment circuit 11 and a threshold control signal TH-SEL to be input to the voltage generator 12.
  • the control circuit 18 outputs a reset control signal CNT-RESET and a stop control signal CNT-STOP to be input to the error counter 16.
  • E-COUNT the number of errors corresponding to each pixel of the eye diagram is counted for a certain period
  • E-COUNT This certain period (E-COUNT) is given from the input timing of the reset control signal CNT-RESET to the input timing of the stop control signal CNT-STOP, the former input resets the error counter 16, and the latter input ends the count and causes the count value to be output.
  • the digital realizer includes a plurality of data receiving samplers SM1 to SMm and a second synchronization circuit 13B.
  • each sampler SMn (SM1 to SMm) is the same as the structure of the reference sampler SMe shown in Figure 3.
  • the multiple data receiving samplers SM1 to SMm are also part of a received signal quality monitor.
  • the serial data signal DATA-S received by the multiple data receiving samplers SM1 to SMm is sampled in synchronization with the polyphase sampling clock signals ⁇ 1 to ⁇ m, respectively.
  • the multiple data receiving samplers receive the serial data signal, are connected in parallel, and are input with the polyphase sampling clock signals ⁇ 1 to ⁇ m, respectively.
  • FIG. 14 is a block diagram showing the structure of the second synchronization circuit 13B.
  • the second synchronization circuit 13B synchronizes the timing of the received output signals S1 to Sm and outputs them as parallel data output signals DATA-PO (S1OUT to SmOUT).
  • Each output signal Sn (S1 to Sm) is input to a flip-flop group consisting of two flip-flops connected in series. Each flip-flop is a D flip-flop.
  • the first output signal Sn (1 ⁇ n ⁇ m) is input to the D terminal of the flip-flop preceding the nth flip-flop group.
  • the first output signal Sn' (1 ⁇ n ⁇ m) sampled by the previous flip-flop is input to the D terminal of the latter flip-flop of the nth flip-flop group.
  • the sampling clock signal ⁇ K (e.g. ⁇ 7) for synchronization is input to the clock input terminal (C terminal) of the latter flip-flop of the nth flip-flop group.
  • the second synchronization circuit 13B performs final synchronization using the sampling clock signal ⁇ K (e.g. ⁇ 7).
  • ⁇ K e.g. ⁇ 7
  • the data is sampled at the median value of the pulse width of the serial data signal DATA-S.
  • Figure 15(A) is a timing chart of the serial data signal DATA-S
  • Figure 15(B) is a timing chart showing the reference sampling clock signal ⁇ e.
  • the reference sampler SMe receives the serial data signal DATA-S and the sweepable reference threshold voltage Ve.
  • the serial data signal DATA-S is, for example, "1, 0, 1, 0, 0, 1.”
  • the position of the rising edge E ⁇ e of the sampling clock signal ⁇ e can be moved and swept along the time axis by the phase adjustment circuit 11 (see FIG. 2).
  • the figure also shows the threshold voltage V2 to the sampler SMn (e.g. SM2) used in the deserializer, and the rising edge E ⁇ n (e.g. E ⁇ 2) of the sampling clock signal ⁇ n (e.g. ⁇ 2).
  • the sampler SM2 samples the serial data signal at the rising edge E ⁇ 2 and outputs "1.”
  • the width of one piece of data in the serial data signal DATA-S is UI (unit interval).
  • the reference position (0°) of the sweepable rising edge E ⁇ e is set to the position of the first eighth rising edge E ⁇ 8.
  • the phase change range R(P ⁇ e) N ⁇ UI.
  • 2 ⁇ N in order to reduce the sampling frequency
  • 3 ⁇ N, and more preferably 4 ⁇ N in order to suppress the effects of setup time violations and hold time violations on the eye diagram
  • the clock frequency f 1/4T, it is called quarter-rate transmission.
  • the clock frequency f is 1/(N ⁇ T), it can be called (1/N) rate transmission.
  • the number of clock signal lines required for clock signal transmission is determined by the number of phases of the required clock signal, but in many cases it is N or 2 ⁇ N.
  • the reference threshold voltage Ve is changed and swept by the voltage generator 12.
  • the received signal quality monitor is equipped with the voltage generator 12 that generates a variable reference threshold voltage Ve, and the reference threshold voltage Ve provides the vertical coordinate when drawing an eye diagram.
  • the coordinate (P ⁇ e, Ve) when drawing a two-dimensional eye diagram can be changed along the vertical axis.
  • the coordinate (P ⁇ e, Ve) when drawing a two-dimensional eye diagram can be changed along the horizontal axis.
  • the threshold voltage Vn (e.g., V2) of any sampler can be changed by the voltage generator 12.
  • the received signal quality monitor is equipped with a voltage generator 12 that generates a variable threshold voltage Vn (V1 to Vm).
  • the threshold voltage Vn (V1 to Vm) input to a plurality of data receiving samplers can be feedback controlled so that it is at the center of the amplitude of the serial data signal input to each sampler SMn (SM1 to SMm).
  • the serial data signal DATA-S is a signal encoded using the 8b10b format
  • the number of "1"s and “0"s output from each sampler is counted for a predetermined period of time, and if the number of "1"s is greater than the number of "0"s, it is determined that the threshold voltage Vn is lower than the center voltage of the amplitude of the serial data signal DATA-S, and the reference threshold voltage Ve is increased, and if it is less, the reference threshold voltage Ve is decreased.
  • the threshold voltage Vn input to multiple data receiving samplers is preferably set so that the input signal levels can be clearly distinguished. For example, if the level of data "1" is 1V and the level of "0" is -1V, the threshold voltage is set to 0V. Also, for example, if the level of data "1" is 2V and the level of "0" is 0V, the threshold voltage is set to 1V.
  • FIG. 16 is a timing chart showing the serial data signal, the multiphase clock signals ⁇ 1 to ⁇ 10, and the clock signal ⁇ e.
  • Two signals are input to the first synchronization circuit 13A (see Figure 2).
  • One signal is a signal obtained by sampling the serial data signal DATA-S at the rising edge E ⁇ 2 of the sampling clock signal ⁇ 2.
  • the other signal is a signal obtained by sampling the serial data signal DATA-S at the rising edge E ⁇ e of the sampling clock signal ⁇ e.
  • a signal sampled with a sampling clock signal ⁇ n (e.g. ⁇ 1 to ⁇ 10) is input to the second synchronization circuit 13B (see Figure 2).
  • These synchronization circuits output the sampled data at the timing of the synchronizing sampling clock signal ⁇ 7.
  • the phase P ⁇ e of the rising edge E ⁇ e moves within a phase change range R(P ⁇ e).
  • the phase interval (time) from the first rising edge E ⁇ n to the second rising edge E ⁇ (n+X/2) is set to (X/4) ⁇ UI.
  • FIG. 17 is a timing diagram of the serial data signal and the signals output from synchronization circuits 13A and 13B.
  • the digital signals S2, S4, S6, and S8 sampled by the even-numbered sampler SMn are converted by the first flip-flop in the second synchronization circuit 13B (see FIG. 14) into digital signals S2', S4', S6', and S8', and then converted by the second flip-flop into digital signals S2OUT, S4OUT, S6OUT, and S8OUT, which are output from the second synchronization circuit 13B with the edges of the data aligned in phase.
  • FIG. 18 is a block diagram of another receiving device RX.
  • the receiving device RX in FIG. 18 differs from the receiving device RX in FIG. 2 only in the configuration of the phase adjustment circuit 11 and the input section 110, with the other configurations being the same.
  • the input section 110 in this example has a connection structure that inputs only one sampling clock signal ⁇ 1 to the phase adjustment circuit 11.
  • the sampling clock signal input to the phase adjustment circuit 11 may be a sampling clock signal other than ⁇ 1.
  • FIG. 19 is a block diagram of the phase adjustment circuit 11 shown in FIG. 18.
  • a single sampling clock signal ⁇ 1 is input to the phase adjustment circuit 11.
  • a number of inverter circuits (NOT circuits 11a, 11b, 11c, 11d...11s, 11t) are connected in series, and every two output terminals of the inverter circuits are input to a multiplexer 11C (selection circuit).
  • a pair of inverter circuits constitutes a delay circuit, which delays and outputs the input sampling clock signal ⁇ 1.
  • a number of sampling clock signals with different rising edge times are input to the multiplexer 11C.
  • a phase control signal PH-SEL phase or clock selection signal SEL0
  • the above-mentioned serial data signal transmission method is, for example, an NRZ (Non Return to Zero) signal, and the serial data signal has two voltage levels. Therefore, one threshold voltage is input to each sampler, and two levels can be determined.
  • PAM4 Pulse Amplitude Modulation 4
  • PAMk 3 ⁇ k
  • a multi-value sampler that can distinguish these levels is used.
  • Figure 20 is a block diagram showing the structure of a multi-value sampler.
  • a high level threshold voltage V1high (first threshold voltage), a mid level threshold voltage V1mid (second threshold voltage), and a low level threshold voltage V1low (third threshold voltage) are input to each sampler.
  • a first sampling clock signal ⁇ 1 is input to each sampler, and a first output signal S1high, a second output signal S1mid, and a third output signal S1low are output.
  • Figure 21 is a graph showing the change in input voltage (V) to the multi-value sampler over time.
  • (1, 1, 1) can be converted to "11".
  • the data contained in the serial data signal is the fourth data DATA4
  • the outputs of the first, second, and third samplers (S1high, S1mid, S1low) (0, 0, 0).
  • (0, 0, 0) can be converted to "00".
  • a synchronization circuit can be provided after multiple multi-value samplers. Note that it is not necessary to use all of the sampler output signals to obtain an eye diagram.
  • Figure 22 is a block diagram showing the multi-value sampler and the subsequent circuit structure.
  • the structure of the data receiving sampler SM1 is as shown in FIG. 20.
  • the output signal S1high of the first data receiving sampler SM1high and the reference signal Se of the reference sampler SMe are input to the first synchronization circuit 13A.
  • the structure of the reference sampler SMe is the same as that shown in FIG. 3, and the subsequent circuits and the remaining circuits may be the same as those described above. That is, the receiving device includes a comparison logic circuit 15 and an error counter 16.
  • a serial data signal and a reference threshold voltage Ve are input to the reference sampler SMe, and sampling is performed by a sampling clock signal ⁇ e.
  • This reference threshold voltage Ve is variable, and only one voltage is required. In this example, an eye diagram can be obtained in the same manner as above.
  • the signal transmission method is PAM4, more precise signal quality measurement is possible by using all sampler outputs using three levels of thresholds, but signal quality can also be evaluated by using only one level of threshold judgment output.
  • the circuit configuration is simplified.
  • an example is shown in which a high-level threshold voltage V1high is used as a threshold for one level, but examples using a mid-level threshold voltage V1mid or a low-level threshold voltage V1low are also possible.
  • Figure 23 is a graph showing the change over time in the input voltage (V) to the first data receiving sampler SM1high and the reference sampler SMe.
  • the output signal S1high of the first data receiving sampler SM1high becomes "1" at the timing of the sampling clock signal ⁇ 1.
  • the reference signal Se output from the reference sampler SMe becomes "1" at the sampling timing of the sampling clock signal ⁇ e.
  • the output signal S1high of the first data receiving sampler SM1high becomes "0" at the timing of the sampling clock signal ⁇ 1.
  • the output signal Se of the reference sampler SMe becomes "1" at the sampling timing of the sampling clock signal ⁇ e.
  • the output signal S1high of the first data receiving sampler SM1high becomes "0" at the timing of the sampling clock signal ⁇ 1.
  • the output signal Se of the reference sampler SMe becomes "0" at the sampling timing of the sampling clock signal ⁇ e.
  • Figure 24 is a block diagram showing the multi-value sampler and the subsequent circuit structure.
  • the circuit shown in FIG. 24 is different from the circuit shown in FIG. 22 in that a multiplexer 131 (selection circuit) is arranged on the input side of the first synchronization circuit 13A, but the other configurations are the same.
  • a plurality of output signals from the first data receiving sampler SM1high are input to the multiplexer 131. These output signals are a first output signal S1high judged at a high level threshold, a second output signal S1mid judged at a medium level threshold, and a third output signal S1low judged at a low level threshold.
  • These output signals (S1high, S1mid, S1low) are input to the multiplexer 131, and one is selected and output.
  • the output signal selected by the multiplexer 131 is input to the first synchronization circuit 13A.
  • the signal selected by the multiplexer 131 By switching the signal selected by the multiplexer 131, three eye diagrams judged at three threshold levels can be obtained.
  • a selection signal that instructs the multiplexer 131 to switch the output signals (S1high, S1mid, S1low) can be input from a control circuit or an external device.
  • the input signal from the sampler to the first synchronization circuit 13A is switched, so the size of the circuit can be made relatively small.
  • the remaining circuit structure is the same as that shown in FIG. 22.
  • Figure 25 is a block diagram showing the multi-value sampler and the subsequent circuit structure.
  • the circuit shown in FIG. 25 omits the multiplexer shown in FIG. 24 and has a circuit configuration that processes all output signals (S1high, S1mid, S1low) of the first sampler in parallel without switching using a multiplexer. All output signals from the first sampler (first output signal S1high, second output signal S1mid, third output signal S1low) are input to the first synchronization circuit 13A.
  • the first synchronization circuit 13A receives the first output signal S1high, the second output signal S1mid, the third output signal S1low, and the reference signal Se output from the reference sampler SMe.
  • the first synchronization circuit 13A synchronizes and outputs these input signals.
  • the comparison logic circuit 15 described above is made up of multiple sub-comparison logic circuits.
  • the first output signal S1high is input to one input terminal of the first comparison logic circuit 15high.
  • the second output signal S1mid is input to one input terminal of the second comparison logic circuit 15mid.
  • the third output signal S1low is input to one input terminal of the third comparison logic circuit 15low.
  • the reference signal Se is input to the other input terminal of each comparison logic circuit.
  • each comparison logic circuit is preferably an XOR circuit, and outputs "0" if the logic of the input data matches, and "1" if they differ.
  • the output terminal of the first comparison logic circuit 15high is connected to the input terminal of the first error counter 16high.
  • the output terminal of the second comparison logic circuit 15mid is connected to the input terminal of the second error counter 16mid.
  • the output terminal of the third comparison logic circuit 15low is connected to the input terminal of the third error counter 16low.
  • the processing in each error counter is the same as that in the error counter shown in Figure 2. With this circuit, parallel processing is performed on the three sampler outputs, making it possible to obtain a multi-value eye diagram in a short time.
  • PAM pulse amplitude modulated
  • Each of the k-1 samplers outputs k-1 comparison results (S1high, S1mid, S1low).
  • one sampler included in the multiple data receiving samplers outputs k-1 comparison results (S1high, S1mid, S1low) as a first output signal, and the k-1 comparison results and the second output signal (reference signal Se) of the reference sampler are input to the first synchronization circuit 13A.
  • the comparison logic circuit 15 has k-1 sub-comparison logic circuits (15high, 15mid, 15low), and each of the k-1 sub-comparison logic circuits receives the k-1 comparison results (S1high, S1mid, S1low) output in synchronization from the first synchronization circuit 13A and the second output signal (reference signal Se).
  • Figures 26(A) and 26(B) are timing charts of exemplary serial data signals.
  • the serial data signal in FIG. 26(A) is a periodic signal.
  • the serial data signal in FIG. 26(B) is a signal having a random pattern or a pseudo-random pattern.
  • data sampling is performed every 5 data, and the data is displayed superimposed in the center of the eye diagram. That is, in either case of the signal, after the data of D1 is sampled, the data of D6 is sampled.
  • the size of the eye diagram opening obtained from a periodic serial data signal ( Figure 26(A)) is generally larger than the size of the eye diagram opening obtained from a serial data signal with a random pattern ( Figure 26(B)). Since it is preferable to measure the transmission line characteristics assuming all possible inputs, when accurately evaluating the quality of a received signal, it is preferable for the received serial data signal to have a random or pseudo-random pattern.
  • the above-mentioned received signal quality monitor comprises a number of data receiving samplers SM1 to SMm, each of which receives a serial data signal DATA-S and is connected in parallel, and to whose input terminals each of which receives a sampling clock signal ⁇ n (1 ⁇ n ⁇ m, m and n are integers) is input a clock signal included in the multi-phase clock signal, a reference sampler SMe that receives a serial data signal, one or more input terminals to which one or more clock signals included in the multi-phase clock signal are input, and an input of the reference sampler's sampling clock signal ⁇ e.
  • the phase adjustment circuit 11 has an output terminal connected to an input terminal and is capable of sweeping the phase of the output sampling clock signal ⁇ e within a phase range (N ⁇ UI) of N times (2 ⁇ N) the unit interval (UI) of the serial data signal, a first synchronization circuit 13A that receives a first output signal of one sampler included in the multiple data receiving samplers and a second output signal of the reference sampler SMe and outputs the first and second output signals in synchronization, and a comparison logic circuit 15 that receives the first and second output signals output in synchronization from the first synchronization circuit 13A.
  • the comparison logic circuit 15 receives the first and second output signals output in synchronization from the first synchronization circuit 13A, and outputs a comparison result related to the quality of the received signal.
  • the frequency of the sampling clock signal ⁇ n is preferably 1/N (2 ⁇ N) of the frequency of the serial data signal DATA-S.
  • the received signal quality monitor is equipped with a phase adjustment circuit 11 capable of sweeping the phase of the output sampling clock signal ⁇ e within a phase range (N ⁇ UI) that is N times (2 ⁇ N) the unit interval (UI) of the serial data signal (within a phase range that is several times the number of times).
  • the phase of the sampling clock signal ⁇ e can be swept within a phase range that is several times the number of UIs.
  • N phase range
  • This phase range has the effect of reducing the effects of setup violations and hold violations, for example, even when the phase range is (N/2) ⁇ UI or more (e.g., 2.5UI).
  • the phase range (phase change range R(P ⁇ e)) adjusted by the phase adjustment circuit 11 be greater than or equal to one period (N ⁇ UI in the example of FIG. 15) of the sampling clock signal ⁇ e input to the reference sampler, and by expanding the phase range, it becomes easier to acquire the eye opening even if the position of the eye opening moves.
  • the phase adjustment circuit 11 is placed in front of the reference sampler SMe, but no phase adjustment circuit for delay adjustment is placed in front of the other samplers.
  • the above-mentioned receiving device can reduce the circuit area and power consumption. Furthermore, by setting the phase sweep range as described above, if a delay adjustment circuit is not placed in front of each sampler, the effect of the inherent delay of such a delay adjustment circuit can be suppressed. Furthermore, even if an unintended inherent delay occurs in the phase adjustment circuit 11 due to a change in the operating environment, etc., an eye diagram can be obtained because the phase sweep range is wide as described above.
  • phase adjustment circuit technology for an eye monitor in a data receiving device that uses a multi-phase clock signal.
  • the input data is preferably a random pattern.
  • the adjustment phase range by the phase adjustment circuit is set wide.
  • synchronization is achieved so as not to cause synchronization errors in the part related to the opening of the eye diagram. As a result, it is no longer necessary to add a dummy circuit of the phase adjustment circuit or a phase compensation circuit to the path of the multi-phase clock signal in order to cancel out the inherent delay of the phase adjustment circuit, which makes it possible to reduce power consumption and area.
  • a supplementary explanation on signal quality evaluation is provided.
  • Signals received via transmission lines are degraded by the load of each line.
  • the quality of a transmission signal can be judged by looking at the eye opening of an eye diagram.
  • An eye diagram is a superposition of signals, with two of the smallest units of transmission data being one period, and the eye opening refers to the size of the opening at the center of the eye diagram. The higher and wider the opening, the better the signal quality is evaluated to be.
  • signal quality can also be evaluated by evaluating a part of the quality monitor signal, rather than the entire eye opening. Evaluate only the opening dimension in the vertical axis direction that passes through the center of the eye opening. Evaluate only the opening dimension in the horizontal axis direction that passes through the center of the eye opening. Evaluate the opening dimension that passes through an appropriate position of the eye opening. Evaluate the opening dimension in a diagonal direction of the eye opening. In this way, various evaluation methods are possible.
  • the above-mentioned receiving device transmits data using a multi-phase clock (m-phase clock), so it can handle high data rate communications.
  • m-phase clock multi-phase clock
  • the above-mentioned receiving device consumes little power and has a small area. This effect becomes greater as N in 1/N rate transmission becomes larger, but the above-mentioned device can also perform appropriate synchronization.

Landscapes

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Abstract

この受信信号品質モニタの位相調整回路１１は、シリアルデータ信号のユニットインターバル（ＵＩ）の数倍の位相範囲内において、参照用サンプラのサンプリング・クロック信号φｅの位相掃引をすることができる。第１同期回路１３Ａは、複数のデータ受信用サンプラに含まれる１つのサンプラの第１出力信号、及び、参照用サンプラＳＭｅの第２出力信号が入力される。比較論理回路１５には、第１同期回路１３Ａから同期して出力された第１出力信号及び第２出力信号が入力され、比較論理回路１５は、受信信号の品質に関連する比較結果を出力する。

Description

受信信号品質モニタ
　本発明は、受信信号品質モニタに関するものである。
　特許文献１、特許文献２、特許文献３、非特許文献１及び非特許文献２は、受信装置を開示している。受信装置の内部に、アイ・ダイアグラム生成用のデータ（受信信号の品質モニタ信号）を出力可能な受信信号品質モニタを組み込むと、当該データを評価することで、受信信号の品質を評価することができる。
特開２０１８－１５２７３１号公報 米国特許第１０７２０９１０号明細書 米国特許第１０７３５１１６号明細書
Yu-Chuan Lin, H. Tsao, "A10-Gb/s Eye-Opening Monitor Circuit for Receiver Equalizer Adaptations in 65-nmCMOS", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 1January 2020 Hyosup Won, Joon-Yeong Lee, et.al., "A 28-Gb/s Receiver With Self-contained Adaptive Equalization andSampling Point Control Using Stochastic Sigma-Tracking Eye-Opening Monitor",IEEE Transactions on Circuits and Systems I, Regular Papers, Volume 64, Issue3, March 2017
　回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる受信信号品質モニタが期待されている。
　この受信信号品質モニタは、シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号がそれぞれ入力される複数のデータ受信用サンプラと、前記シリアルデータ信号を受信する参照用サンプラと、前記シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲内、において、前記参照用サンプラへ入力するサンプリング・クロック信号の位相掃引が可能な位相調整回路と、前記複数のデータ受信用サンプラのうちの１つのサンプラの出力信号、及び、前記参照用サンプラの出力信号が入力される第１同期回路と、前記第１同期回路から同期して出力された２つの出力信号が入力される比較論理回路とを備える。
　位相調整回路による位相掃引範囲が狭い場合には、エラーに対する対策のため、複数のデータ受信用サンプラの前段に、遅延調整用の回路が配置されることがある。この装置においては、位相掃引範囲が広いため、エラーが生じる領域を、アイ・ダイアグラム形成領域から十分に分離することができ、かかる回路を省略することもでき、回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる。
　受信信号品質モニタにおいて、前記位相調整回路により調整される位相範囲は、前記参照用サンプラへ入力するサンプリング・クロック信号の1周期以上であることが好適であり、位相範囲が拡張することで、アイ開口の位置が移動しても、これを取得しやすくなる。
　受信信号品質モニタは、前記比較論理回路の出力結果をカウントするカウンタを更に備えることが好ましい。
　前記参照用サンプラは、前記シリアルデータ信号を受信する第１入力端子と、可変の参照用閾値電圧が入力される第２入力端子とを備え、前記シリアルデータ信号と前記参照用閾値電圧との比較結果を、位相掃引が可能な前記サンプリング・クロック信号に同期して、サンプリングすることが好ましい。
　前記複数のデータ受信用サンプラに含まれる個々のサンプラは、前記シリアルデータ信号を受信する第１入力端子と、閾値電圧が入力される第２入力端子と、を備え、前記シリアルデータ信号と前記閾値電圧との比較結果を、前記多相のサンプリング・クロック信号に含まれ、当該サンプラに対応するサンプリング・クロック信号に同期して、サンプリングすることが好ましい。
　受信信号品質モニタは、前記複数のデータ受信用サンプラから出力された複数の出力信号が入力される第２同期回路と、前記第２同期回路から出力された複数の出力信号が入力され、前記多相のサンプリング・クロック信号を生成するＣＤＲ(Clock and Data Recovery）回路とを備えることが好ましい。
　受信信号品質モニタにおいては、前記シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、前記複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備え、このｋ－１個のサンプラのそれぞれには、前記シリアルデータ信号と共に、互いにレベルの異なる閾値電圧が入力され、ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果が出力されることが好ましい。
　受信信号品質モニタにおいては、前記複数のデータ受信用サンプラに含まれる１つのサンプラからは、前記ｋ－１個の比較結果が出力され、前記第１同期回路には、前記ｋ－１個の比較結果と前記参照用サンプラの出力信号とが入力され、前記比較論理回路は、ｋ－１個の副・比較論理回路を備え、前記ｋ－１個の副・比較論理回路のそれぞれには、前記第１同期回路から、同期して出力された出力信号が入力されることが好ましい。第１同期回路から同期して出力された少なくとも２つの出力信号が入力される。
　前記位相調整回路は、前記ＣＤＲ回路から出力された前記多相のサンプリング・クロック信号が入力される選択回路と、前記選択回路の出力信号が入力される位相補間回路とを備えることが好ましい。
　受信信号品質モニタによれば、回路面積及び消費電力を低減しつつ、受信信号の品質を正確にモニタすることができる。
図１は、送受信システム及び外部装置３００を示すブロック図である。 図２は、受信装置ＲＸのブロック図である。 図３は、参照用サンプラＳＭｅのブロック図である。 図４は、位相調整回路１１のブロックである。 図５は、位相補間回路１１Ｂのブロック図である。 図６は、第１同期回路１３Ａの構造を示すブロック図である。 図７は、比較論理回路（ＸＯＲ回路）の真理値表を示す図である。 図８は、エラーカウンタの出力を二次元上にプロットした図である。 図９は、セットアップ時間ＳＴとホールド時間ＨＤを説明するためのタイミングチャートである。 図１０は、一般的なＣＤＲ回路のブロック図である。 図１１は、図１０に示したＣＤＲ回路の動作を説明するためのタイミングチャートである。 図１２は、ＣＤＲ回路１７のブロック図である。 図１３は、図１２に示したＣＤＲ回路におけるデータの位相差を説明するためのタイミングチャートである。 図１４は、第２同期回路１３Ｂの構造を示すブロック図である。 図１５（Ａ）はシリアルデータ信号ＤＡＴＡ－Ｓのタイミングチャート、図１５（Ｂ）は参照用のサンプリング・クロック信号φｅを示すタイミングチャートである。 図１６は、シリアルデータ信号、多相クロック信号φ１～φ１０、クロック信号φｅを示すタイミングチャートである。 図１７は、シリアルデータ信号及び同期回路１３Ａ、１３Ｂから出力される信号のタイミングダイアグラムである。 図１８は、別の受信装置ＲＸのブロック図である。 図１９は、図１８に示した位相調整回路１１のブロック図である。 図２０は、多値サンプラの構造を示すブロック図である。 図２１は、多値サンプラへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。 図２２は、多値サンプラ及び後段の回路構造を示すブロック図である。 図２３は、第１データ受信用サンプラＳＭ１high及び参照用サンプラＳＭｅへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。 図２４は、多値サンプラ及び後段の回路構造を示すブロック図である。 図２５は、多値サンプラ及び後段の回路構造を示すブロック図である。 図２６（Ａ）、図２６（Ｂ）は、例示的なシリアルデータ信号のタイミングチャートである。
　以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　図１は、送受信システム及び外部装置３００を示すブロック図である。
　送受信システムは、受信装置ＲＸ及び送信装置ＴＸを備えている。受信装置ＲＸには、信号品質検査用の外部装置３００を接続することができる。
　送信装置ＴＸは、入力パラレルデータ信号ＤＡＴＡ－ＰＩの入力端子と、シリアルデータ信号ＤＡＴＡ－Ｓの出力端子とを備えている。送信装置ＴＸから送信されたシリアルデータ信号ＤＡＴＡ－Ｓは、通信ケーブルＣＢを介して伝送され、受信装置ＲＸによって受信される。例えば、８ビットのパラレルデータ信号を送信する場合には、パラレルデータ信号をシリアル変換し、これに８ｂ／１０ｂ方式の暗号化を施すことでシリアルデータの中にクロックを埋め込み、１０ビットのシリアルデータ信号ＤＡＴＡ－Ｓを送信する。
　受信装置ＲＸは、受信したシリアルデータ信号ＤＡＴＡ－Ｓをパラレル変換するデジリアライザと、出力パラレルデータ信号ＤＡＴＡ－ＰＯの出力端子と、受信信号品質モニタ（アイモニタ）を備えている。受信装置ＲＸ内の受信信号品質モニタは、品質モニタ信号ＯＵＴＰＵＴの出力端子と、外部入力閾値制御信号ＣＮＴ－ＴＨの入力端子と、外部入力位相制御信号ＣＮＴ－ＰＨの入力端子とを備えている。品質モニタ信号ＯＵＴＰＵＴは、アイ・ダイアグラムなどの受信信号状態を示す信号であり、信号の品質に関する情報を含んでいる。
　外部装置３００は、コンピュータであり、メモリ３０１、中央処理装置（ＣＰＵ）３０２、インターフェース３０３、バス３０４、表示器３０５、外部入力閾値制御信号ＣＮＴ－ＴＨの出力端子、外部入力位相制御信号ＣＮＴ－ＰＨの出力端子を備えている。
　メモリ３０１に格納された制御信号生成プログラムにしたがって、中央処理装置３０２が演算処理を行い、外部入力位相制御信号ＣＮＴ－ＰＨと、外部入力閾値制御信号ＣＮＴ－ＴＨとが生成される。外部入力位相制御信号ＣＮＴ－ＰＨは、描画の横軸に対応する時刻（ｔφｅ）における位相調整回路１１（図２参照）のサンプリング・クロック信号φｅの位相を制御する信号である。外部入力閾値制御信号ＣＮＴ－ＴＨは、描画の縦軸に対応する時刻（ｔＶｅ）における電圧発生器１２（図２参照）の参照用閾値電圧Ｖｅを制御する信号である。これらの時刻（ｔφｅ，ｔＶｅ）は、描画時の横軸及び縦軸の最大値に到達すると、周期的に０にリセットされる。また、これらの制御信号が直接的に、対象パラメータ（位相、電圧）を制御するのではなく、これらの制御信号をトリガーとして、受信装置ＲＸ内部において、対象パラメータを制御してもよい。
　外部装置３００は、受信装置ＲＸから出力された品質モニタ信号ＯＵＴＰＵＴを受信し、メモリ３０１に格納されたアイ・ダイアグラムの描画プログラムにしたがって、中央処理装置３０２が演算処理を行い、アイ・ダイアグラムなどの受信信号状態を、表示器３０５上に表示することができる。アイ・ダイアグラムの描画プログラムは、時系列に出力される品質モニタ信号ＯＵＴＰＵＴをメモリ３０１内に記憶してから、アイ・ダイアグラムの描画を行う。品質モニタ信号ＯＵＴＰＵＴは、受信時のタイミングに応じて、アイ・ダイアグラムのＸ軸の座標の情報として、参照用のサンプリング・クロック信号φｅ（図２参照）の位相の時刻情報（ｔφｅ）を有しており、Ｙ軸の座標情報として、掃引される参照用の参照用閾値電圧Ｖｅ（図２参照）の時刻情報（ｔＶｅ）を有している。描画時の二次元座標（ｔφｅ，ｔＶｅ）によって定義される位置に、エラーカウンタ（カウンタ）１６（図２参照）においてカウントされたエラー数を記録し、二次元状のメモリ空間上に、アイ・ダイアグラムの情報を格納する。続いて、このプログラムは、得られたアイ・ダイアグラムの画像情報を表示器３０５に送信する。もちろん、品質モニタ信号に含まれるデータをコンピュータのメモリ３０１に格納し、このデータを、表計算ソフトウエア（スプレッドシート）に入力することで、アイ・ダイアグラムを得ることも可能である。
　なお、外部装置３００は、通常のパーソナルコンピュータや、シングルボードコンピュータの他、これらのコンピュータと同じ信号処理を行う専用機器や携帯情報端末によっても、実現することができる。
　図２は、受信装置ＲＸのブロック図である。
　受信装置ＲＸは、シリアルデータ信号ＤＡＴＡ－Ｓの入力端子を備えており、シリアルデータ信号ＤＡＴＡ－Ｓは、アンプ１０１に入力される。本例のアンプ１０１は、単純なバッファアンプであるが、イコライザーやフィルタを含んでいてもよい。アンプ１０１から出力されたシリアルデータ信号ＤＡＴＡ－Ｓは、受信信号品質モニタに入力され、受信信号品質モニタは、品質モニタ信号ＯＵＴＰＵＴを出力端子から出力する。アンプ１０１から出力されたシリアルデータ信号ＤＡＴＡ－Ｓは、複数のデータ受信用サンプラＳＭ１～ＳＭｍ（例：ｍ＝１０）を備えたデシリアライザにも入力される。デジリアライザは、受信したシリアルデータ信号ＤＡＴＡ－Ｓを、出力パラレルデータ信号ＤＡＴＡ－ＰＯに変換し、複数の出力端子から出力する。受信信号のサンプリングタイミングは、ＣＤＲ(Clock and Data Recovery）回路１７によって調整され、サンプリング時の電圧や位相は、制御回路１８によって、制御される。このように、受信装置ＲＸは、受信信号品質モニタと、デジリアライザとを備えている。
（受信信号品質モニタ）
　受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍの出力信号を利用する。デジリアライザは、ｍ個のサンプラを含み、その中のｎ番目のサンプラをサンプラＳＭｎとする。１≦ｎ≦ｍであり、ｍ及びｎは整数である。複数のデータ受信用サンプラＳＭ１～ＳＭｍは、それぞれが、シリアルデータ信号ＤＡＴＡ－Ｓを受信し、並列に接続され、それぞれのサンプリング・クロック信号φｎの入力端子には、多相のサンプリング・クロック信号（φ１～φｍ）に含まれる各クロック信号が入力される。同図では、具体的な一例として、ｍ＝１０として説明されるが、ｍは１０より大きくても、１０より小さくてもよい。
　受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍと、シリアルデータ信号ＤＡＴＡ－Ｓを受信する参照用サンプラＳＭｅと、位相調整回路１１と、電圧発生器１２と、第１同期回路１３Ａと、比較論理回路１５と、エラーカウンタ１６と、ＣＤＲ回路１７とを備えている。以下、詳説する。
（参照用サンプラ）
　図３は、参照用サンプラＳＭｅのブロック図である。
　参照用サンプラＳＭｅは、シリアルデータ信号ＤＡＴＡ－Ｓを受信する。受信したシリアルデータ信号ＤＡＴＡ－Ｓは、比較器ＣＯＭＰにより、参照用閾値電圧Ｖｅと比較され、この比較結果は、参照用サンプリングタイミング（サンプリング・クロック信号φｅのライズエッジ）で、サンプリングされ、比較結果が出力される。一例として、サンプリングには、ＤフリップフロップＦＦ１を用いる。ＤフリップフロップＦＦ１においては、Ｄ端子に記憶させたい真理値を入力した状態で、クロック信号φｅのライズエッジがＣ端子に入力されると、Ｄ端子の真理値をＤフリップフロップが記憶し、記憶した真理値を、Ｑ端子から出力する。Ｑ端子の出力（比較結果）は、サンプリング・クロック信号φｅの次のライズエッジが入力されるまで保持される。
　参照用サンプラＳＭｅから出力された比較結果（第２出力信号（参照信号Ｓｅ））は、シリアルデータ信号ＤＡＴＡ－Ｓが参照用閾値電圧Ｖｅよりも大きい場合は「１」、小さい場合は「０」を示す。サンプリング・クロック信号φｅは、位相調整回路１１から出力され、参照用閾値電圧Ｖｅは電圧発生器１２から出力される。
　このように、受信信号品質モニタにおいては、参照用サンプラＳＭｅは、シリアルデータ信号ＤＡＴＡ－Ｓを受信する第１入力端子ＳＭｅ１と、参照用閾値電圧Ｖｅが入力される第２入力端子ＳＭｅ２と、サンプリング・クロック信号φｅの入力端子ＳＭｅ３とを備え、シリアルデータ信号ＤＡＴＡ－Ｓと、参照用閾値電圧Ｖｅとの比較結果（参照信号Ｓｅ）を、サンプリング・クロック信号φｅに同期して、サンプリングする。
（複数のデータ受信用サンプラ）
　なお、複数のデータ受信用サンプラＳＭ１～ＳＭｍの個々の構造は、参照用サンプラＳＭｅの構造と同一である。個々のサンプラＳＭｎ（ｎ＝１～ｍ）の動作は、図３の説明において、参照用閾値電圧Ｖｅを閾値電圧Ｖｎ（ｎ＝１～ｍ）に読み替え、サンプリング・クロック信号φｅをサンプリング・クロック信号φｎ（ｎ＝１～ｍ）に読み替え、参照信号Ｓｅを出力信号Ｓｎ（ｎ＝１～ｍ）に読み替えて説明される。
（位相調整回路）
　図４は、位相調整回路１１のブロックである。
　位相調整回路１１は、１又は２以上の入力端子と、サンプリング・クロック信号φｅの出力端子とを備えている。本例の位相調整回路１１の入力端子の数は、２以上である。これらの入力端子には、多相クロック信号（φ１～φｍ）に含まれる２以上のサンプリング・クロック信号（φ１～φｍ）が入力される。位相調整回路１１の出力端子からは、サンプリング・クロック信号φｅが出力される。位相調整回路１１の出力端子は、参照用サンプラＳＭｅ（図２、図３参照）のサンプリング・クロック信号φｅの入力端子に接続されている。位相調整回路１１は、サンプリング・クロック信号φｅの位相掃引をすることができる。本例では、位相調整回路１１は、位相制御信号ＰＨ－ＳＥＬを受信し、受信した位相制御信号ＰＨ－ＳＥＬに応じて、サンプリング・クロック信号φｅの位相を調整する。位相制御信号ＰＨ－ＳＥＬは、制御回路１８（図２参照）から出力される。制御回路１８は、外部から入力された外部入力位相制御信号ＣＮＴ－ＰＨに基づいて、位相制御信号ＰＨ－ＳＥＬを生成することができる。外部入力位相制御信号ＣＮＴ－ＰＨと、位相制御信号ＰＨ－ＳＥＬとは、同一の信号であってもよく、この場合は、制御回路１８（図２参照）を省略することも可能である。
　位相調整回路１１の構造としては、複数の形態が考えられるが、同図に示される位相調整回路は、マルチプレクサ１１Ａ（選択回路）と、位相補間回路１１Ｂ（Phase Interpolator）とを備えている。マルチプレクサ１１Ａは、多相クロック信号φ１～φｍの中から、位相制御信号ＰＨ－ＳＥＬにおけるクロック選択信号ＳＥＬ０の指示に従って、２つのクロック信号φＡ、φＢを選択する（Ａ，Ｂの値は、クロック選択信号ＰＨ－ＳＥＬによって指示される）。位相補間回路１１Ｂは、入力された２つのクロック信号φＡ，φＢの間に位置する位相を有するクロック信号φｅを生成して、出力する。クロック信号φｅのライズエッジＥφｅの時刻ｔＥは、クロック信号φＡのライズエッジＥφＡの時刻ｔＡから所定時間ΔＴだけ経過した時刻に設定される。クロック信号φＢのライズエッジＥφＢの時刻を時刻ｔＢとする。所定時間ΔＴは、時間差（ｔＢ－ｔＡ）に、１以下の係数を乗じた値を有し、この係数は、位相制御信号ＰＨ－ＳＥＬにおける補間位置選択信号ＳＥＬ１によって与えられる。
　以上、説明したように、位相調整回路１１は、ＣＤＲ回路から出力された多相クロック信号φ１～φｍが入力されるマルチプレクサ１１Ａと、マルチプレクサ１１Ａの出力信号が入力される位相補間回路１１Ｂとを備えている。マルチプレクサは、入力信号から所望の信号を選択して出力する選択回路である。多相クロック信号は、複数の位相を有しており、位相補間回路１１Ｂは、入力された２つの信号の位相と、位相制御信号に応じて、所望の位相を有する参照用のクロック信号φｅを出力することができる。
（位相補間回路）
　図５は、位相補間回路１１Ｂのブロック図である。
　位相補間回路１１Ｂは、クロック信号φＡが入力される第１インバータ１１ＢＡと、クロック信号φＢが入力される第２インバータ１１ＢＢと、これらの出力端子に接続された第３インバータ１１ＢＣとを備えている。第１インバータ１１ＢＡ及び第２インバータ１１ＢＢは、それぞれ、複数のゲート付きインバータを並列に接続してなり、インバータにはゲート（トランジスタのスイッチ）が直列に接続され、ＯＮになるゲートの数を、補間位置選択信号ＳＥＬ１によって、制御することができる。第１インバータ１１ＢＡにおいて、α個のゲートをＯＮし、第２インバータ１１ＢＢにおいて（１－α）個のゲートをＯＮすると、補間パラメータα（０＜α＜１）に応じて、出力信号φＥのライズエッジの時刻ｔＥを変更することができる。
（電圧発生器）
　図２に示した電圧発生器１２は、複数のデータ受信用サンプラＳＭ１～ＳＭｍに入力される複数の閾値電圧Ｖ１～Ｖｍ（例：ｍ＝１０）と、参照用サンプラＳＭｅに入力される参照用閾値電圧Ｖｅを発生する。本例では、電圧発生器１２は、閾値選択信号或いは閾値制御信号ＴＨ－ＳＥＬを受信し、受信した閾値制御信号ＴＨ－ＳＥＬに応じて、参照用閾値電圧Ｖｅを変更する。アイ・ダイアグラムを得るため、参照用閾値電圧Ｖｅは掃引される。参照用閾値電圧Ｖｅは、電圧発生器１２が、自身で掃引する構成も可能であるが、本例では、閾値制御信号ＴＨ－ＳＥＬを用いる。本例の閾値制御信号ＴＨ－ＳＥＬは、制御回路１８から出力される。制御回路１８は、外部から入力された外部入力閾値制御信号ＣＮＴ－ＴＨに基づいて、閾値制御信号ＴＨ－ＳＥＬを生成することができる。外部入力閾値制御信号ＣＮＴ－ＴＨと、閾値制御信号ＴＨ－ＳＥＬとは、同一の信号であってもよく、この場合は、制御回路１８を省略することも可能である。閾値制御信号に応じて、閾値電圧を変更する構造は、無数に知られている。例えば、閾値電圧を与える節点の下流に複数の抵抗器を並列に接続し、各抵抗に直列に各スイッチを接続し、閾値制御信号で、これらのスイッチのＯＮ／ＯＦＦを制御すれば、閾値電圧を変化させることができる。
　複数のデータ受信用サンプラＳＭ１～ＳＭｍに入力される複数の閾値電圧Ｖ１～Ｖｍは、固定された値であってもよく、サンプラが受信するシリアルデータ信号ＤＡＴＡ－Ｓの振幅中心電圧に設定することもできる。複数の閾値電圧Ｖ１～Ｖｍは、必要に応じて、フィードバック制御等を用いて、値を変化させることも可能である。例えば、デシリアライザからの各出力信号のデジタル値を基準期間の間、積算して、積算値が、第１積算閾値を超えるようであれば、現在の閾値電圧が低いと判断して、対応するサンプラへの入力閾値電圧を上昇させ、第２積算閾値を下回るようであれば、現在の閾値電圧が高いと判断して、入力閾値電圧を低下させるような閾値制御信号を、電圧発生器１２に入力することも可能である。
　このように、受信信号品質モニタにおいては、複数のデータ受信用サンプラＳＭ１～ＳＭｍに含まれる個々のサンプラＳＭｎ（ｎは、１～ｍより選択される任意の数）は、シリアルデータ信号ＤＡＴＡ－Ｓを受信する第１入力端子と、閾値電圧Ｖｎが入力される第２入力端子と、サンプリング・クロック信号φｎの入力端子と、を備え、シリアルデータ信号ＤＡＴＡ－Ｓと、閾値電圧Ｖｎとの比較結果Ｓｎ（Ｓ１～Ｓｍ）を、多相のサンプリング・クロック信号に含まれ、当該サンプラＳＭｎ（ＳＭ１～ＳＭｍ）に対応するサンプリング・クロック信号φｎ（φ１～φｍ）に同期して、サンプリングして、出力する。
（第１同期回路）
　図６は、第１同期回路１３Ａの構造を示すブロック図である。
　第１同期回路１３Ａには、評価対象信号Ｓｘ（第１出力信号（例：Ｓ２））と参照信号Ｓｅ（第２出力信号）が入力される。評価対象信号Ｓｘ（例：Ｓ２）は、複数のデータ受信用サンプラＳＭ１～ＳＭｍに含まれる１つのサンプラの出力信号である。参照信号Ｓｅは、参照用サンプラＳＭｅの出力信号である。第１同期回路１３Ａは、評価対象信号Ｓｘ及び参照信号Ｓｅを同期させる。第１同期回路１３Ａは、同期した評価対象信号ＳｘＯＵＴと、同期した参照信号ＳｅＯＵＴとを出力する。評価対象信号ＳｘＯＵＴのライズエッジと、参照信号ＳｅＯＵＴのライズエッジのタイミングは、一致する。
　一例としての第１同期回路１３Ａは、評価対象信号ＳｘがＤ端子に入力されるフリップフロップ１３Ａ１と、フリップフロップ１３Ａ１の出力信号Ｓｘ’がＤ端子に入力されるフリップフロップ１３Ａ２とを備えている。第１同期回路１３Ａは、参照信号ＳｅがＤ端子に入力されるフリップフロップ１３Ａ３と、フリップフロップ１３Ａ３から出力された参照信号Ｓｅ’がＤ端子に入力されるフリップフロップ１３Ａ４とを備えている。各フリップフロップは、Ｄフリップフロップであり、クロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。
　なお、第１同期回路１３Ａは、分周器１３ＤＩＶを備えていてもよい。分周器１３ＤＩＶは、必須ではないが、サンプリング・クロック信号の周波数を低下させることができる。分周器１３ＤＩＶが、第１同期回路１３Ａへ入力されるサンプリング・クロック信号φＫ（例：φ７）を２分周すれば、サンプリング・クロック信号の周波数は、２分の１になり、周期は２倍になる。
（比較論理回路）
　図７は、比較論理回路（ＸＯＲ回路）の真理値表を示す図である。
　比較論理回路１５には、第１同期回路１３Ａから同期して出力された評価対象信号ＳｘＯＵＴ及び参照信号ＳｅＯＵＴが入力される。比較論理回路１５は、入力されたデジタル信号の論理を比較する回路であり、本例では、ＸＯＲ回路（排他的論理和回路）である。ＸＯＲ回路は、入力データの論理が一致すれば「０」、異なれば「１」を出力する。ＸＯＲ回路は、４つのＮＡＮＤ回路で代替することも可能である。後段の信号処理形態によっては、別の論理構成を出力する構造も可能である。例えば、ＸＯＲ回路の出力をＮＯＴ回路で反転させた回路等を採用することもできる。したがって、比較論理回路１５は、入力データの論理を比較する論理回路であれば、ＸＯＲ回路に限定されない。
（エラーカウンタ）
　図８は、エラーカウンタの出力を二次元上にプロットした図である。
　エラーカウンタ１６（図２参照）は、比較論理回路１５の出力結果（デジタルデータ）をカウントするカウンタである。エラーカウンタ１６は、比較論理回路１５への入力データ（評価対象信号Ｓｘ、参照信号Ｓｅ）が一致しなかった場合、カウントアップを行う。一定期間（Ｅ－ＣＯＵＮＴとする）の間、比較結果をカウントして積算し、カウント値を出力する。基準ライズエッジ（例：Ｅφ８）の位相を０°とする。参照信号Ｓｅは、基準ライズエッジから位相Ｐφｅ（度）だけ離れたライズエッジＥφｅでサンプリングされた信号である。カウント値は、座標（Ｐφｅ，Ｖｅ）（画素）における、評価対象信号Ｓｘと参照信号Ｓｅの不一致度を示している。位相Ｐφｅを横軸とし、参照用閾値電圧Ｖｅを縦軸とする二次元のグラフを描く場合、座標（Ｐφｅ，Ｖｅ）の位置における、エラーカウンタ１６のカウント値が、アイ・ダイアグラムを描く。カウント値が低い画素は、アイ・ダイアグラムの開口内の領域を示しており、アイ・ダイアグラムの開口内では、カウント値が、実質的にゼロとなる。
　二次元上に描かれたアイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の位相範囲は、本例の位相Ｐφｅの最大値（Ｎ×ＵＩ、３６０°）の少なくとも１／２以下の範囲であり、好適には、１／３以下の範囲であり、さらに好適には、１／４以下の範囲である。なお、Ｎは自然数であり、ＵＩはシリアルデータ信号ＤＡＴＡ－Ｓのユニット・インタバーバルを示す。すなわち、位相Ｐφｅの最大値は、データ取得に必要なアイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の位相範囲よりも大きい。アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）の中心から、約（Ｎ×ＵＩ×１／２、１８０°）の位相分だけ離れた位置に、エラー許容領域Ｒ（ＶＩＯ）の中心が設定されている。エラー許容領域Ｒ（ＶＩＯ）の位相範囲は、位相Ｐφｅの最大値の少なくとも１／２以下の範囲であり、好適には、１／３以下の範囲であり、さらに好適には、１／４以下の範囲である。エラー許容領域Ｒ（ＶＩＯ）においては、第１同期回路１３Ａにおいて、参照信号Ｓｅとサンプリング・クロック信号φ７との間で、セットアップ時間違反及び／又はホールド時間違反が生じ得る。要するに、エラー許容領域Ｒ（ＶＩＯ）では、エラーが生じる。本例では、エラー許容領域Ｒ（ＶＩＯ）は、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）から離れており、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）は、エラーの影響を受けないという利点がある。
　なお、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）及びエラー許容領域Ｒ（ＶＩＯ）の横軸上の位置は、位相調整回路の動作温度や製造ばらつきなどに起因する意図しない固有遅延量に応じて、基準位置から横軸に沿ってずれる。また、位相Ｐφｅ＝３６０°の位置と、位相Ｐφｅ＝０°の位置は、同一位置であり、グラフの左端と右端とは連続的につながっている場合がある。固有遅延量が増加すると、アイ・ダイアグラムの一部分はグラフの左端の近傍に現れ、残りの部分はグラフの右端の近傍に現れる場合がある。本装置においては、位相調整回路の固有遅延量が変化しても、アイ・ダイアグラム形成領域Ｒ（ＥＹＥ）は、エラー許容領域Ｒ（ＶＩＯ）から離れており、エラーの影響を受けないという利点がある。
　図９は、セットアップ時間ＳＴとホールド時間ＨＤを説明するためのタイミングチャートである。
　図２を参照すると、第１同期回路１３Ａには、同期信号としてのサンプリング・クロック信号φ７が入力され、同期させる入力信号として、評価対象信号Ｓｘと、参照信号Ｓｅが設定されている。本例では、評価対象信号Ｓｘ（例：Ｓ２）が、サンプラＳＭ２において、サンプリング・クロック信号φ２でサンプリングされているものとする。
　位相Ｐφｅは、シリアルデータ信号ＤＡＴＡ－ＳのＵＩの５個分の範囲Ｒ（Ｐφｅ）内で、変動する例が示されている。
　第１の場合（Ｃａｓｅ１）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ１の位置と、データＤ６の位置に一致しており、参照信号Ｓｅにおいては、データＤ１の真理値に続いて、データＤ６の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（セットアップ時間ＳＴ、ホールド時間ＨＤ）内に、参照信号Ｓｅのデータ間境界位置は無いので、セットアップ時間違反(setup time violation）やホールド時間違反（hold time violation）は生じない。
　第２の場合（Ｃａｓｅ２）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ３の位置と、データＤ８の位置に一致しており、参照信号Ｓｅにおいては、データＤ３の真理値に続いて、データＤ８の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（セットアップ時間ＳＴ）内に、参照信号Ｓｅのデータ間境界位置があるので、セットアップ時間違反が生じる。
　第３の場合（Ｃａｓｅ３）、サンプリング・クロック信号φｅのライズエッジＥφｅは、データＤ４の位置と、データＤ９の位置に一致しており、参照信号Ｓｅにおいては、データＤ４の真理値に続いて、データＤ９の真理値が出力される。この場合、サンプリング・クロック信号φ７のライズエッジＥφ７の近傍範囲（ホールド時間ＨＤ）内に、参照信号Ｓｅのデータ間境界位置があるので、ホールド時間違反が生じる。
　本例では、これらのエラーが生じる領域を、アイ・ダイアグラム形成領域から十分に分離させるため、評価対象信号Ｓｘ（例：Ｓ２）のサンプリング・クロック信号φ２のライズエッジＥφ２から、サンプリング・クロック信号φ７のライズエッジＥφ７までの時間を、Ｒ（Ｐφｅ）／２（２．５ＵＩ）に設定している。このような目的のため、例えば、２≦（Ｒ（Ｐφｅ）／２）≦８に設定することができる。
（ＣＤＲ回路）
　図１０は、一般的なＣＤＲ回路のブロック図である。
　このＣＤＲ回路は、位相差検出器７２と、フィルタ７３と、電圧制御発振器７４とを備えている。位相差検出器７２には、シリアルデータ信号Ｄａｔａと、クロック信号Ｃｌｏｃｋが入力される。ＣＤＲ回路は、入力データのエッジ情報に基づいて、クロック信号を生成する。
　図１１は、図１０に示したＣＤＲ回路の動作を説明するためのタイミングチャートである。
　位相差検出器７２は、シリアルデータ信号Ｄａｔａの切り替わりのエッジ位置と、クロック信号Ｃｌｏｃｋのライズエッジの位置の間の位相差を検出し、シリアルデータ信号Ｄａｔａの位置の方が進んでいる場合には、これらの位相差に対応した幅を有する正のパルス信号ＵＰを出力し、遅れている場合に、これらの位相差に対応した幅を有する負のパルス信号ＤＯＷＮを出力する。（ローパス）フィルタ７３は、正のパルス信号ＵＰ及び負のパルス信号ＤＯＷＮを積算・平滑化して、位相差に応じた電圧を出力する。電圧制御発振器７４は、位相が基準より進んでいれば（正のパルス信号の幅の積算値が多く、入力された電圧が正の場合）、クロック信号Ｃｌｏｃｋの繰り返し周波数を低下させ、位相が基準より遅れていれば（負のパルス信号の幅の積算値が多く、入力された電圧が負の場合）、クロック信号Ｃｌｏｃｋの繰り返し周波数を増加させればよい。
　なお、図２に示したＣＤＲ回路１７は、第２同期回路１３Ｂの後段に配置しているので、パラレルデータ信号が入力され、図１０に示した構造のＣＤＲ回路とは異なる。図１０に示した構造のＣＤＲ回路を、図２に示した受信装置に適用する場合は、例えば、シリアルデータ信号ＤＡＴＡ－Ｓと、個々のサンプリング・クロック信号φｎ（φ１～φｍ）を、それぞれＣＤＲ回路に入力し、これらの入力信号に基づいて、サンプリング・クロック信号φｎ（φ１～φｍ）を生成する構成を採用することができる。
　図１２は、ＣＤＲ回路１７のブロック図である。
　ＣＤＲ回路１７は、第２同期回路１３Ｂの後段に配置されており、位相差検出器１７２と、フィルタ１７３と、電圧制御発振器１７４と、多相クロック信号発生器１７５とを備えている。ＣＤＲ回路１７には、第２同期回路１３Ｂから出力されたパラレルデータ信号（デジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴ）が入力される。
　各デジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴは、「１」又は「０」の情報を有している。これらの「１」及び「０」の配列は、配列全体として、位相差情報を有している。すなわち、この位相差情報は、データ受信用サンプラＳＭ１～ＳＭｍにおける、シリアルデータ信号ＤＡＴＡ－Ｓの位相と、サンプリング・クロック信号の位相との間の位相差情報である。この位相差情報は、各サンプリング・クロック信号の位相φ１～φｍが、シリアルデータ信号ＤＡＴＡ－Ｓの位相よりも進んでいる状態（ＦＡＳＴ）であるか、遅れている状態（ＳＬＯＷ）であるかの情報である。
　図１３は、図１２に示したＣＤＲ回路におけるデータの位相差を説明するためのタイミングチャートである。
　図１２に示したデジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴのうち、奇数番目の信号（Ｓ１ＯＵＴ，Ｓ３ＯＵＴ，Ｓ５ＯＵＴ，Ｓ７ＯＵＴ，Ｓ９ＯＵＴ）は、図２の奇数番目のサンプラ（ＳＭ１，ＳＭ３，ＳＭ５，ＳＭ７，ＳＭ９）において、シリアルデータ信号ＤＡＴＡ－Ｓのエッジの位置で、サンプリングしたデータを有している。なお、偶数番目の信号（Ｓ２ＯＵＴ，Ｓ４ＯＵＴ，Ｓ６ＯＵＴ，Ｓ８ＯＵＴ，Ｓ１０ＯＵＴ）は、シリアルデータ信号ＤＡＴＡ－Ｓにおけるパルス幅の中央位置で、サンプリングしている。
　この場合において、サンプリング・クロック信号φ２，φ３、φ４でサンプリングしたデジタル信号Ｓ２ＯＵＴ，Ｓ３ＯＵＴ，Ｓ４ＯＵＴのデータの配列が、例えば「０，０，１」又は「１，１，０」であった場合、サンプリング・クロック信号φ３のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジよりに、進んでいる状態（ＦＡＳＴ）である。
　逆に、サンプリング・クロック信号φ４，φ５、φ６でサンプリングしたデジタル信号Ｓ４ＯＵＴ，Ｓ５ＯＵＴ，Ｓ６ＯＵＴのデータの配列が、「０，１，１」又は「１，０，０」であった場合は、サンプリング・クロック信号φ５のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジよりに、遅れている状態（ＳＬＯＷ）である。
　これらの以外のデータ配列の場合、例えば「１，０，１」や「１，１，１」などの場合は、例外として無視する。
　図１２を再び参照すると、位相差検出器１７２は、入力されたデジタル信号Ｓ１ＯＵＴ～ＳｍＯＵＴのデータ配列、例えば、１０桁のデジタルデータに基づいて、奇数番目のサンプリング・クロック信号（φ１，φ３，φ５，φ７，φ９）のライズエッジの位置が、シリアルデータ信号のデータ境界位置に対して、進んでいる状態であるか、又は、遅れている状態であるかを検出する。位相差検出器１７２が、進んでいる場合（ＦＡＳＴ）のデータ配列と、遅れている場合（ＳＬＯＷ）のデータ配列の判定テーブルを記憶しておき、前者に一致した場合に「１」を、後者に一致した場合に「０」を出力すれば、入力データに基づいて、ＦＡＳＴ／ＳＬＯＷの状態判定を行うことができる。なお、３個のデータの一致を判定する論理回路は、例えば、３つのＡＮＤ回路の並列に配置し、これらの３つの出力を、３入力のＡＮＤ回路に入力すれば、構成することができる。
　位相差検出器１７２から、位相差情報信号（例えば、ＦＡＳＴが４個、ＳＬＯＷが１個の場合で、配列「１、１，１，１，０」）が出力された場合、（ローパス）フィルタ１７３は、例えば、これらのパルス信号を、積算・平滑化した直流電圧を出力する。この場合、全体としては、サンプリング・クロック信号の位相が、進んでいると判定できるので、電圧制御発振器１７４は、クロック信号の繰り返し周波数を低下させる。この動作は、図１０に示した一般的なＣＤＲ回路の動作と同一であり、全体として、遅れていると判定される場合は、逆の動作を行う。なお、ＣＤＲ回路におけるクロック信号の繰り返し周波数の制御方式としては、他の方式も知られており、このような方式も、用いることができる。
　以上のように、ＣＤＲ回路１７では、ＦＡＳＴの数が多ければ、電圧制御発振器のクロック周波数を低下させ、ＳＬＯＷの数が多ければ、電圧制御発振器のクロック周波数を高くする。この処理を繰り返すことで、サンプリング・クロック信号φ１～φｍのうち、奇数番目のライズエッジは、シリアルデータ信号ＤＡＴＡ－Ｓのエッジに揃うようになり、シリアルデータ信号に整合したサンプリング・クロック信号が得られることになる。
　なお、電圧制御発振器１７４から出力されたクロック信号は、多相クロック信号発生器１７５に入力される。多相クロック信号発生器１７５は、入力された１つのクロック信号から、位相の異なる複数のサンプリング・クロック信号φ１～φｍを生成する。多相クロック信号発生器１７５は、例えば、１又は複数の分周器を用いて構成することができる。１つの分周器の後段に複数の遅延回路を直列接続して、各遅延回路の出力端子から各サンプリング・クロック信号を出力させることも可能である。複数の分周器を並列接続し、各分周器のリセットタイミングを異ならせる構成なども考えられる。従来から、数多くの方式の多相クロック信号発生器が知られているので、公知の回路を採用することができる。
　以上、説明したように、受信信号品質モニタは、複数のデータ受信用サンプラＳＭ１～ＳＭｍから出力された複数の出力信号Ｓ１～Ｓｍが入力される第２同期回路１３Ｂと、第２同期回路１３Ｂから出力された複数の出力信号Ｓ１ＯＵＴ～ＳｍＯＵＴが入力され、多相クロック信号（φ１～φｍ）を生成するＣＤＲ回路１７とを備えている。なお、ＣＤＲ回路１７には、出力信号Ｓ１ＯＵＴ～ＳｍＯＵＴの全部ではなく、これらから選択された一部の出力信号を入力してもよい。
（制御回路）
　制御回路１８は、位相調整回路１１に入力される位相制御信号ＰＨ－ＳＥＬと、電圧発生器１２に入力される閾値制御信号ＴＨ－ＳＥＬを生成して、出力する。制御回路１８は、エラーカウンタ１６に入力されるリセット制御信号ＣＮＴ－ＲＥＳＥＴと、ストップ制御信号ＣＮＴ－ＳＴＯＰを出力する。上述のように、エラーカウンタ１６においては、２次元上にアイ・ダイアグラムを描画する場合において、アイ・ダイアグラムの各画素に対応するエラー数を、一定期間（Ｅ－ＣＯＵＮＴ）の間、カウントする。この一定期間（Ｅ－ＣＯＵＮＴ）は、リセット制御信号ＣＮＴ－ＲＥＳＥＴの入力タイミングから、ストップ制御信号ＣＮＴ－ＳＴＯＰの入力タイミングまでの期間で与えられ、前者の入力はエラーカウンタ１６をリセットし、後者の入力はカウントを終了して、カウント値を出力させる。
（デジリアライザ）
　デジリアライザは、複数のデータ受信用サンプラＳＭ１～ＳＭｍと、第２同期回路１３Ｂとを含んでいる。
　各サンプラＳＭｎ（ＳＭ１～ＳＭｍ）の構造は、図３に示した参照用サンプラＳＭｅの構造と同一である。なお、複数のデータ受信用サンプラＳＭ１～ＳＭｍは、受信信号品質モニタの一部でもある。複数のデータ受信用サンプラＳＭ１～ＳＭｍが受信したシリアルデータ信号ＤＡＴＡ－Ｓは、多相のサンプリング・クロック信号φ１～φｍにそれぞれ同期して、サンプリングされる。複数のデータ受信用サンプラは、シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号φ1～φｍがそれぞれ入力される。
（第２同期回路）
　図１４は、第２同期回路１３Ｂの構造を示すブロック図である。
　第２同期回路１３Ｂには、複数のデータ受信用サンプラＳＭ１～ＳＭｍから出力された出力信号Ｓ１～Ｓｍ（例：ｍ＝１０）が入力される。第２同期回路１３Ｂは、受信した出力信号Ｓ１～Ｓｍのタイミングを同期させ、パラレルデータ出力信号ＤＡＴＡ－ＰＯ（Ｓ１ＯＵＴ～ＳｍＯＵＴ）として、出力する。各出力信号Ｓｎ（Ｓ１～Ｓｍ）は、２つのフリップフロップを直列に接続したフリップフロップグループに入力される。各フリップフロップは、Ｄフリップフロップである。
　ｎ番目のフリップフロップグループの前段のフリップフロップのＤ端子には、第１出力信号Ｓｎ（１≦ｎ≦ｍ）が入力される。ｎ＝１，２，３，４，１０の場合のフリップフロップグループの前段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。ｎ＝５，６，７，８，９の場合のフリップフロップグループの前段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号はφＬ（例：φ２）が入力される。
　ｎ番目のフリップフロップグループの後段のフリップフロップのＤ端子には、前段のフリップフロップでサンプリングされた第１出力信号Ｓｎ’（１≦ｎ≦ｍ）が入力される。ｎ番目のフリップフロップグループの後段のフリップフロップのクロック入力端子（Ｃ端子）には、同期用のサンプリング・クロック信号φＫ（例：φ７）が入力される。
　すなわち、第２同期回路１３Ｂは、サンプリング・クロック信号φＫ（例：φ７）を用いて、最終的な同期を行う。ｎが偶数の場合（２，４，６，８，１０）のデータは、シリアルデータ信号ＤＡＴＡ－Ｓのパルス幅の中央値でサンプリングを行ったデータである。出力されるデータは、ｎ＝１０，２，４，６，９の順番に並べることもできる。
　次に、データのサンプリングについて、補足的に説明する。
　図１５（Ａ）はシリアルデータ信号ＤＡＴＡ－Ｓのタイミングチャート、図１５（Ｂ）は参照用のサンプリング・クロック信号φｅを示すタイミングチャートである。
　参照用サンプラＳＭｅには、シリアルデータ信号ＤＡＴＡ－Ｓと、掃引可能な参照用閾値電圧Ｖｅが入力される。シリアルデータ信号ＤＡＴＡ－Ｓは、例えば、「１，０，１，０，０，１」であるとする。サンプリング・クロック信号φｅのライズエッジＥφｅの位置は、位相調整回路１１（図２参照）によって、時間軸方向に移動させ、掃引することができる。同図には、デシリアライザで用いられるサンプラＳＭｎ（例：ＳＭ２）への閾値電圧Ｖ２と、そのサンプリング・クロック信号φｎ（例：φ２）のライズエッジＥφｎ（例：Ｅφ２）も示されている。サンプラＳＭ２は、ライズエッジＥφ２において、シリアルデータ信号をサンプリングし、「１」を出力する。シリアルデータ信号ＤＡＴＡ－Ｓの１つのデータの幅は、ＵＩ（ユニット・インタバーバル）である。
　例えば、掃引可能なライズエッジＥφｅの基準位置（０°）を、最初の第８のライズエッジＥφ８の位置とする。ライズエッジＥφｅの位相Ｐφｅは、次の第８のライズエッジＥφ８の位置まで掃引可能であり、ＵＩに換算すると、位相Ｐφｅは０～Ｎ×ＵＩ（例：Ｎ＝５）まで変化可能であり、位相変化範囲Ｒ（Ｐφｅ）＝Ｎ×ＵＩである。位相の角度で表現すると、位相Ｐφｅは、０°～３６０°まで変化可能であり（０°≦Ｐφｅ≦３６０°）、位相変化範囲Ｒ（Ｐφｅ）＝３６０°である。サンプリング・クロック信号φｅの周期Ｔφｅは、Ｔφｅ＝Ｎ×ＵＩに設定することができるが、必要なのは、ライズエッジＥφｅの位置なので、これとは異なる周期であってもよい。また、同様の理由から、サンプリング・クロック信号φｅのデューティ比は、必ずしも、５０％でなくてもよい。
　サンプリング・クロック信号φｅの周期（Ｔφｅ＝Ｎ×ＵＩ）に関して、サンプリング周波数を低下させるためには、２≦Ｎが好ましい。また、上述のように、アイ・ダイアグラムに対する、セットアップ時間違反やホールド時間違反の影響を抑制するためには、３≦Ｎであることが好ましく、４≦Ｎであることが更に好ましい。また、サンプリング・クロック信号のデューティ比が５０％であり、Ｎが奇数であれば、信号の反転によりライズエッジの位相が２倍に増加するため、パラレルデータ信号をＸ＝２×Ｎビット（例：１０ビット）に設定するのが好ましい。したがって、Ｎ＝５、７が好ましいが、Ｎ＝２、３、４、６のような場合でも、同様の効果を期待することができる。
　なお、サンプリング・クロック信号φｅ（或いはサンプリング・クロック信号φ１～φ１０）のクロック周波数ｆが、データ１単位の時間Ｔの逆数（ｆ＝１／Ｔ）で与えられる場合、フルレート伝送とよばれる。クロック周波数ｆが１／４Ｔの場合、クォーターレート伝送と呼ばれる。クロックの周波数ｆが１／（Ｎ×Ｔ）の場合、（１／Ｎ）レート伝送と呼ぶことができる。例えば、上記では、ｍ相クロック（ｍ＝１０）を用いて１／Ｎレート（例：Ｎ＝５）の伝送が行われる（ｍ、Ｎは整数であり、２≦ｍ、２≦Ｎ、Ｎ≦ｍ）。なお、クロック信号の伝送に必要なクロック信号線の本数は、必要なクロック信号の位相の数によって決まるが、多くの場合、Ｎ本もしくは２×Ｎ本である。
　また、上述のように、参照用閾値電圧Ｖｅは、電圧発生器１２によって、変化させられ、掃引される。このように、受信信号品質モニタは、可変の参照用閾値電圧Ｖｅを発生する電圧発生器１２を備えており、参照用閾値電圧Ｖｅは、アイ・ダイアグラムを描く場合の縦軸の座標を与えている。参照用閾値電圧Ｖｅを変化させることにより、二次元のアイ・ダイアグラムを描く場合の座標（Ｐφｅ，Ｖｅ）を、縦軸方向に沿って変化させることができる。位相調整回路１１によって、位相Ｐφｅの値を変化させることにより、二次元のアイ・ダイアグラムを描く場合の座標（Ｐφｅ，Ｖｅ）を横軸方向に沿って変化させることができる。
　また、任意のサンプラの閾値電圧Ｖｎ（例：Ｖ２）も、電圧発生器１２によって、変化させることができる。このように、受信信号品質モニタは、可変の閾値電圧Ｖｎ（Ｖ１～Ｖｍ）を発生する電圧発生器１２を備えている。また、複数のデータ受信用サンプラへ入力される閾値電圧Ｖｎ（Ｖ１～Ｖｍ）は、それぞれのサンプラＳＭｎ（ＳＭ１～ＳＭｍ）に入力されるシリアルデータ信号の振幅中心になるように、フィードバック制御をすることができる。例えば、シリアルデータ信号ＤＡＴＡ－Ｓが、８ｂ１０ｂ方式でエンコードされた信号の場合は、各サンプラから出力される「１」及び「０」の数を所定期間の間、カウントし、「１」の数が、「０」の数よりも多ければ、閾値電圧Ｖｎが、シリアルデータ信号ＤＡＴＡ－Ｓの振幅中心電圧よりも低いと判断して、参照用閾値電圧Ｖｅを増加させ、少なければ、参照用閾値電圧Ｖｅを減少さればよい。
　複数のデータ受信用サンプラへ入力される閾値電圧Ｖｎは、入力信号レベルが、明確に区別できるように設定するのが好ましい。例えば、データ「１」のレベルが１Ｖであり、「０」のレベルが－１Ｖである場合、閾値電圧は０Ｖに設定される。また、例えば、データ「１」のレベルが２Ｖであり、「０」のレベルが０Ｖである場合、閾値電圧は１Ｖに設定される。
　図１６は、シリアルデータ信号、多相クロック信号φ１～φ１０、クロック信号φｅを示すタイミングチャートである。
　第１同期回路１３Ａ（図２参照）には、２つの信号が入力される。１つの信号は、シリアルデータ信号ＤＡＴＡ－Ｓを、サンプリング・クロック信号φ２のライズエッジＥφ２でサンプリングした信号である。もう１つの信号は、シリアルデータ信号ＤＡＴＡ－Ｓを、サンプリング・クロック信号φｅのライズエッジＥφｅでサンプリングした信号である。第２同期回路１３Ｂ（図２参照）には、サンプリング・クロック信号φｎ（例：φ１～φ１０）でサンプリングした信号が入力される。これらの同期回路は、同期用のサンプリング・クロック信号φ７のタイミングで、サンプリングしたデータを出力する。
　ライズエッジＥφｅの位相Ｐφｅは、位相変化範囲Ｒ（Ｐφｅ）の中で移動する。第１同期回路１３Ａに入力される一方の信号が、ライズエッジＥφｎ（例：Ｅφ２）でサンプリングして得られる場合、Ｅφ２～Ｅφ７までの位相間隔を、Ｒ（Ｐφｅ）／２（＝２．５ＵＩ）に設定することが好ましい。換言すれば、シリアルデータ信号から変換されるパラレルデータ信号が、Ｘビットである場合、第１ライズエッジＥφｎから、第２ライズエッジＥφ（ｎ＋Ｘ／２）までの位相間隔（時間）を、（Ｘ／４）×ＵＩに設定する。上述のように、位相変化範囲Ｒ（Ｐφｅ）は、好ましくは、５×ＵＩ（＝（Ｘ／２）×ＵＩ）に、設定する。
　図１７は、シリアルデータ信号及び同期回路１３Ａ、１３Ｂから出力される信号のタイミングダイアグラムである。
　ｎが偶数番目のサンプラＳＭｎ（ｎは偶数）でサンプリングされたデジタル信号Ｓ２，Ｓ４，Ｓ６，Ｓ８のデータは、第２同期回路１３Ｂ（図１４参照）における前段のフリップフロップで、デジタル信号Ｓ２’，Ｓ４’，Ｓ６’，Ｓ８’のデータに変換され、その後、後段のフリップフロップで、デジタル信号Ｓ２ＯＵＴ，Ｓ４ＯＵＴ，Ｓ６ＯＵＴ，Ｓ８ＯＵＴのデータに変換され、データ間のエッジの位相が揃った状態で、第２同期回路１３Ｂから出力される。
　図１８は、別の受信装置ＲＸのブロック図である。
　図１８の受信装置ＲＸは、位相調整回路１１及び入力部１１０の構成のみが、図２の受信装置ＲＸと異なり、他の構成は、同一である。本例の入力部１１０は、１つのサンプリング・クロック信号φ１のみを、位相調整回路１１に入力する接続構造を有している。位相調整回路１１に入力するサンプリング・クロック信号としては、φ１とは別のサンプリング・クロック信号であってもよい。
　図１９は、図１８に示した位相調整回路１１のブロック図である。
　位相調整回路１１には、単一のサンプリング・クロック信号φ１が入力される。複数のインバータ回路（ＮＯＴ回路１１ａ、１１ｂ、１１ｃ、１１ｄ・・・１１ｓ、１１ｔ）が直列に接続されており、インバータ回路の２個毎の出力端子が、マルチプレクサ１１Ｃ（選択回路）に入力されている。一対のインバータ回路は、遅延回路を構成しており、入力されたサンプリング・クロック信号φ１に、遅延を与えて、出力する。マルチプレクサ１１Ｃには、ライズエッジの時間が異なる複数のサンプリング・クロック信号が、入力される。位相制御信号ＰＨ－ＳＥＬ（位相又はクロック選択信号ＳＥＬ０）は、マルチプレクサ１１Ｃに入力されたｍ個のサンプリング・クロック信号から、１つサンプリング・クロック信号を選択し、特定の位相を有するサンプリング・クロック信号φｅを出力する。位相制御信号ＰＨ－ＳＥＬ（位相又はクロック選択信号ＳＥＬ０）が選択する信号を切り替えることにより、サンプリング・クロック信号φｅの位相を調整し、掃引することができる。
　なお、上述のシリアルデータ信号の伝送方式は、例えば、ＮＲＺ（Non Return to Zero）信号であり、シリアルデータ信号は、２つの電圧レベルを有している。したがって、各サンプラに入力される閾値電圧は１つであり、２つのレベルの判定を行うことができる。ＰＡＭ４（Pulse Amplitude Modulation 4）は、４つの電圧レベルを用いる信号伝送方式である。ＰＡＭｋ（３≦ｋ）の信号伝送方式を用い、電圧レベルが３以上の場合、これらのレベルを判別できる多値サンプラを用いる。上記では、複数のデータ受信用サンプラＳＭ１～ＳＭｍが示されたが、これらは同一構造を有するので、以下では、これらのサンプラの代表として、１つのデータ受信用サンプラＳＭ１を多値サンプラに変更した構造について、説明する。
　図２０は、多値サンプラの構造を示すブロック図である。
　４つの電圧レベルを有するシリアルデータ信号（ＰＡＭ４）を受信する場合、これらを判別するためには、３つの閾値電圧が必要であり、これにより３つのアイ開口を有するアイ・ダイアグラムが得られる。一般化すると、ｋ個のレベルを有するシリアルデータ信号を受信する場合、これらを判別するためには、ｋ－１個の閾値電圧が必要であり、これによりｋ－１個のアイ開口を有するアイ・ダイアグラムが得られる。同図では、ＰＡＭ４のシリアルデータ信号を受信する場合を示しており、データ受信用サンプラＳＭ１は、第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowを有しており、個々のサンプラの構造は、図３に示したものと同一である。それぞれのサンプラには、高レベル閾値電圧Ｖ１high（第１閾値電圧）、中レベル閾値電圧Ｖ１mid（第２閾値電圧）、低レベル閾値電圧Ｖ１low（第３閾値電圧）が入力される。それぞれのサンプラには、第１サンプリング・クロック信号φ１が入力され、第１出力信号Ｓ１high，第２出力信号Ｓ１mid，第３出力信号Ｓ１lowが出力される。
　図２１は、多値サンプラへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。
　シリアルデータ信号に含まれるデータが、第１データＤＡＴＡ１の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、入力電圧は、全ての閾値電圧より高いので、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（１，１，１）となる。データ変換テーブルを用いると、（１，１，１）は、「１１」に変換することができる。
　同様に、シリアルデータ信号に含まれるデータが、第２データＤＡＴＡ２の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，１，１）となる。データ変換テーブルを用いると、（０，１，１）は、「１０」に変換することができる。
　同様に、シリアルデータ信号に含まれるデータが、第３データＤＡＴＡ３の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，０，１）となる。データ変換テーブルを用いると、（０，０，１）は、「０１」に変換することができる。
　同様に、シリアルデータ信号に含まれるデータが、第４データＤＡＴＡ４の場合、これが第１データ受信用サンプラＳＭ１high、第２データ受信用サンプラＳＭ１mid、第３データ受信用サンプラＳＭ１lowに入力された場合には、サンプリング・クロック信号φ１のサンプリングタイミングでは、第１，第２、第３サンプラの出力（Ｓ１high，Ｓ１mid，Ｓ１low）＝（０，０，０）となる。データ変換テーブルを用いると、（０，０，０）は、「００」に変換することができる。
　以上のように、多値サンプラを用いると、ＰＡＭ４の信号レベルを分離して判別し、デシリアライズすることができる。複数の多値サンプラの後段には、上記と同様に、同期回路を設けることができる。なお、アイ・ダイアグラムを得るには、全てサンプラの出力信号を用いる必要はない。
　図２２は、多値サンプラ及び後段の回路構造を示すブロック図である。
　データ受信用サンプラＳＭ１の構造は、図２０に示した通りである。第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highと、参照用サンプラＳＭｅの参照信号Ｓｅとは、第１同期回路１３Ａに入力される。参照用サンプラＳＭｅの構造は、図３に示したものと同一であり、後段の回路及び残りの回路は、上述の回路と同一でよい。すなわち、受信装置は、比較論理回路１５及びエラーカウンタ１６を備えている。参照用サンプラＳＭｅには、シリアルデータ信号と、参照用閾値電圧Ｖｅが入力され、サンプリング・クロック信号φｅでサンプリングが行われる。この参照用閾値電圧Ｖｅは、変動させるものであり、１つでよい。本例では、上記と同様に、アイ・ダイアグラムを得ることができる。
　信号伝送方式がＰＡＭ４の場合においては、３つレベルの閾値を用いたサンプラ出力を全て用いた方が、精密な信号品質測定ができるが、１つのレベルの閾値判定出力のみを用いた場合においても、信号品質を評価することはできる。この場合、回路構成が簡単になるという利点がある。同図では、１つのレベルの閾値として、高レベル閾値電圧Ｖ１highを用いた例を図示しているが、中レベル閾値電圧Ｖ１mid、又は低レベル閾値電圧Ｖ１lowを用いた例も可能である。
　図２３は、第１データ受信用サンプラＳＭ１high及び参照用サンプラＳＭｅへの入力電圧（Ｖ）の時間（Ｔｉｍｅ）に対する変化を示すグラフである。
　シリアルデータ信号に含まれるデータが、第１データＤＡＴＡ１の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「１」となる。第１データＤＡＴＡ１が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅから出力される参照信号Ｓｅは「１」となる。
　同様に、シリアルデータ信号に含まれるデータが、第２データＤＡＴＡ２の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「０」となる。第２データＤＡＴＡ２が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅの出力信号Ｓｅは「１」となる。
　同様に、シリアルデータ信号に含まれるデータが、第３データＤＡＴＡ３又は第４データＤＡＴＡ４の場合、これが第１データ受信用サンプラＳＭ１highに入力された場合には、サンプリング・クロック信号φ１のタイミングでは、第１データ受信用サンプラＳＭ１highの出力信号Ｓ１highは「０」となる。第３データＤＡＴＡ３又は第４データＤＡＴＡ４が、参照用サンプラＳＭｅに入力された場合には、サンプリング・クロック信号φｅのサンプリングタイミングでは、参照用サンプラＳＭｅの出力信号Ｓｅは「０」となる。
　図２４は、多値サンプラ及び後段の回路構造を示すブロック図である。
　図２４に示した回路は、図２２に示した回路と比較して、第１同期回路１３Ａの入力側にマルチプレクサ１３１（選択回路）が配置されている点が異なり、他の構成は同一である。マルチプレクサ１３１には、第１データ受信用サンプラＳＭ１highからの複数の出力信号が入力される。これらの出力信号は、高レベル閾値判定された第１出力信号Ｓ１high、中レベル閾値判定された第２出力信号Ｓ１mid、低レベル閾値判定された第３出力信号Ｓ１lowである。これらの出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）は、マルチプレクサ１３１に入力され、１つが選択されて、出力される。マルチプレクサ１３１により選択された出力信号は、第１同期回路１３Ａに入力される。マルチプレクサ１３１が、選択する信号を切り替えることにより、３つの閾値レベルで判定された３つのアイ・ダイアグラムを得ることができる。なお、マルチプレクサ１３１には、出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）の切り替えを指示する選択信号を、制御回路又は外部装置から、入力することができる。本例の回路においては、第１同期回路１３Ａへのサンプラからの入力信号を、切り替えているので、回路の大きさを比較的小さくすることができる。残りの回路構造は、図２２に示したものと同一である。
　図２５は、多値サンプラ及び後段の回路構造を示すブロック図である。
　図２５に示した回路は、図２４に示したマルチプレクサを省略し、マルチプレクサによる切り替えを行わずに、第１サンプラの全ての出力信号（Ｓ１high,Ｓ１mid,Ｓ１low）を並列に処理する回路構成を備えている。第１サンプラからの全ての出力信号（第１出力信号Ｓ１high、第２出力信号Ｓ１mid、第３出力信号Ｓ１low）は、第１同期回路１３Ａに入力される。
　第１同期回路１３Ａには、第１出力信号Ｓ１high、第２出力信号Ｓ１mid、第３出力信号Ｓ１low、及び、参照用サンプラＳＭｅから出力された参照信号Ｓｅが入力される。第１同期回路１３Ａは、入力されたこれらの信号を同期させて出力する。上述の比較論理回路１５は、複数の副・比較論理回路からなる。
　第１比較論理回路１５highの一方の入力端子には、第１出力信号Ｓ１highが入力される。第２比較論理回路１５midの一方の入力端子には、第２出力信号Ｓ１midが入力される。第３比較論理回路１５lowの一方の入力端子には、第３出力信号Ｓ１lowが入力される。各比較論理回路の他方の入力端子には、参照信号Ｓｅが入力される。各比較論理回路は、図２に示した比較論理回路１５と同様に、これは好適にはＸＯＲ回路であり、入力データの論理が一致すれば「０」、異なれば「１」を出力する。
　第１比較論理回路１５highの出力端子は、第１エラーカウンタ１６highの入力端子に接続されている。第２比較論理回路１５midの出力端子は、第２エラーカウンタ１６midの入力端子に接続されている。第３比較論理回路１５lowの出力端子は、第３エラーカウンタ１６lowの入力端子に接続されている。各エラーカウンタにおける処理は、図２に示したエラーカウンタと同様である。この回路によれば、３つのサンプラ出力に対して、並列処理を行うため、短時間で多値のアイ・ダイアグラムを得ることができる。
　以上、説明したように、図２０～図２５の受信信号品質モニタにおいては、シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備える。このｋ－１個のサンプラのそれぞれには、シリアルデータ信号と共に、互いにレベルの異なる閾値電圧（Ｖ１high、Ｖ１mid、Ｖ１low）が入力される。ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）が出力される。かかる構成により、多値のシリアルデータ信号の処理も可能となる。
　また、図２５の受信信号品質モニタにおいては、複数のデータ受信用サンプラに含まれる１つのサンプラからは、第１出力信号として、ｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）が出力され、第１同期回路１３Ａには、ｋ－１個の比較結果と、参照用サンプラの第２出力信号（参照信号Ｓｅ）とが入力される。比較論理回路１５は、ｋ－１個の副・比較論理回路（１５high、１５mid、１５low）を備え、ｋ－１個の副・比較論理回路のそれぞれには、第１同期回路１３Ａから、同期して出力されたｋ－１個の比較結果（Ｓ１high、Ｓ１mid、Ｓ１low）と、第２出力信号（参照信号Ｓｅ）とが入力される。
　図２６（Ａ）、図２６（Ｂ）は、例示的なシリアルデータ信号のタイミングチャートである。
　図２６（Ａ）のシリアルデータ信号は、周期的な信号である。図２６（Ｂ）のシリアルデータ信号は、ランダムパターン又は疑似ランダムパターンを有する信号である。１／５レート伝送の場合、アイ・ダイアグラム用のデータサンプリングを行う場合、５データ毎にデータサンプリングが行われ、アイ・ダイアグラムの中央に重ねて表示される。すなわち、いずれの信号の場合においても、Ｄ１のデータのサンプリングが行われた後、Ｄ６のデータがサンプリングされる。
　周期性を有するシリアルデータ信号（図２６（Ａ））から得られるアイ・ダイアグラムの開口の寸法は、ランダムパターンを有するシリアルデータ信号（図２６（Ｂ））から得られるアイ・ダイアグラムの開口の寸法よりも、一般に、大きくなる。伝送線路特性は、あらゆる入力を想定して行う方が好ましいので、受信信号の品質を正確に評価する場合には、受信するシリアルデータ信号は、ランダムパターン又は疑似ランダムパターンの方が好ましい。
　以上、説明したように、上述の受信信号品質モニタは、それぞれがシリアルデータ信号ＤＡＴＡ－Ｓを受信し、並列に接続され、それぞれのサンプリング・クロック信号φｎ（１≦ｎ≦ｍ、ｍ及びｎは整数）の入力端子には、多相クロック信号に含まれる各クロック信号が入力される複数のデータ受信用サンプラＳＭ１～ＳＭｍと、シリアルデータ信号を受信する参照用サンプラＳＭｅと、多相クロック信号に含まれる１又は２以上のクロック信号が入力される１又は２以上の入力端子と、参照用サンプラのサンプリング・クロック信号φｅの入力端子に接続された出力端子とを備え、シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲（Ｎ×ＵＩ）内において、出力されるサンプリング・クロック信号φｅの位相掃引が可能な位相調整回路１１と、複数のデータ受信用サンプラに含まれる１つのサンプラの第１出力信号、及び、参照用サンプラＳＭｅの第２出力信号が入力され、第１及び第２出力信号を同期させて出力する第１同期回路１３Ａと、第１同期回路１３Ａから同期して出力された第１及び第２出力信号が入力される比較論理回路１５とを備えている。比較論理回路１５には、第１同期回路１３Ａから同期して出力された第１及び第２出力信号が入力され、比較論理回路１５は、受信信号の品質に関連する比較結果を出力する。
　上述の受信装置においては、サンプリング・クロック信号φｎの周波数は、好適には、シリアルデータ信号ＤＡＴＡ－Ｓの周波数の１／Ｎ（２≦Ｎ）である。受信信号品質モニタは、シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲（Ｎ×ＵＩ）内において（数倍の位相範囲内）、出力されるサンプリング・クロック信号φｅの位相掃引が可能な位相調整回路１１を備えている。ＵＩの数倍の位相範囲内において、サンプリング・クロック信号φｅの位相掃引が可能である。好適には、受信するサンプリング・クロック信号φｎの周波数が、入力されるシリアルデータ信号の1データの時間幅の逆数で与えられる周波数のＮ分の１（例：Ｎ＝５）である場合は、掃引可能な位相範囲はＮ×ＵＩ（例：Ｎ＝５（位相掃引範囲３６０°））である。この位相範囲は、例えば、（Ｎ／２）×ＵＩ以上（例：２．５ＵＩ）の場合でも、セットアップ違反やホールド違反の影響を低減する効果がある。また、位相調整回路１１により調整される位相範囲（位相変化範囲Ｒ（Ｐφｅ））は、参照用サンプラへ入力するサンプリング・クロック信号φｅの１周期（図１５の例ではＮ×ＵＩ）以上とすることが好適であり、位相範囲が拡張することで、アイ開口の位置が移動しても、これを取得しやすくなる。
　上述の受信装置においては、位相調整回路１１を、参照用サンプラＳＭｅの前段に配置しているが、その他のサンプラの前段には、遅延調整用の位相調整回路を配置していない。このような遅延調整用の位相調整回路を必要とする受信装置と比較して、上述の受信装置は、回路面積及び消費電力を低減させることができる。また、位相掃引範囲を上記の如く設定することにより、遅延調整用の回路を各サンプラの前段に配置していない場合は、このような遅延調整用回路の固有遅延の影響を抑制することができる。また、位相調整回路１１において、動作環境の変化等により、意図しない固有遅延が発生しても、位相掃引範囲が上記の如く広いため、アイ・ダイアグラムを得ることができる。
　以上、多相クロック信号を使ったデータ受信装置におけるアイモニタの位相調整回路技術を開示した。この技術では、好適には、入力データをランダムパターンにした。位相調整回路による調整位相範囲を広く設定した。また、比較論理回路において、アイ・ダイアグラムの開口に関する部分で、同期エラーを引き起こさないように、同期をとった。これにより、位相調整回路の固有遅延を打ち消すために、多相クロック信号の経路上に、位相調整回路のダミー回路や、位相補償回路の追加を必要としなくなり、電力消費や面積が小さくすることができる。
　信号品質の評価について補足説明を行う。伝送線路を経由して受信した信号はそれぞれの持つ負荷などによって信号が劣化する。伝送信号の品質は、アイ・ダイアグラムのアイ開口度を見ることで判断できる。アイ・ダイアグラムは、伝送データの最小単位２つ分を１周期として、信号を重ね合わせたものであり、アイ開口度はアイ・ダイアグラムの中心の開口の大きさを指す。開口の高さと幅が大きいほど信号の品質が良いと評価される。なお、アイ開口の全体ではなく、品質モニタ信号の一部を評価することによっても、信号品質を評価することができる。アイ開口の中心を通る縦軸方向の開口寸法のみ評価する。アイ開口の中心を通る横軸方向の開口寸法のみ評価する。アイ開口の適当な位置を通る開口寸法を評価する。アイ開口の斜め方向の開口寸法を評価する。このように、様々な評価の方式が考えられる。
　近年、通信デバイスの普及やペーパーレス化、在宅ワークの普及などに伴い必要とされる通信データのデータレートは増加している。上述の受信装置は、多相クロック（ｍ相クロック）を使うデータ伝送をしているので、高いデータレートの通信に対応することができる。上述の受信装置は、消費電力が小さく、面積も小さい。１／Ｎレート伝送のＮが大きくなるほど、この効果は大きくなるが、上述の装置においては、適切な同期も行うことができる。
　１１…位相調整回路、１１Ａ…マルチプレクサ、１１Ｂ…位相補間回路、１１Ｃ…マルチプレクサ、１２…電圧発生器、１３Ａ…第１同期回路、１３Ｂ…第２同期回路、１３ＤＩＶ…分周器、１５…比較論理回路、１６…エラーカウンタ、１７…ＣＤＲ回路、１８…制御回路、７２…位相差検出器、７３…フィルタ、７４…電圧制御発振器、１０１…アンプ、１１０…入力部、１３１…マルチプレクサ、１７２…位相差検出器、１７３…フィルタ、１７４…電圧制御発振器、１７５…多相クロック信号発生器、３００…外部装置、３０１…メモリ、３０３…インターフェース、３０４…バス、３０５…表示器、ＣＢ…通信ケーブル、ＣＯＭＰ…比較器、ＯＵＴＰＵＴ…品質モニタ信号、ＳＭ１～ＳＭｍ…データ受信用サンプラ、ＳＭｅ…参照用サンプラ。

 

Claims (9)

  1. 　シリアルデータ信号を受信し、並列に接続され、多相のサンプリング・クロック信号がそれぞれ入力される複数のデータ受信用サンプラと、
    　前記シリアルデータ信号を受信する参照用サンプラと、
    　前記シリアルデータ信号のユニットインターバル（ＵＩ）のＮ倍（２≦Ｎ）の位相範囲内において、前記参照用サンプラへ入力するサンプリング・クロック信号の位相掃引が可能な位相調整回路と、
    　前記複数のデータ受信用サンプラのうちの１つのサンプラの出力信号、及び、前記参照用サンプラの出力信号が入力される第１同期回路と、
    　前記第１同期回路から同期して出力された２つの出力信号が入力される比較論理回路と、
    を備える受信信号品質モニタ。
  2. 　前記位相調整回路により調整される位相範囲は、
    　前記参照用サンプラへ入力する前記サンプリング・クロック信号の１周期以上である、
    ことを特徴とする請求項１に記載の受信信号品質モニタ。
  3. 　前記比較論理回路の出力結果をカウントするカウンタを更に備える、
    ことを特徴とする請求項１に記載の受信信号品質モニタ。
  4. 　前記参照用サンプラは、
    　前記シリアルデータ信号を受信する第１入力端子と、
    　可変の参照用閾値電圧が入力される第２入力端子と、
    を備え、
    　前記シリアルデータ信号と前記参照用閾値電圧との比較結果を、位相掃引が可能な前記サンプリング・クロック信号に同期して、サンプリングする、
    ことを特徴とする請求項１に記載の受信信号品質モニタ。
  5. 　前記複数のデータ受信用サンプラに含まれる個々のサンプラは、
    　前記シリアルデータ信号を受信する第１入力端子と、
    　閾値電圧が入力される第２入力端子と、
    を備え、
    　前記シリアルデータ信号と前記閾値電圧との比較結果を、前記多相のサンプリング・クロック信号に含まれ、当該サンプラに対応するサンプリング・クロック信号に同期して、サンプリングする、
    ことを特徴とする請求項４に記載の受信信号品質モニタ。
  6. 　前記複数のデータ受信用サンプラから出力された複数の出力信号が入力される第２同期回路と、
    　前記第２同期回路から出力された複数の出力信号が入力され、前記多相のサンプリング・クロック信号を生成するＣＤＲ回路と、
    を備える、
    ことを特徴とする請求項１に記載の受信信号品質モニタ。
  7. 　前記シリアルデータ信号は、ｋレベル（３≦ｋ、ｋは整数）の多値を有するパルス振幅変調（ＰＡＭ）信号であり、
    　前記複数のデータ受信用サンプラのそれぞれは、ｋ－１個のサンプラを備え、このｋ－１個のサンプラのそれぞれには、前記シリアルデータ信号と共に、互いにレベルの異なる閾値電圧が入力され、ｋ－１個のサンプラのそれぞれから、ｋ－１個の比較結果が出力される、
    ことを特徴とする請求項１に記載の受信信号品質モニタ。
  8. 　前記複数のデータ受信用サンプラに含まれる１つのサンプラからは、前記ｋ－１個の比較結果が出力され、
    　前記第１同期回路には、前記ｋ－１個の比較結果と前記参照用サンプラの出力信号とが入力され、
    　前記比較論理回路は、ｋ－１個の副・比較論理回路を備え、
    　前記ｋ－１個の副・比較論理回路のそれぞれには、前記第１同期回路から、同期して出力された出力信号が入力される、
    ことを特徴とする請求項７に記載の受信信号品質モニタ。
  9. 　前記位相調整回路は、
    　前記ＣＤＲ回路から出力された前記多相のサンプリング・クロック信号が入力される選択回路と、
    　前記選択回路の出力信号が入力される位相補間回路と、
    を備える、
    ことを特徴とする請求項６に記載の受信信号品質モニタ。

     
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