JP2018152731A - 受信回路及びアイモニタシステム - Google Patents
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Abstract
【課題】アイモニタ機能を有する受信回路の消費電力を抑える。【解決手段】比較回路１３は、データ信号Ｄｉと、オフセット値ＴＨｏｆｆに基づいて大きさが調整される閾値ＴＨとを、データ信号Ｄｉとクロック信号ＣＫｄ１，ＣＫｄ２の位相差とオフセット値ＰＳｏｆｆに基づいて位相が調整されるクロック信号ＣＫｅに同期したタイミングで比較した比較結果を出力する。アイモニタ回路１５は、データ信号Ｄｉの各シンボルに対してそれぞれ得られるＣＤＲ回路１２でのデータ信号Ｄｉと閾値との比較結果を間引いて、比較回路１３による比較結果が得られるシンボルにおける比較結果を選択し、選択した比較結果と比較回路１３による比較結果とを比較することで、オフセット値ＴＨｏｆｆまたはオフセット値ＰＳｏｆｆによるエラーの有無を判定し、エラーの発生回数を出力する。【選択図】図１
Description
本発明は、受信回路及びアイモニタシステムに関する。
情報処理装置やＬＳＩ（Large Scale Integrated circuit）などに用いられる受信回路では、伝送されてきたデータ信号から値（データ）とクロック信号を再生するＣＤＲ（Clock Data Recovery）が行われる。ＣＤＲでは、適切なタイミングでデータ判定（サンプリング）をするために、データ判定用のクロック信号とデータ信号との位相差を検出し、クロック信号の位相を調整することが行われる。
従来、データ信号の１シンボル（１ＵＩ（Unit Interval）と呼ばれる場合もある）当たり２回のサンプリングを行う（以下２ｘサンプリングという）ＣＤＲ回路がある。このＣＤＲ回路では、データ信号のエッジ部分（ゼロクロス点）を検出するためにデータ判定用のクロック信号とは別のクロック信号が用いられる。そして、その別のクロック信号に同期したタイミングにおけるデータ信号の振幅レベルに基づいて、そのタイミングがゼロクロス点にロックされるように調整される。データ判定用のクロック信号は、上記別のクロック信号に対して、位相が０．５ＵＩ分ずれるように調整される。
ただ、２ｘサンプリングのＣＤＲ回路では、１シンボル当たり２回サンプリング動作が行われるため消費電力が増大する。クロック信号による消費電力を削減可能なＣＤＲ回路として、１シンボル当たり１回のサンプリングを行う（以下１ｘサンプリングという）ＣＤＲ回路がある。１ｘサンプリングのＣＤＲ回路では、データ判定回路（たとえば等化回路を含む）が、クロック信号に同期したタイミングで各シンボルのデータ信号の値を判定する。さらに、２シンボル分のデータ判定を行うタイミングにおけるデータ信号の振幅レベルに基づいて、位相差の検出とクロック信号の位相の調整が行われる。
ところで、受信回路では、回路内部での受信特性を評価するためにアイモニタ機能を含む場合がある。アイモニタ機能は、クロック信号の位相や、データ判定をするための閾値を変化させたときにＢＥＲ（Bit Error Rate）がどう変化するかを検出する機能である。２ｘサンプリングのＣＤＲ回路にアイモニタ機能を適用する場合は、データ判定用のクロック信号の位相に、オフセット値が加えられる。
なお、最新の通信規格では、回路や素子の動作速度が限界に近付いている状況から、動作速度を上げずにデータレートを向上させる技術として、ＰＡＭ４（Pulse Amplitude Modulation 4）などの多値伝送技術を採用することが提案されている。
１ｘサンプリングのＣＤＲ回路を含む受信回路では、データ判定と位相差検出の両方に用いられるクロック信号の位相にオフセット値が加えられると、位相調整機能によってオフセット値がキャンセルされてしまう。このためアイモニタ機能が実現できない。アイモニタ機能を実現するため、オフセット値で位相調整可能なクロック信号とデータ判定回路を追加し、そのクロック信号に同期したタイミングでデータ判定回路にアイモニタ用のデータ判定結果を出力させればよい。しかしその場合、消費電力が増大する問題がある。なお、多値伝送技術を用いた場合には、データ判定回路の規模が大きくなるため、この問題はより顕著となる。
１つの側面では、本発明は、アイモニタ機能を有する受信回路の消費電力を抑えること目的とする。
１つの実施態様では、データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、を有する受信回路が提供される。
また、１つの実施態様では、アイモニタシステムが提供される。
１つの側面では、本発明は、アイモニタ機能を有する受信回路の消費電力を抑えることができる。
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の受信回路の一例を示す図である。
（第１の実施の形態）
図１は、第１の実施の形態の受信回路の一例を示す図である。
図１では、ハーフレート動作を行う受信回路１０の例が示されている。
受信回路１０は、等化回路１１、ＣＤＲ回路１２、比較回路１３、デマルチプレクサ（図１ではＤＭＸと表記されている）１４、アイモニタ回路１５を有する。
受信回路１０は、等化回路１１、ＣＤＲ回路１２、比較回路１３、デマルチプレクサ（図１ではＤＭＸと表記されている）１４、アイモニタ回路１５を有する。
等化回路１１は、１シンボル当たり０または１の２値をもつデータ信号Ｄｒを受信し、データ信号Ｄｒに対して等化処理を行い、データ信号Ｄｉを出力する。等化回路１１として、たとえば、ＣＴＬＥ（Continuous-Time Linear Equalizer）を用いることができる。なお、等化回路１１の代わりにアンプを用いてもよい。その場合、アンプは、データ信号Ｄｒを増幅することでデータ信号Ｄｉを出力する。
ＣＤＲ回路１２は、データ判定回路１２ａ、複数の比較回路１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２、デマルチプレクサ１２ｄ、位相検出回路１２ｅ、フィルタ１２ｆ、位相調整回路１２ｇ１，１２ｇ２、クロック生成回路１２ｈを有する。
データ判定回路１２ａは、たとえば、ＤＦＥ（Decision Feedback Equalizer）であり複数の比較回路を含む（図２、図３参照）。ＤＦＥは、符号間干渉（ＩＳＩ：Inter-Symbol Interference）を抑制するための等化処理をするとともにデータ判定を行う。ハーフレート動作を行うため、データ判定回路１２ａは、２相のクロック信号ＣＫｄ１，ＣＫｄ２に同期したタイミングで、データ信号Ｄｉと閾値とを比較した比較結果（データ判定結果）を出力する。クロック信号ＣＫｄ１，ＣＫｄ２は、１８０°位相が異なっている。なお、１つのクロック信号の立ち上がりタイミングをクロック信号ＣＫｄ１、立ち下がりタイミングをクロック信号ＣＫｄ２として用いてもよい。
比較回路１２ｂ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＨとを比較した比較結果を出力し、比較回路１２ｂ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉと閾値ＶＨとを比較した比較結果を出力する。
比較回路１２ｃ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＬとを比較した比較結果を出力し、比較回路１２ｃ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉと閾値ＶＬとを比較した比較結果を出力する。
データ信号Ｄｉの電圧が−１から＋１まで変化するとした場合、データ信号Ｄｉの振幅の変化の中心は０Ｖであり、たとえば、閾値ＶＨは、＋２／３、閾値ＶＬは、−２／３などとする。
デマルチプレクサ１２ｄは、データ判定回路１２ａが出力する２ビットの比較結果をｎビットに逆多重化して出力データ信号Ｄｏとして出力する。また、デマルチプレクサ１２ｄは、比較回路１２ｂ１，１２ｂ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＨとして出力する。また、デマルチプレクサ１２ｄは、比較回路１２ｃ１，１２ｃ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＬとして出力する。ｎは、たとえば、デジタル回路で実現される位相検出回路１２ｅの処理能力（図示しない動作クロック信号の周波数によって決まる）に応じて設定される。
位相検出回路１２ｅは、デマルチプレクサ１２ｄが出力するｎビットの出力データ信号Ｄｏ、比較結果ＰＨ，ＰＬを受ける。そして、位相検出回路１２ｅは、出力データ信号Ｄｏ、比較結果ＰＨ，ＰＬに基づいて、データ信号Ｄｉとクロック信号ＣＫｄ１，ＣＫｄ２との位相差検出を行う。そして、位相検出回路１２ｅは、位相差検出の結果として位相差信号ＵＤを出力する。
位相検出回路１２ｅは、たとえば、ＭＭ（Mueller-Muller）型の位相検出回路である。ＭＭ型の位相検出回路では、連続する２シンボル分の比較結果ＰＨ，ＰＬと出力データ信号Ｄｏの値に基づいて、位相差信号ＵＤを出力する。
たとえば、データ信号Ｄｉが、連続する２シンボルで１，０と変化する場合についての位相差信号ＵＤの出力例を説明する。データ信号Ｄｉの振幅レベルが、最初のシンボルで閾値ＶＨよりも小さく、次のシンボルで閾値ＶＬよりも小さい場合、クロック信号ＣＫｄ１，ＣＫｄ２の位相が、データ信号Ｄｉのアイパターンのアイの中央の位相に対して遅れていることが検出される。この場合、クロック信号ＣＫｄ１，ＣＫｄ２の位相が遅れていることを示す位相差信号ＵＤが出力される。
一方、データ信号Ｄｉの振幅レベルが、最初のシンボルで閾値ＶＨよりも大きく、次のシンボルで閾値ＶＬよりも大きい場合、クロック信号ＣＫｄ１，ＣＫｄ２の位相が、データ信号Ｄｉのアイパターンのアイの中央の位相に対して進んでいることが検出される。この場合、クロック信号ＣＫｄ１，ＣＫｄ２の位相が進んでいることを示す位相差信号ＵＤが出力される。
フィルタ１２ｆは、位相差信号ＵＤをフィルタリングして、調整信号を生成する。なお、フィルタ１２ｆはデジタルフィルタに限定されず、位相差信号ＵＤに応じて電流値を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換してその電圧値を調整信号として出力するような回路であってもよい。
位相調整回路１２ｇ１は、クロック生成回路１２ｈが出力する４つの（３つでもよい）クロック信号のうち２つを受け、フィルタ１２ｆが出力する調整信号に基づいて位相が調整されたクロック信号ＣＫｄ１，ＣＫｄ２を出力する。
位相調整回路１２ｇ２は、クロック生成回路１２ｈが出力する２つの（１つでもよい）クロック信号を受け、フィルタ１２ｆが出力する調整信号と、オフセット値ＰＳｏｆｆとに基づいて位相が調整された１つのクロック信号ＣＫｅを出力する。
クロック生成回路１２ｈは、たとえば、同じ周波数の４つの（３つでもよい）クロック信号を生成して出力する。
比較回路１３は、データ信号Ｄｉと、オフセット値ＴＨｏｆｆに基づいて大きさが調整される閾値ＴＨとを、クロック信号ＣＫｅに同期したタイミングで比較した比較結果を出力する。
比較回路１３は、データ信号Ｄｉと、オフセット値ＴＨｏｆｆに基づいて大きさが調整される閾値ＴＨとを、クロック信号ＣＫｅに同期したタイミングで比較した比較結果を出力する。
デマルチプレクサ１４は、比較回路１３が出力する１ビットの比較結果をｎ／２ビットに逆多重化してデータ信号Ｅｏとして出力する。
アイモニタ回路１５は、データ信号Ｄｉの各シンボルに対してそれぞれ得られるデータ判定回路１２ａによる比較結果を間引いて、比較回路１３による比較結果が得られるシンボルにおける比較結果を選択する。そしてアイモニタ回路１５は、選択した比較結果と比較回路１３による比較結果とを比較することで、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆによるエラーの有無を判定し、エラーの発生回数であるエラー数ＥＲＲｃｎｔ［１：０］を出力する。なお、図１のアイモニタ回路１５は、所定回数のエラー判定が終了した場合に、その旨を示す信号ＥＣｆｉｎとして、１を出力する。
アイモニタ回路１５は、データ信号Ｄｉの各シンボルに対してそれぞれ得られるデータ判定回路１２ａによる比較結果を間引いて、比較回路１３による比較結果が得られるシンボルにおける比較結果を選択する。そしてアイモニタ回路１５は、選択した比較結果と比較回路１３による比較結果とを比較することで、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆによるエラーの有無を判定し、エラーの発生回数であるエラー数ＥＲＲｃｎｔ［１：０］を出力する。なお、図１のアイモニタ回路１５は、所定回数のエラー判定が終了した場合に、その旨を示す信号ＥＣｆｉｎとして、１を出力する。
アイモニタ回路１５は、２：１セレクタ１５ａ、エラー検出回路１５ｂ、セレクタ１５ｃ、エラーチェック数カウンタ１５ｄ、エラー数カウンタ１５ｅを有する。
２：１セレクタ１５ａは、出力データ信号Ｄｏと選択信号ＳＥＬとを受け、選択信号ＳＥＬに基づいて、ｎビットの出力データ信号Ｄｏのうち、奇数ビットまたは偶数ビットの何れかを選択してｎ／２ビットのデータ信号として出力する。つまり、２：１セレクタ１５ａは、データ判定回路１２ａによる比較結果を間引く機能を有する。データ判定回路１２ａが比較結果を出力する頻度はシンボルごとである。それに対し、比較回路１３が比較結果を出力する頻度は、２シンボルに１回となるため、同じシンボルでの比較が可能なように、このような間引き機能を有する２：１セレクタ１５ａが用いられる。
２：１セレクタ１５ａは、出力データ信号Ｄｏと選択信号ＳＥＬとを受け、選択信号ＳＥＬに基づいて、ｎビットの出力データ信号Ｄｏのうち、奇数ビットまたは偶数ビットの何れかを選択してｎ／２ビットのデータ信号として出力する。つまり、２：１セレクタ１５ａは、データ判定回路１２ａによる比較結果を間引く機能を有する。データ判定回路１２ａが比較結果を出力する頻度はシンボルごとである。それに対し、比較回路１３が比較結果を出力する頻度は、２シンボルに１回となるため、同じシンボルでの比較が可能なように、このような間引き機能を有する２：１セレクタ１５ａが用いられる。
エラー検出回路１５ｂは、デマルチプレクサ１４が出力するｎ／２ビットのデータ信号Ｅｏと２：１セレクタ１５ａが出力するｎ／２ビットのデータ信号とを受ける。そして、エラー検出回路１５ｂは、データ信号Ｄｉの同じシンボルにおけるデータ判定回路１２ａによる比較結果と比較回路１３による比較結果とを比較して、一致しているか否かを判定する。つまり、エラー検出回路１５ｂは、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆを用いることで、データ信号Ｅｏと出力データ信号Ｄｏとの不一致が生じるか（エラーが発生するか）否かのエラー判定を行う。また、エラー検出回路１５ｂは、エラー判定を行うたびにエラー判定を行った旨を示す信号を出力するとともに、エラーが生じている場合には、エラーが発生したことを示す信号を出力する。
なお、エラー検出回路１５ｂは、スタート信号ＳＴを受け、スタート信号ＳＴが０から１になると、２：１セレクタ１５ａが出力するデータ信号とデータ信号Ｅｏとの位相の同期（ロック）の検出を行い、ロックの検出後に、エラー判定を開始する。
セレクタ１５ｃは、エラー検出回路１５ｂが出力するエラーが発生したことを示す信号を受け、あるシンボルにおいてエラーが発生したことを示す信号を、そのシンボルよりも前のシンボルにおけるデータ判定回路１２ａによる比較結果の値ごとに分けて、別々に出力する。この理由については後述する。図１では、データ判定回路１２ａをＤＦＥとして、ＤＦＥのタップ数が１である場合に対応したセレクタ１５ｃの例が示されている。この場合、セレクタ１５ｃは、１ビット（１シンボル）前の出力データ信号Ｄｏの値が０か１かにより、別々にエラーが発生したことを示す信号を出力する１：２セレクタである。
なお、ＤＦＥのタップ数がｎ（ｎ≧２）である場合（２シンボル以上前のシンボルによるＩＳＩの影響も考慮する場合）、セレクタ１５ｃは、１：２nセレクタとなる。
エラーチェック数カウンタ１５ｄは、エラー検出回路１５ｂが出力するエラー判定を行った旨を示す信号を受けて、エラー判定を行った回数（エラーチェック数）をカウントする。さらにエラーチェック数カウンタ１５ｄは、カウント値が、所定の値に達した場合に、信号ＥＣｆｉｎとして１を出力する。
エラーチェック数カウンタ１５ｄは、エラー検出回路１５ｂが出力するエラー判定を行った旨を示す信号を受けて、エラー判定を行った回数（エラーチェック数）をカウントする。さらにエラーチェック数カウンタ１５ｄは、カウント値が、所定の値に達した場合に、信号ＥＣｆｉｎとして１を出力する。
エラー数カウンタ１５ｅは、セレクタ１５ｃが出力するエラーが発生したことを示す信号を受け、１ビット前の出力データ信号Ｄｏの値が０か１かにより別々に、エラーの発生回数をカウントする。そして、エラー数カウンタ１５ｅは、カウントした結果をエラー数ＥＲＲｃｎｔ［１：０］として出力する。
なお、データ判定回路１２ａがｎ（ｎ≧２）タップのＤＦＥである場合、エラー数カウンタ１５ｅはｎ2種類のエラー数を出力する。
なお、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆ、選択信号ＳＥＬ、スタート信号ＳＴは、たとえば、受信回路１０の外部または内部の、図示しない制御装置から供給される。オフセット値ＰＳｏｆｆ，ＴＨｏｆｆは、たとえば、デジタルコードなどである。
なお、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆ、選択信号ＳＥＬ、スタート信号ＳＴは、たとえば、受信回路１０の外部または内部の、図示しない制御装置から供給される。オフセット値ＰＳｏｆｆ，ＴＨｏｆｆは、たとえば、デジタルコードなどである。
図１には、データ信号Ｄｉの連続する２つのシンボルｍ，ｍ＋１と、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆの調整例が示されている。横軸は時間を表し、縦軸は電圧を表す。波形１６は、データ信号Ｄｉの全遷移を重ね合わせたものである。タイミングｔ１，ｔ４，ｔ６は、クロック信号ＣＫｅに同期したタイミングを示し、タイミングｔ２，ｔ５はクロック信号ＣＫｄ１に同期したタイミングを示し、タイミングｔ３，ｔ７はクロック信号ＣＫｄ２に同期したタイミングを示す。
たとえば、タイミングｔ１において、オフセット値ＴＨｏｆｆがΔＴＨｏｆｆだけ増加されると、比較回路１３における閾値ＴＨが、閾値ＴＨ１から閾値ＴＨ２だけ増加する。
また、タイミングｔ４において、オフセット値ＴＨｏｆｆが最大値まで到達すると（図１の例では、閾値ＴＨが閾値ＶＨに到達するオフセット値ＴＨｏｆｆの値）、オフセット値ＰＳｏｆｆがΔＰＳｏｆｆだけ増加される。そして、オフセット値ＴＨｏｆｆは最小値（図１の例では、閾値ＴＨが閾値ＶＬになるオフセット値ＴＨｏｆｆの値）に設定される。
また、タイミングｔ４において、オフセット値ＴＨｏｆｆが最大値まで到達すると（図１の例では、閾値ＴＨが閾値ＶＨに到達するオフセット値ＴＨｏｆｆの値）、オフセット値ＰＳｏｆｆがΔＰＳｏｆｆだけ増加される。そして、オフセット値ＴＨｏｆｆは最小値（図１の例では、閾値ＴＨが閾値ＶＬになるオフセット値ＴＨｏｆｆの値）に設定される。
なお、オフセット値ＴＨｏｆｆ，ＰＳｏｆｆの調整方法は、上記の方法に限定されない。たとえば、エラー数ＥＲＲｃｎｔに基づいて得られるＢＥＲが所定の値より大きくなったら、図示しない制御装置がオフセット値ＴＨｏｆｆ，ＰＳｏｆｆの増加を停止して、最小値に戻すようにしてもよい。
（データ判定回路（ＤＦＥ）１２ａの例）
図２は、データ判定回路（ＤＦＥ）の一例を示す図である。図２では、データ判定回路１２ａの一例として、ハーフレート動作に対応した、ダイレクト帰還型の１タップＤＦＥが示されている。
図２は、データ判定回路（ＤＦＥ）の一例を示す図である。図２では、データ判定回路１２ａの一例として、ハーフレート動作に対応した、ダイレクト帰還型の１タップＤＦＥが示されている。
データ判定回路１２ａは、加算回路１２ａ１，１２ａ２、比較回路１２ａ３，１２ａ４、レジスタ１２ａ５，１２ａ６、アンプ１２ａ７，１２ａ８を有する。
加算回路１２ａ１は、データ信号Ｄｉからアンプ１２ａ８が出力する補正値（プラスまたはマイナスの値）を差し引く。加算回路１２ａ２は、データ信号Ｄｉからアンプ１２ａ７が出力する補正値（プラスまたはマイナスの値）を差し引く。
加算回路１２ａ１は、データ信号Ｄｉからアンプ１２ａ８が出力する補正値（プラスまたはマイナスの値）を差し引く。加算回路１２ａ２は、データ信号Ｄｉからアンプ１２ａ７が出力する補正値（プラスまたはマイナスの値）を差し引く。
比較回路１２ａ３は、クロック信号ＣＫｄ１に同期したタイミングで、加算回路１２ａ１の出力信号と閾値ＶＭ（たとえば、０Ｖ）とを比較した比較結果（０または１）を出力する。比較回路１２ａ４は、クロック信号ＣＫｄ２に同期したタイミングで、加算回路１２ａ２の出力信号と閾値ＶＭとを比較した比較結果（０または１）を出力する。
レジスタ１２ａ５は、クロック信号ＣＫｄ２に同期したタイミングで、比較回路１２ａ３が出力する値を取り込み、出力信号ＯＵＴ［０］として出力する。レジスタ１２ａ６は、クロック信号ＣＫｄ１に同期したタイミングで、比較回路１２ａ４が出力する値を取り込み、出力信号ＯＵＴ［１］として出力する。
アンプ１２ａ７は、出力信号ＯＵＴ［０］に所定の等化係数（アンプ１２ａ７のゲインに相当する）を乗じた補正値を出力する。アンプ１２ａ８は、出力信号ＯＵＴ［１］に上記等化係数（アンプ１２ａ８のゲインに相当する）を乗じた補正値を出力する。等化係数は、１ビット前の値によるＩＳＩ（Inter-Symbol Interference）の影響に応じた値である。なお、出力信号ＯＵＴ[０]，ＯＵＴ［１］が０の場合には、補正値はマイナスの値となり、出力信号ＯＵＴ［０］，ＯＵＴ［１］が１の場合には、補正値はプラスの値となる。
このようなデータ判定回路１２ａでは、出力信号ＯＵＴ［０］と出力信号ＯＵＴ［１］が交互に出力される。また、データ判定回路１２ａは、１ビット前の値（出力信号ＯＵＴ［０］または出力信号ＯＵＴ［１］）に応じて発生する信号の劣化分を、上記補正値としてデータ信号Ｄｉから差し引くことで、信号の劣化を補正する。
ただ、ダイレクト帰還型のＤＦＥの帰還ループには、加算回路１２ａ１，１２ａ２など遅延時間が大きい回路が含まれる。
そのため、図２に示すようなデータ判定回路１２ａの代わりに、以下に示すようなデータ判定回路を用いてもよい。
そのため、図２に示すようなデータ判定回路１２ａの代わりに、以下に示すようなデータ判定回路を用いてもよい。
図３は、データ判定回路の他の例を示す図である。
データ判定回路１２ｉは、ハーフレート動作に対応した、１タップ投機型（Speculative型）ＤＦＥである。
データ判定回路１２ｉは、ハーフレート動作に対応した、１タップ投機型（Speculative型）ＤＦＥである。
データ判定回路１２ｉは、比較回路１２ｉ１，１２ｉ２，１２ｉ３，１２ｉ４、セレクタ１２ｉ５，１２ｉ６、レジスタ１２ｉ７，１２ｉ８を有する。
比較回路１２ｉ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ＋（たとえば、０Ｖに上記補正値を加えた値）とを比較した比較結果（０または１）を出力する。比較回路１２ｉ２は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ−（たとえば、０Ｖから上記補正値を引いた値）とを比較した比較結果（０または１）を出力する。
比較回路１２ｉ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ＋（たとえば、０Ｖに上記補正値を加えた値）とを比較した比較結果（０または１）を出力する。比較回路１２ｉ２は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ−（たとえば、０Ｖから上記補正値を引いた値）とを比較した比較結果（０または１）を出力する。
比較回路１２ｉ３は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ＋とを比較した比較結果（０または１）を出力する。比較回路１２ｉ４は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉと閾値ＶＭ−とを比較した比較結果（０または１）を出力する。
セレクタ１２ｉ５は、レジスタ１２ｉ８の出力信号ＯＵＴ［１］が１の場合には、比較回路１２ｉ１における比較結果を選択して出力し、出力信号ＯＵＴ［１］が０の場合には、比較回路１２ｉ２における比較結果を選択して出力する。
セレクタ１２ｉ６は、レジスタ１２ｉ７の出力信号ＯＵＴ［０］が１の場合には、比較回路１２ｉ３における比較結果を選択して出力し、出力信号ＯＵＴ［０］が０の場合には、比較回路１２ｉ４における比較結果を選択して出力する。
レジスタ１２ｉ７は、クロック信号ＣＫｄ２に同期したタイミングで、セレクタ１２ｉ５が出力する値を取り込み、出力信号ＯＵＴ［０］として出力する。レジスタ１２ｉ８は、クロック信号ＣＫｄ１に同期したタイミングで、セレクタ１２ｉ６が出力する値を取り込み、出力信号ＯＵＴ［１］として出力する。
このようなデータ判定回路１２ｉでは、予めＩＳＩの影響を考慮した補正値が与えられた閾値ＶＭ＋，ＶＭ−と、データ信号Ｄｉとの比較を行う比較回路１２ｉ１〜１２ｉ４での比較結果の何れかが、１ビット前の値に応じて選択され出力される。これによって、信号の劣化が補償される。データ判定回路１２ｉではセレクタ１２ｉ５，１２ｉ６など比較的遅延時間が短い回路を用いられるため、帰還ループの遅延時間はダイレクト帰還型のＤＦＥと比較して短くなる。
（受信回路１０を用いたアイモニタ例）
以下、図１に示した受信回路１０を用いたアイモニタの一例を説明する。
図４は、アイモニタを実行するアイモニタシステムの一例を示す図である。
以下、図１に示した受信回路１０を用いたアイモニタの一例を説明する。
図４は、アイモニタを実行するアイモニタシステムの一例を示す図である。
アイモニタシステムは、受信回路１０、制御装置２０、表示装置２０ａを有する。
制御装置２０は、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆ、選択信号ＳＥＬ、スタート信号ＳＴを受信回路１０に供給し、データ信号Ｅｏ、信号ＥＣｆｉｎ、エラー数ＥＲＲｃｎｔ［１：０］を受信回路１０から受ける。そして、制御装置２０は、図示しないメモリに記憶されているソフトウェアを実行し、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆを変化させていったときの信号ＥＣｆｉｎ、エラー数ＥＲＲｃｎｔ［１：０］に基づいて、表示装置２０ａにアイ波形を表示させる。
制御装置２０は、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆ、選択信号ＳＥＬ、スタート信号ＳＴを受信回路１０に供給し、データ信号Ｅｏ、信号ＥＣｆｉｎ、エラー数ＥＲＲｃｎｔ［１：０］を受信回路１０から受ける。そして、制御装置２０は、図示しないメモリに記憶されているソフトウェアを実行し、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆを変化させていったときの信号ＥＣｆｉｎ、エラー数ＥＲＲｃｎｔ［１：０］に基づいて、表示装置２０ａにアイ波形を表示させる。
制御装置２０は、たとえば、コンピュータ（パーソナルコンピュータなど）であってもよいし、受信回路１０と同じ基板上に設けられたプロセッサなどであってもよい。
図５は、制御装置によって制御される受信回路のアイモニタ動作の一例の流れを示すフローチャートである。
図５は、制御装置によって制御される受信回路のアイモニタ動作の一例の流れを示すフローチャートである。
アイモニタ動作は、たとえば、受信回路１０のプロトタイプが製作されたときの動作検証時、受信回路１０の出荷試験時、または、受信回路１０を含む送受信システムにおける動作検証時などに行われる。
まず、制御装置２０による制御のもと、比較回路１３にオフセット値ＴＨｏｆｆが設定される。また、位相調整回路１２ｇ２にオフセット値ＰＳｏｆｆが設定される（ステップＳ１）。また、２：１セレクタ１５ａの選択信号ＳＥＬが設定され（ステップＳ２）、エラー検出回路１５ｂに対するスタート信号ＳＴが１に設定される（ステップＳ３）。
スタート信号ＳＴが１に設定されると、エラー検出回路１５ｂは、２：１セレクタ１５ａが出力するデータ信号とデータ信号Ｅｏとの位相の同期（ロック）の検出を行い（ステップＳ４）、ロックの検出後に、エラー判定を開始する（ステップＳ５）。また、ステップＳ５の処理では、エラーチェック数カウンタ１５ｄは、エラー検出回路１５ｂが出力するエラー判定を行った旨を示す信号を受けて、エラー判定を行った回数（エラーチェック数）のカウントを開始する。また、エラー数カウンタ１５ｅは、セレクタ１５ｃが出力するエラーが発生したことを示す信号を受け、１ビット前の出力データ信号Ｄｏの値が０か１かにより別々に、エラーの発生回数をカウントする。
エラーチェック数カウンタ１５ｄは、エラーチェック数（カウント値）が所定の値Ｎｔｈに達したか否かを判定し（ステップＳ６）、エラーチェック数が値Ｎｔｈに達していない場合には、ステップＳ６の処理を繰り返す。エラーチェック数カウンタ１５ｄは、エラーチェック数が、値Ｎｔｈに達した場合に、信号ＥＣｆｉｎとして１を出力する（ステップＳ７）。
信号ＥＣｆｉｎが１になると、制御装置２０による制御のもと、スタート信号ＳＴが０に設定される（ステップＳ８）。これにより、エラー検出回路１５ｂは、エラー判定を停止する。
その後、オフセット値ＴＨｏｆｆ，ＰＳｏｆｆがともに最大値でなければ（ステップＳ９：ＮＯ）、オフセット値ＴＨｏｆｆまたはオフセット値ＰＳｏｆｆがインクリメントされ（ステップＳ１０）、ステップＳ１からの処理が繰り返される。
オフセット値ＴＨｏｆｆ，ＰＳｏｆｆがともに最大値の場合には（ステップＳ９：ＹＥＳ）、受信回路１０のアイモニタ動作が終了する。
制御装置２０は、たとえば、オフセット値ＴＨｏｆｆ，ＰＳｏｆｆの値の各組み合わせにおいて、信号ＥＣｆｉｎが１になったときのエラー数ＥＲＲｃｎｔ［１：０］に基づいて、表示装置２０ａにアイ波形を表示させる。
制御装置２０は、たとえば、オフセット値ＴＨｏｆｆ，ＰＳｏｆｆの値の各組み合わせにおいて、信号ＥＣｆｉｎが１になったときのエラー数ＥＲＲｃｎｔ［１：０］に基づいて、表示装置２０ａにアイ波形を表示させる。
たとえば、データ信号Ｄｉのあるシンボルにおいて、データ判定回路１２ａが出力する判定結果が１のとき、オフセット値ＴＨｏｆｆが大きくなると閾値ＴＨが大きくなり、データ信号Ｄｉの振幅レベルを超える場合がある。その場合、比較回路１３が出力する判定結果が０に反転する。これによりエラー検出回路１５ｂにおいて、エラーが検出される。
オフセット値ＴＨｏｆｆが大きくなると、このようなエラーが多く検出されるようになる。また、オフセット値ＴＨｏｆｆが小さくなると、閾値ＴＨがデータ信号Ｄｉの値が０のときの振幅レベルを下回る場合が多くなり、エラーが多く検出されるようになる。このため、制御装置２０は、エラー数ＥＲＲｃｎｔ［１：０］の増加からデータ信号Ｄｉの振幅レベル、つまり、アイ波形のアイの高さを見積もることができる。
オフセット値ＰＳｏｆｆが大きくなっても（またはマイナス方向に大きくなっても）同様にエラー数ＥＲＲｃｎｔ［１：０］が増加する。たとえば、オフセット値ＰＳｏｆｆが大きくなり、サンプリングタイミングが、アイの境界を越えてしまうと、エラー数ＥＲＲｃｎｔが増加する。これによりアイ波形のアイの幅を見積もることができる。
また、制御装置２０は、図２または図３に示したようなデータ判定回路１２ａ，１２ｉにおいて用いられる補正値に基づいてアイ波形を補正し、データ判定回路１２ａ，１２ｉによる等化処理後のアイ波形を再現することができる。
図６は、アイ波形の補正例を示す図である。図６において、横軸は時間を表し、縦軸は電圧を表す。
アイ波形２５は、１ビット前の出力データ信号Ｄｏの値が１のときのエラーの発生回数に基づいて得られる。アイ波形２６は、１ビット前の出力データ信号Ｄｏの値が０のときのエラーの発生回数に基づいて得られる。
アイ波形２５は、１ビット前の出力データ信号Ｄｏの値が１のときのエラーの発生回数に基づいて得られる。アイ波形２６は、１ビット前の出力データ信号Ｄｏの値が０のときのエラーの発生回数に基づいて得られる。
制御装置２０は、アイ波形２５に対して、データ判定回路１２ａ，１２ｉで用いられる補正値Ｃ１を差し引くことで、アイ波形２５ａを得る。また、制御装置２０は、アイ波形２６に対して、データ判定回路１２ａ，１２ｉで用いられる補正値Ｃ１を加えることで、アイ波形２６ａを得る。なお、制御装置２０は、予め補正値Ｃ１を保持している。
そして、制御装置２０は、アイ波形２５ａ，２６ａを、表示装置２０ａに重ねて表示させることで、等価的に、データ判定回路１２ａ，１２ｉによる等化処理後のアイ波形を、たとえばユーザに提示することができる。
以上のような第１の実施の形態の受信回路１０を用いることで、上記のようなアイモニタ機能を実現できるとともに、データ判定回路１２ａと同様の回路を設ける代わりに、１つの比較回路１３を設ければよいため、消費電力を抑えられる。
なお、たとえば、比較回路１３の代わりにデータ判定回路１２ａと同じ回路を用いた場合、以下に示すような受信回路が得られる。
（比較例の受信回路）
図７は、比較例の受信回路を示す図である。図７において、図１に示した要素と同じ要素については同一符号が付されている。
（比較例の受信回路）
図７は、比較例の受信回路を示す図である。図７において、図１に示した要素と同じ要素については同一符号が付されている。
受信回路３０では、図１に示した比較回路１３の代わりに、ＤＦＥ３２が設けられている。ＤＦＥ３２は、図２に示したようなデータ判定回路１２ａまたは図３に示したようなデータ判定回路１２ｉと同様の回路である。受信回路３０では、ＤＦＥ３２がデータ信号Ｄｉと比較する閾値がオフセット値ＴＨｏｆｆにより調整される。ＤＦＥ３２は、ハーフレート動作するため、位相が１８０°異なる２相のクロック信号ＣＫｅ１，ＣＫｅ２に同期したタイミングで、データ信号Ｄｉと閾値との比較結果を出力する。
このため、クロック生成回路３１ｂは、４つのクロック信号を出力し、位相調整回路３１ｃは、そのうち２つのクロック信号の位相を調整して、クロック信号ＣＫｅ１，ＣＫｅ２を出力する。
ＤＦＥ３２が出力する２ビットの比較結果は、ＣＤＲ回路３１のデマルチプレクサ３１ａでｎビットに逆多重化され、データ信号Ｅｏとして出力される。また、データ信号Ｅｏは、アイモニタ回路３３のエラー検出回路３３ａに供給される。
エラー検出回路３３ａは、データ信号Ｅｏと出力データ信号Ｄｏに基づいてエラー判定を行い、エラー数カウンタ３３ｃは、エラー数をカウントして、エラー数ＥＲＲｃｎｔとして出力する。また、エラーチェック数カウンタ３３ｂは、エラー判定回数が所定の値に達すると、信号ＥＣｆｉｎとして１を出力する。
図１に示した受信回路１０では、上記のような複数の比較回路を含むＤＦＥ３２の代わりに、１つの比較回路１３を用いてアイモニタ機能を実現するため、消費電力を抑制することができる。また、受信回路３０では、各シンボルにおいてエラー判定が行われるため、２つのクロック信号ＣＫｅ１，ＣＫｅ２が用いられる。これに対して、受信回路１０では、２シンボルに１回、エラー判定が行われるため、１つのクロック信号ＣＫｅでアイモニタ機能が実現でき、消費電力を抑制できる。
なお、上記の例では、ハーフレート動作を行う受信回路１０を説明したが、これに限定されない。たとえば、受信回路１０を、クォーターレート動作を行う受信回路に拡張する場合には、適宜回路数が増加される。たとえば、データ判定回路１２ａは４相のクロック信号に同期したタイミングで４ビットの比較結果を出力する回路となる。その場合、比較回路１３の代わりに、たとえば、２相のクロック信号に同期したタイミングで閾値ＴＨとデータ信号Ｄｉとを比較する２つの比較回路が設けられていてもよい。なお、その場合、エラー検出回路１５ｂに供給される、２つの比較回路による比較結果と、データ判定回路１２ａによる比較結果とが、同じシンボルについてのものになるように、２：１セレクタ１５ａで選択が行われる。
（第２の実施の形態）
図１の例では、エラー検出回路１５ｂは、出力データ信号Ｄｏを正しいものとしてエラー判定を行うが、出力データ信号Ｄｏに基づいて得られる期待値と、データ信号Ｅｏとを比較してエラー判定を行うようにしてもよい。
図１の例では、エラー検出回路１５ｂは、出力データ信号Ｄｏを正しいものとしてエラー判定を行うが、出力データ信号Ｄｏに基づいて得られる期待値と、データ信号Ｅｏとを比較してエラー判定を行うようにしてもよい。
図８は、第２の実施の形態の受信回路の一例を示す図である。図８において、図１に示した要素と同じ要素については同一符号が付されている。
第２の実施の形態の受信回路４０において、アイモニタ回路４１は、期待値生成回路４１ａを含んでいる。
第２の実施の形態の受信回路４０において、アイモニタ回路４１は、期待値生成回路４１ａを含んでいる。
期待値生成回路４１ａは、データ判定回路１２ａが出力する比較結果の期待値を出力する。期待値は、０と１を繰り返す０１０１などのデータパターンの値や、たとえば、ＰＲＢＳ（Pseudo-random bit sequence）などの予測可能なデータパターンの値である。期待値としてそのようなデータパターンの値を用いる場合、アイモニタ機能が実行される際に、受信回路４０にはそのテストパターンがデータ信号Ｄｒとして供給される。期待値生成回路４１ａは、一度、上記のようなデータパターンをシードとして受けると（たとえば、初期動作時）、その後は、そのデータパターンに従って期待値を推定する。これにより、出力データ信号Ｄｏにエラーが生じていても、正しい値を出力し続けることができる。
２：１セレクタ１５ａやエラー検出回路１５ｂでは、出力データ信号Ｄｏの代わりに期待値が用いられ、第１の実施の形態の受信回路１０と同様の動作が行われる。
受信回路４０のその他の動作も、図１に示した受信回路１０と同様であり、受信回路４０でも受信回路１０と同様の効果が得られる。
受信回路４０のその他の動作も、図１に示した受信回路１０と同様であり、受信回路４０でも受信回路１０と同様の効果が得られる。
（第３の実施の形態）
図９は、第３の実施の形態の受信回路の一例を示す図である。
図９では、１シンボル当たり４値をもつＰＡＭ４（Pulse Amplitude Modulation 4）のデータ信号Ｄｒａを受信し、ハーフレート動作を行う受信回路５０の例が示されている。
図９は、第３の実施の形態の受信回路の一例を示す図である。
図９では、１シンボル当たり４値をもつＰＡＭ４（Pulse Amplitude Modulation 4）のデータ信号Ｄｒａを受信し、ハーフレート動作を行う受信回路５０の例が示されている。
受信回路５０は、等化回路５１、ＣＤＲ回路５２、比較回路５３、デマルチプレクサ（図９ではＤＭＸと表記されている）５４、アイモニタ回路５５を有する。
等化回路５１は、ＰＡＭ４のデータ信号Ｄｒａを受信し、データ信号Ｄｒａに対して等化処理を行い、データ信号Ｄｉａを出力する。等化回路５１として、たとえば、ＣＴＬＥを用いることができる。なお、等化回路５１の代わりにアンプを用いてもよい。その場合、アンプは、データ信号Ｄｒａを増幅することでデータ信号Ｄｉａを出力する。
等化回路５１は、ＰＡＭ４のデータ信号Ｄｒａを受信し、データ信号Ｄｒａに対して等化処理を行い、データ信号Ｄｉａを出力する。等化回路５１として、たとえば、ＣＴＬＥを用いることができる。なお、等化回路５１の代わりにアンプを用いてもよい。その場合、アンプは、データ信号Ｄｒａを増幅することでデータ信号Ｄｉａを出力する。
ＰＡＭ４では、３つの閾値で区切られた４つの電位レベルのそれぞれに２ビット値が対応付けられる。
図１０は、ＰＡＭ４のデータ信号における２ビット値の割り当て例を示す図である。横軸は時間を表し、縦軸は電圧を表す。波形５６は、データ信号Ｄｉａの全遷移を重ね合わせたものである。
図１０は、ＰＡＭ４のデータ信号における２ビット値の割り当て例を示す図である。横軸は時間を表し、縦軸は電圧を表す。波形５６は、データ信号Ｄｉａの全遷移を重ね合わせたものである。
図１０に示すように、閾値Ｖ１，Ｖ２，Ｖ３で区切られた４つの電位レベルのそれぞれに２ビット値が対応付けられている。図１０の例では、４つの電位レベルのうち、一番低い電位レベルには、“００”、次に低い電位レベルには、“０１”、２番目に高い電位レベルには、“１０”、一番高い電位レベルには、“１１”が割り当てられている。なお、２ビット値の割り当ては、上記に限定されるものではない。電位レベルの低い順に“００”，“０１”，“１１”，“１０”などと、グレイコードを用いて２ビット値が割り当てられていてもよい。
以下では、各２ビット値を、電位レベルの低い順に、１０進数で、０、１、２、３と呼ぶ。
閾値Ｖ１，Ｖ２，Ｖ３のうち中心の閾値Ｖ２は、データ信号Ｄｉａの振幅の変化の中心であり、たとえば、０Ｖである。また、データ信号Ｄｉａの電圧が−１から＋１まで変化するとした場合、閾値Ｖ３は、＋２／３、閾値Ｖ１は、−２／３などとする。つまり、閾値Ｖ１と閾値Ｖ２との差分（電圧差）と、閾値Ｖ２と閾値Ｖ３との差分は等しい。
閾値Ｖ１，Ｖ２，Ｖ３のうち中心の閾値Ｖ２は、データ信号Ｄｉａの振幅の変化の中心であり、たとえば、０Ｖである。また、データ信号Ｄｉａの電圧が−１から＋１まで変化するとした場合、閾値Ｖ３は、＋２／３、閾値Ｖ１は、−２／３などとする。つまり、閾値Ｖ１と閾値Ｖ２との差分（電圧差）と、閾値Ｖ２と閾値Ｖ３との差分は等しい。
ＣＤＲ回路５２は、ＰＡＭ４用のデータ判定回路５２ａ、比較回路５２ｂ１，５２ｂ２，５２ｃ１，５２ｃ２，５２ｄ１，５２ｄ２，５２ｅ１，５２ｅ２を有する。さらにＣＤＲ回路５２は、デマルチプレクサ５２ｆ、位相検出回路５２ｇ、フィルタ５２ｈ、位相調整回路５２ｉ１，５２ｉ２、クロック生成回路５２ｊを有する。
データ判定回路５２ａは、たとえば、データ信号Ｄｉａと上記３つの閾値Ｖ１〜Ｖ３とを比較する複数の比較回路を含み、閾値Ｖ１〜Ｖ３のそれぞれとデータ信号Ｄｉａとの比較結果（データ判定結果）を出力する。データ判定回路５２ａは、ハーフレート動作を行うため、クロック信号ＣＫｄ１，ＣＫｄ２に同期したタイミングで比較処理を行い、３×２＝６ビット（１シンボル当たり３ビット）の比較結果を出力する。
なお、データ判定回路５２ａは、前述したダイレクト帰還型のＤＦＥ、または、投機型のＤＦＥの機能を有していてもよい。
比較回路５２ｂ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＨとを比較した比較結果を出力する。比較回路５２ｂ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＨとを比較した比較結果を出力する。
比較回路５２ｂ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＨとを比較した比較結果を出力する。比較回路５２ｂ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＨとを比較した比較結果を出力する。
比較回路５２ｃ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＬとを比較した比較結果を出力する。比較回路５２ｃ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉａと閾値ＶＨＬとを比較した比較結果を出力する。
比較回路５２ｄ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉａと閾値ＶＬＨとを比較した比較結果を出力する。比較回路５２ｄ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉａと閾値ＶＬＨとを比較した比較結果を出力する。
比較回路５２ｅ１は、クロック信号ＣＫｄ１に同期したタイミングで、データ信号Ｄｉａと閾値ＶＬＬとを比較した比較結果を出力する。比較回路５２ｅ２は、クロック信号ＣＫｄ２に同期したタイミングで、データ信号Ｄｉａと閾値ＶＬＬとを比較した比較結果を出力する。
データ信号Ｄｉａの電圧が−１から＋１まで変化するとした場合、たとえば、閾値ＶＨＨは、＋１、閾値ＶＨＬは、＋３／９、閾値ＶＬＨは、−３／９、閾値ＶＬＬは、−１などとする。
デマルチプレクサ５２ｆは、データ判定回路５２ａが出力する６ビットの比較結果を３ｎビットに逆多重化して出力データ信号Ｄｏａとして出力する。また、デマルチプレクサ５２ｆは、比較回路５２ｂ１，５２ｂ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＨＨとして出力する。さらに、デマルチプレクサ５２ｆは、比較回路５２ｃ１，５２ｃ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＨＬとして出力する。また、デマルチプレクサ５２ｆは、比較回路５２ｄ１，５２ｄ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＬＨとして出力する。さらに、デマルチプレクサ５２ｆは、比較回路５２ｅ１，５２ｅ２が、それぞれ１ビットずつ出力する計２ビットの比較結果をｎビットに逆多重化して、比較結果ＰＬＬとして出力する。ｎは、たとえば、デジタル回路で実現される位相検出回路５２ｇの処理能力（図示しない動作クロック信号の周波数によって決まる）に応じて設定される。
位相検出回路５２ｇは、デマルチプレクサ５２ｆが出力する３ｎビットの出力データ信号Ｄｏａ、比較結果ＰＨＨ，ＰＨＬ，ＰＬＨ，ＰＬＬを受ける。そして、位相検出回路５２ｇは、出力データ信号Ｄｏａ、比較結果ＰＨＨ，ＰＨＬ，ＰＬＨ，ＰＬＬに基づいて、データ信号Ｄｉａとクロック信号ＣＫｄ１，ＣＫｄ２との位相差検出を行う。そして、位相検出回路５２ｇは、位相差検出の結果として位相差信号ＵＤを出力する。
第１の実施の形態の受信回路１０の位相検出回路１２ｅと同様に、位相検出回路５２ｇも、たとえば、ＭＭ型の位相検出回路で実現できる。ＰＡＭ４のデータ信号Ｄｉａを扱うＭＭ型の位相検出回路は、連続する２シンボル分の比較結果ＰＨＨ，ＰＨＬ，ＰＬＨ，ＰＬＬと出力データ信号Ｄｏａの値に基づいて、位相差信号ＵＤを出力する。
フィルタ５２ｈは、位相差信号ＵＤをフィルタリングして、調整信号を生成する。なお、フィルタ５２ｈはデジタルフィルタに限定されず、位相差信号ＵＤに応じて電流値を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換してその電圧値を調整信号として出力するような回路であってもよい。
位相調整回路５２ｉ１は、クロック生成回路５２ｊが出力する４つの（３つでもよい）クロック信号のうち２つを受け、フィルタ５２ｈが出力する調整信号に基づいて位相が調整されたクロック信号ＣＫｄ１，ＣＫｄ２を出力する。
位相調整回路５２ｉ２は、クロック生成回路５２ｊが出力する２つの（１つでもよい）クロック信号を受け、フィルタ５２ｈが出力する調整信号と、オフセット値ＰＳｏｆｆとに基づいて位相が調整された１つのクロック信号ＣＫｅを出力する。オフセット値ＰＳｏｆｆは、たとえば、図示しない制御装置から供給される。
クロック生成回路５２ｊは、たとえば、同じ周波数の４つの（３つでもよい）クロック信号を生成して出力する。
比較回路５３は、データ信号Ｄｉａと、オフセット値ＴＨｏｆｆに基づいて大きさが調整される閾値ＴＨとを、クロック信号ＣＫｅに同期したタイミングで比較した比較結果を出力する。オフセット値ＴＨｏｆｆは、たとえば、図示しない制御装置から供給される。
比較回路５３は、データ信号Ｄｉａと、オフセット値ＴＨｏｆｆに基づいて大きさが調整される閾値ＴＨとを、クロック信号ＣＫｅに同期したタイミングで比較した比較結果を出力する。オフセット値ＴＨｏｆｆは、たとえば、図示しない制御装置から供給される。
デマルチプレクサ５４は、比較回路５３が出力する１ビットの比較結果をｎ／２ビットに逆多重化してデータ信号Ｅｏａとして出力する。
アイモニタ回路５５は、データ信号Ｄｉａの各シンボルに対してそれぞれ得られるデータ判定回路５２ａによる比較結果を間引いて、比較回路５３による比較結果が得られるシンボルにおける比較結果を選択する。そしてアイモニタ回路５５は、選択した比較結果と比較回路５３による比較結果とを比較することで、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆによるエラーの有無を判定し、エラーの発生回数であるエラー数ＥＲＲｃｎｔ［３：０］を出力する。また、アイモニタ回路５５は、所定回数のエラー判定が終了した場合に、その旨を示す信号ＥＣｆｉｎとして、１を出力する。
アイモニタ回路５５は、データ信号Ｄｉａの各シンボルに対してそれぞれ得られるデータ判定回路５２ａによる比較結果を間引いて、比較回路５３による比較結果が得られるシンボルにおける比較結果を選択する。そしてアイモニタ回路５５は、選択した比較結果と比較回路５３による比較結果とを比較することで、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆによるエラーの有無を判定し、エラーの発生回数であるエラー数ＥＲＲｃｎｔ［３：０］を出力する。また、アイモニタ回路５５は、所定回数のエラー判定が終了した場合に、その旨を示す信号ＥＣｆｉｎとして、１を出力する。
アイモニタ回路５５は、６：１セレクタ５５ａ、エラー検出回路５５ｂ、セレクタ５５ｃ、エラーチェック数カウンタ５５ｄ、エラー数カウンタ５５ｅを有する。
６：１セレクタ５５ａは、出力データ信号Ｄｏａと選択信号ＳＥＬとを受ける。６：１セレクタ５５ａは、選択信号ＳＥＬに基づいて、データ信号Ｄｉａの奇数または偶数シンボルの一方に対してデータ判定回路５２ａが出力する１シンボル当たり３ビットの比較結果のうち１ビットを、出力データ信号Ｄｏａから選択する。これによって、６：１セレクタ５５ａから、ｎ／２ビットのデータ信号が出力される。つまり、６：１セレクタ５５ａは、データ判定回路５２ａによる比較結果を間引く機能を有する。データ判定回路５２ａが比較結果を出力する頻度はシンボルごとである。それに対し、比較回路５３が比較結果を出力する頻度は、２シンボルに１回となる。また、データ判定回路５２ａが１シンボル当たり３ビットの比較結果を出力するのに対して、比較回路５３は、１シンボル当たり１ビットの比較結果を出力する。このため、同じシンボルで、対応するビットの値の比較が可能なように、このような間引き機能を有する６：１セレクタ５５ａが用いられる。
６：１セレクタ５５ａは、出力データ信号Ｄｏａと選択信号ＳＥＬとを受ける。６：１セレクタ５５ａは、選択信号ＳＥＬに基づいて、データ信号Ｄｉａの奇数または偶数シンボルの一方に対してデータ判定回路５２ａが出力する１シンボル当たり３ビットの比較結果のうち１ビットを、出力データ信号Ｄｏａから選択する。これによって、６：１セレクタ５５ａから、ｎ／２ビットのデータ信号が出力される。つまり、６：１セレクタ５５ａは、データ判定回路５２ａによる比較結果を間引く機能を有する。データ判定回路５２ａが比較結果を出力する頻度はシンボルごとである。それに対し、比較回路５３が比較結果を出力する頻度は、２シンボルに１回となる。また、データ判定回路５２ａが１シンボル当たり３ビットの比較結果を出力するのに対して、比較回路５３は、１シンボル当たり１ビットの比較結果を出力する。このため、同じシンボルで、対応するビットの値の比較が可能なように、このような間引き機能を有する６：１セレクタ５５ａが用いられる。
なお、選択信号ＳＥＬは、たとえば、図示しない制御装置から供給される。制御装置は、たとえば、オフセット値ＴＨｏｆｆの大きさ（すなわち閾値ＴＨの電位レベル）に応じて、異なる選択信号ＳＥＬを６：１セレクタ５５ａに供給する。
オフセット値ＴＨｏｆｆの大きさに応じてどのような選択信号ＳＥＬを出力するか決定するにあたって、制御装置は、予め、たとえば、以下のような検出を行う。
たとえば、制御装置は、受信回路５０に対して、値が０で固定としたデータ信号Ｄｒａを供給する。そして、制御装置は、オフセット値ＴＨｏｆｆを変化させて、比較回路５３の比較結果が反転するオフセット値ＴＨｏｆｆを検出する。検出されたオフセット値ＴＨｏｆｆで調整された閾値ＴＨが、０の振幅レベル（ＤＣレベル）となる。なお、このような検出が行われる場合、制御装置には、比較回路５３の出力端子が接続される入力端子が設けられることになる。
たとえば、制御装置は、受信回路５０に対して、値が０で固定としたデータ信号Ｄｒａを供給する。そして、制御装置は、オフセット値ＴＨｏｆｆを変化させて、比較回路５３の比較結果が反転するオフセット値ＴＨｏｆｆを検出する。検出されたオフセット値ＴＨｏｆｆで調整された閾値ＴＨが、０の振幅レベル（ＤＣレベル）となる。なお、このような検出が行われる場合、制御装置には、比較回路５３の出力端子が接続される入力端子が設けられることになる。
同様に、制御装置は、受信回路５０に対して、値が１，２，３で固定としたデータ信号Ｄｒａを供給して、オフセット値ＴＨｏｆｆを変化させて、比較回路５３の比較結果が反転するオフセット値ＴＨｏｆｆを検出する。検出された各オフセット値ＴＨｏｆｆで調整された閾値ＴＨが、１，２，３の振幅レベル（ＤＣレベル）となる。
そして、制御装置は、受信回路５０を用いたアイモニタ動作時に、オフセット値ＴＨｏｆｆの大きさに基づいて、たとえば、以下のような選択信号ＳＥＬを６：１セレクタ５５ａに供給する。
オフセット値ＴＨｏｆｆが閾値ＴＨを、０のＤＣレベルから１のＤＣレベルの間に調整する値である場合、制御装置は、たとえば、データ信号Ｄｉａと閾値Ｖ３との比較結果を示すビットを選択させる旨の選択信号ＳＥＬを、６：１セレクタ５５ａに供給する。オフセット値ＴＨｏｆｆが閾値ＴＨを、１のＤＣレベルから２のＤＣレベルの間に調整する値である場合、制御装置は、たとえば、データ信号Ｄｉａと閾値Ｖ２との比較結果を示すビットを選択させる旨の選択信号ＳＥＬを、６：１セレクタ５５ａに供給する。オフセット値ＴＨｏｆｆが閾値ＴＨを、２のＤＣレベルから３のＤＣレベルの間に調整する値である場合、制御装置は、たとえば、データ信号Ｄｉａと閾値Ｖ１との比較結果を示すビットを選択させる旨の選択信号ＳＥＬを、６：１セレクタ５５ａに供給する。
エラー検出回路５５ｂは、デマルチプレクサ５４が出力するｎ／２ビットのデータ信号Ｅｏａと、上記の６：１セレクタ５５ａの機能によって、データ信号Ｅｏａの各ビットに対応するビットを有するｎ／２ビットのデータ信号とを受ける。そして、エラー検出回路５５ｂは、データ信号Ｅｏａの各ビットの値と、その各ビットに対応した、６：１セレクタ５５ａが出力するデータ信号のビットの値とを比較し、一致しているか否かを判定する。
つまり、エラー検出回路５５ｂは、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆを用いることで、データ信号Ｅｏａと出力データ信号Ｄｏａとの不一致が生じるか（エラーが発生するか）否かのエラー判定を行う。また、エラー検出回路５５ｂは、エラー判定を行うたびにエラー判定を行った旨を示す信号を出力するとともに、エラーが生じている場合には、エラーが発生したことを示す信号を出力する。
なお、エラー検出回路５５ｂは、スタート信号ＳＴを受け、スタート信号ＳＴが０から１になると、６：１セレクタ５５ａが出力するデータ信号とデータ信号Ｅｏａとの位相の同期（ロック）の検出を行い、ロックの検出後に、エラー判定を開始する。スタート信号ＳＴは、たとえば、図示しない制御装置から供給される。
セレクタ５５ｃは、エラー検出回路５５ｂが出力するエラーが発生したことを示す信号を受ける。そしてセレクタ５５ｃは、あるシンボルにおいてエラーが発生したことを示す信号を、そのシンボルよりも前のシンボルにおけるデータ判定回路５２ａによる比較結果の値ごとに分けて、別々に出力する。図９では、データ判定回路５２ａをＤＦＥとして、ＤＦＥのタップ数が１である場合に対応したセレクタ５５ｃの例が示されている。この場合、セレクタ５５ｃは、１シンボル前の出力データ信号Ｄｏａの値が０〜３の何れかにより、別々にエラーが発生したことを示す信号を出力する１：４セレクタである。
エラーチェック数カウンタ５５ｄは、エラー検出回路５５ｂが出力するエラー判定を行った旨を示す信号を受けて、エラー判定を行った回数（エラーチェック数）をカウントする。さらにエラーチェック数カウンタ５５ｄは、カウント値が、所定の値に達した場合に、信号ＥＣｆｉｎとして１を出力する。
エラー数カウンタ５５ｅは、セレクタ５５ｃが出力するエラーが発生したことを示す信号を受け、１シンボル前の出力データ信号Ｄｏａの値が０〜３の何れかにより別々に、エラーの発生回数をカウントする。そして、エラー数カウンタ５５ｅは、カウントした結果をエラー数ＥＲＲｃｎｔ［３：０］として出力する。
なお、ＤＦＥのタップ数がｎ（ｎ≧２）である場合（２シンボル以上前のシンボルによるＩＳＩの影響も考慮する場合）、セレクタ５５ｃは、１：４nセレクタとなり、エラー数カウンタ５５ｅが出力するエラー数も４n種類となる。
図１１、図１２は、閾値の調整例を示す図である。
図１１、図１２には、データ信号Ｄｉａの連続する２つのシンボルｍ，ｍ＋１におけるオフセット値ＰＳｏｆｆ，ＴＨｏｆｆの調整例が示されている。横軸は時間を表し、縦軸は電圧を表す。波形５６は、データ信号Ｄｉａの全遷移を示したものである。タイミングｔ１０，ｔ１３，ｔ１５は、クロック信号ＣＫｅに同期したタイミングを示し、タイミングｔ１１，ｔ１４はクロック信号ＣＫｄ１に同期したタイミングを示し、タイミングｔ１２，ｔ１６はクロック信号ＣＫｄ２に同期したタイミングを示す。
図１１、図１２には、データ信号Ｄｉａの連続する２つのシンボルｍ，ｍ＋１におけるオフセット値ＰＳｏｆｆ，ＴＨｏｆｆの調整例が示されている。横軸は時間を表し、縦軸は電圧を表す。波形５６は、データ信号Ｄｉａの全遷移を示したものである。タイミングｔ１０，ｔ１３，ｔ１５は、クロック信号ＣＫｅに同期したタイミングを示し、タイミングｔ１１，ｔ１４はクロック信号ＣＫｄ１に同期したタイミングを示し、タイミングｔ１２，ｔ１６はクロック信号ＣＫｄ２に同期したタイミングを示す。
たとえば、タイミングｔ１０において、オフセット値ＴＨｏｆｆがΔＴＨｏｆｆ１だけ増加されると、比較回路５３における閾値ＴＨが、閾値ＴＨ３から閾値ＴＨ４だけ増加する。
また、タイミングｔ１３において、オフセット値ＴＨｏｆｆが最大値まで到達すると（図１２の例では、閾値ＴＨが閾値ＶＨＨに到達するオフセット値ＴＨｏｆｆの値）、オフセット値ＰＳｏｆｆがΔＰＳｏｆｆ１だけ増加される。そして、オフセット値ＴＨｏｆｆは最小値（図１２の例では、閾値ＴＨが閾値ＶＬＬになるオフセット値ＴＨｏｆｆの値）に設定される。
なお、前述のように、閾値ＴＨの電位レベルに基づいて、選択信号ＳＥＬが変わる。たとえば、閾値ＴＨが、閾値ＴＨ３，ＴＨ４の電位レベルである場合には、閾値Ｖ１とデータ信号Ｄｉａとの比較結果を示すビットを選択させる選択信号ＳＥＬが、６：１セレクタ５５ａに供給される。
（受信回路５０を用いたアイモニタ例）
第１の実施の形態の受信回路１０を用いた場合と同様に、第３の実施の形態の受信回路５０を用いた場合も、図４に示したような制御装置２０や表示装置２０ａを含むシステムにより、アイモニタが実現される。制御装置２０によって制御される受信回路５０のアイモニタ動作の流れも、たとえば、図５に示したフローチャートと同じである。
第１の実施の形態の受信回路１０を用いた場合と同様に、第３の実施の形態の受信回路５０を用いた場合も、図４に示したような制御装置２０や表示装置２０ａを含むシステムにより、アイモニタが実現される。制御装置２０によって制御される受信回路５０のアイモニタ動作の流れも、たとえば、図５に示したフローチャートと同じである。
また、データ判定回路５２ａがダイレクト型ＤＦＥまたは投機型ＤＦＥである場合、制御装置２０は、データ判定回路５２ａで用いられる補正値に基づいてアイ波形を補正し、データ判定回路５２ａによる等化処理後のアイ波形を再現することができる。
データ判定回路５２ａが１タップのＤＦＥで、ＰＡＭ４のデータ信号Ｄｉａの等化処理を行う場合、１シンボル前の値が０〜３の何れかによって、４つの補正値が用いられる。
図１３は、１タップＤＦＥであるデータ判定回路で用いられる閾値の一例を示す図である。図１３において、横軸は時間を表し、縦軸は電圧を表す。
図１３は、１タップＤＦＥであるデータ判定回路で用いられる閾値の一例を示す図である。図１３において、横軸は時間を表し、縦軸は電圧を表す。
閾値Ｖ１０，Ｖ１１，Ｖ１２，Ｖ１３は、閾値Ｖ１が、４つの補正値で調整された値である。閾値Ｖ２０，Ｖ２１，Ｖ２２，Ｖ２３は、閾値Ｖ２が、４つの補正値で調整された値である。閾値Ｖ３０，Ｖ３１，Ｖ３２，Ｖ３３は、閾値Ｖ３が、４つの補正値で調整された値である。
データ判定回路５２ａが１タップ投機型ＤＦＥである場合、シンボルｍにおけるデータ判定結果に応じて、データ判定回路５２ａは、シンボルｍ＋１のデータ信号Ｄｉａに対して、以下のような比較結果を出力する。シンボルｍにおけるデータ判定結果が０である場合、データ判定回路５２ａは、閾値Ｖ１０，Ｖ２０，Ｖ３０と、シンボルｍ＋１におけるデータ信号Ｄｉａとの比較結果を出力する。シンボルｍにおけるデータ判定結果が１である場合、データ判定回路５２ａは、閾値Ｖ１１，Ｖ２１，Ｖ３１と、シンボルｍ＋１におけるデータ信号Ｄｉａとの比較結果を出力する。シンボルｍにおけるデータ判定結果が２である場合、データ判定回路５２ａは、閾値Ｖ１２，Ｖ２２，Ｖ３２と、シンボルｍ＋１におけるデータ信号Ｄｉａとの比較結果を出力する。シンボルｍにおけるデータ判定結果が３である場合、データ判定回路５２ａは、閾値Ｖ１３，Ｖ２３，Ｖ３３と、シンボルｍ＋１におけるデータ信号Ｄｉａとの比較結果を出力する。
なお、データ判定回路５２ａがダイレクト帰還型の１タップＤＦＥである場合、シンボルｍ＋１におけるデータ信号Ｄｉａに、シンボルｍでのデータ判定結果に応じた４つの補正値の何れかが加えられることになる。そして、補正値が加えられたデータ信号Ｄｉａと、閾値Ｖ１〜Ｖ３との比較結果が出力される。これは、図１３に示したような閾値Ｖ１０〜Ｖ３３のうち、４つの補正値の何れか１つに基づいて調整された３つと、シンボルｍ＋１におけるデータ信号Ｄｉａとの比較結果を出力することに相当する。なお、ＤＦＥのタップ数が増えると、補正値が増え、それに応じて閾値の数も多くなる。
制御装置２０は、受信回路５０が出力するエラー数ＥＲＲｃｎｔ［３：０］に基づいてアイ波形を得る際、上記のような補正値に基づいて、アイ波形を補正する。これにより、等価的に、データ判定回路５２ａによる等化処理後のアイ波形を、たとえばユーザに提示することができる。
なお、オフセット値ＴＨｏｆｆを線形に増加させたとき、比較回路５３の特性によっては、閾値ＴＨの増加が非線形になる場合がある。このような場合、以下のような回路を追加することで、比較回路５３の特性を検出できる。
図１４は、比較回路の特性を検出する回路の一例を示す図である。
図１４に示されている回路では、比較回路５３と同じ特性をもつ比較回路５３ａに対して、参照電圧生成回路５７が生成する参照電圧Ｖｒｅｆが供給されている。
図１４に示されている回路では、比較回路５３と同じ特性をもつ比較回路５３ａに対して、参照電圧生成回路５７が生成する参照電圧Ｖｒｅｆが供給されている。
参照電圧生成回路５７は、たとえば、制御装置２０から供給される設定信号Ｖｒｓｅｔに基づく大きさの参照電圧Ｖｒｅｆを出力する。
図１５は、参照電圧生成回路の一例を示す図である。
図１５は、参照電圧生成回路の一例を示す図である。
参照電圧生成回路５７は、電源ＶＤＤとグランドＧＮＤの間に直列に接続された可変抵抗５７ａ，５７ｂを有する。可変抵抗５７ａ，５７ｂの間のノードから参照電圧Ｖｒｅｆが出力される。
図示を省略しているが、可変抵抗５７ａ，５７ｂのそれぞれは、たとえば、スイッチ付きの抵抗素子が複数並列に接続された素子であり、オンにするスイッチ数を設定信号Ｖｒｓｅｔに基づいて変えることで、参照電圧Ｖｒｅｆの大きさを変えることができる。
比較回路５３ａの特性検出時、制御装置２０は、オフセット値ＴＨｏｆｆを変えていったときの、比較回路５３ａによる比較結果（出力信号Ｏｕｔ）を検出する。制御装置２０がオフセット値ＴＨｏｆｆを大きくしていったとき、出力信号Ｏｕｔが０から１に変化した点が、参照電圧Ｖｒｅｆと閾値ＴＨとの交点となる。制御装置２０は、設定信号Ｖｒｓｅｔにより、参照電圧Ｖｒｅｆを線形に変化させていき、参照電圧Ｖｒｅｆを変化させるごとに、オフセット値ＴＨｏｆｆを上記のように変え、上記のような交点を検出する。これにより、比較回路５３ａの非線形性を求めることが可能である。なぜなら、参照電圧Ｖｒｅｆが線形に変化するため、交点における閾値ＴＨは非線形に変化するためである。
制御装置２０は、このような比較回路５３ａの非線形性を考慮してアイ波形を補正するようにしてもよい。たとえば、制御装置２０がオフセット値ＴＨｏｆｆを線形に増加させたとき、閾値ＴＨが非線形に増加する場合、エラー数が増加しやすくなりアイ波形のアイが狭くなる可能性がある。そのため、たとえば、制御装置２０は、アイモニタ回路５５が出力するエラー数ＥＲＲｃｎｔ［３：０］を受けると、その数を、比較回路５３ａの非線形性の度合いに応じて減らしてアイ波形を補正する。
なお、比較回路５３ａとして、受信回路５０の比較回路５３を用いてもよい。その場合、比較回路５３の特性を検出するときに、比較回路５３と、参照電圧生成回路５７とを接続するスイッチが設けられることになる。
また、このような比較回路５３の特性に応じたアイ波形の補正を、第１の実施の形態の受信回路１０を用いた場合についても同様に行うことができる。
以上のような第３の実施の形態の受信回路５０を用いることで、上記のようなアイモニタ機能を実現できる。また、データ判定回路５２ａと同様の回路を設ける代わりに、１つの比較回路５３を設ければよいため、消費電力を抑えられる。また、受信回路５０では、２シンボルに１回、エラー判定が行われるため、１つのクロック信号ＣＫｅでアイモニタ機能が実現でき、消費電力を抑制できる。
以上のような第３の実施の形態の受信回路５０を用いることで、上記のようなアイモニタ機能を実現できる。また、データ判定回路５２ａと同様の回路を設ける代わりに、１つの比較回路５３を設ければよいため、消費電力を抑えられる。また、受信回路５０では、２シンボルに１回、エラー判定が行われるため、１つのクロック信号ＣＫｅでアイモニタ機能が実現でき、消費電力を抑制できる。
なお、上記の例では、ハーフレート動作を行う受信回路５０を説明したが、これに限定されない。たとえば、フルレート動作を行う受信回路を実現する場合、データ判定回路５２ａは、３ビットを出力する回路となり、閾値ＶＬＬ〜ＶＨＨとデータ信号Ｄｉａとを比較する比較回路はそれぞれ１つとなる。また、６：１セレクタ５５ａの代わりに、３：１セレクタが用いられることになる。
また、受信回路５０を、クォーターレート動作を行う受信回路に拡張する場合には、逆に適宜比較回路などが追加されることになる。
また、１つの比較回路５３の代わりに複数の比較回路を設けてもよい。たとえば、閾値Ｖ１，Ｖ２，Ｖ３のうち、何れか２つに対応した２つの閾値と、データ信号Ｄｉａとを比較する２つの比較回路を設けてもよい。たとえば、その場合、２つの閾値はオフセット値ＴＨｏｆｆによって同時に調整される。また、６：１セレクタ５５ａは、３：１セレクタとすればよい。
また、１つの比較回路５３の代わりに複数の比較回路を設けてもよい。たとえば、閾値Ｖ１，Ｖ２，Ｖ３のうち、何れか２つに対応した２つの閾値と、データ信号Ｄｉａとを比較する２つの比較回路を設けてもよい。たとえば、その場合、２つの閾値はオフセット値ＴＨｏｆｆによって同時に調整される。また、６：１セレクタ５５ａは、３：１セレクタとすればよい。
（第４の実施の形態）
図１６は、第４の実施の形態の受信回路の一例を示す図である。図１６において、図９に示した受信回路５０と同じ要素については同一符号が付されている。
図１６は、第４の実施の形態の受信回路の一例を示す図である。図１６において、図９に示した受信回路５０と同じ要素については同一符号が付されている。
第４の実施の形態の受信回路６０において、ＣＤＲ回路６１のデータ判定回路６１ａは、デコーダ６１ａ１を有する。デコーダ６１ａ１は、３つの閾値とデータ信号Ｄｉａとを比較した比較結果に基づいて、ＰＡＭ４の４値をデコードする。たとえば、デコーダ６１ａ１は、データ信号Ｄｉａが閾値Ｖ１よりも大きく、閾値Ｖ２より小さい場合、デコード結果として“０１”を出力する。受信回路６０は、ハーフレート動作を行うため、データ判定回路６１ａは、２シンボル分のデコード結果、すなわち４ビットの値を出力する。
ＣＤＲ回路６１のデマルチプレクサ６１ｂは、ｎビットの比較結果ＰＨＨ，ＰＨＬ，ＰＬＨ，ＰＬＬを出力するとともに、データ判定回路６１ａが出力する４ビットの比較結果を２ｎビットに逆多重化して出力データ信号Ｄｏｂとして出力する。
アイモニタ回路６２の期待値生成回路６２ａは、出力データ信号Ｄｏｂに基づいて２ｎビットの期待値を出力する。期待値は、０と１を繰り返す０１０１などのデータパターンの値や、たとえば、ＰＲＢＳなどの予測可能なデータパターンの値である。期待値としてそのようなデータパターンの値を用いる場合、アイモニタ機能が実行される際に、受信回路６０にはそのテストパターンがデータ信号Ｄｒａとして供給される。期待値生成回路６２ａは、一度、上記のようなデータパターンをシードとして受けると（たとえば、初期動作時）、その後は、期待値を推定し、出力データ信号Ｄｏｂにエラーが生じていても、正しい値を出力し続けることができる。
４：１セレクタ６２ｂは、２ｎビットの期待値と選択信号ＳＥＬとを受ける。４：１セレクタ６２ｂは、選択信号ＳＥＬに基づいて、データ信号Ｄｉａの奇数または偶数シンボルの一方に対してデータ判定回路６１ａが出力する１シンボル当たり２ビットのデコード結果のうち１ビットを、期待値から選択する。これによって、４：１セレクタ６２ｂから、ｎ／２ビットのデータ信号が出力される。
図１０に示したように４つの電位レベルのそれぞれに２ビット値が対応付けられている場合、閾値ＴＨの大きさに応じて選択信号ＳＥＬは、たとえば、以下のように変わる。閾値ＴＨが０のＤＣレベルと１のＤＣレベルの間の大きさである場合、選択信号ＳＥＬは、１シンボル当たり２ビットのデコード結果のうち、最下位ビットを４：１セレクタ６２ｂに選択させる信号となる。また、閾値ＴＨが１のＤＣレベルと２のＤＣレベルの間の大きさである場合、選択信号ＳＥＬは、１シンボル当たり２ビットのデコード結果のうち、最上位ビットを４：１セレクタ６２ｂに選択させる信号となる。閾値ＴＨが２のＤＣレベルと３のＤＣレベルの間の大きさである場合、選択信号ＳＥＬは、１シンボル当たり２ビットのデコード結果のうち、最下位ビットを４：１セレクタ６２ｂに選択させる信号となる。
受信回路６０のその他の動作は、図９に示した受信回路５０と同様であり、受信回路６０でも受信回路５０と同様の効果が得られる。さらに、受信回路６０では、データ判定回路６１ａの出力信号（デコード結果）のビット数が少なくなるので、デマルチプレクサ６１ｂや、位相検出回路５２ｇの回路構成を簡素化できる。
なお、セレクタ５５ｃは、期待値生成回路６２ａで生成された１シンボル前の期待値ごとに分けてエラーの発生を示す信号を出力してもよい。
また、期待値生成回路６２ａはなくてもよく、出力データ信号Ｄｏｂ（デコード結果）が、４：１セレクタ６２ｂに供給されるようにしてもよい。
また、期待値生成回路６２ａはなくてもよく、出力データ信号Ｄｏｂ（デコード結果）が、４：１セレクタ６２ｂに供給されるようにしてもよい。
（第５の実施の形態）
図１７は、第５の実施の形態の受信回路の一例を示す図である。図１７において、図１６に示した受信回路６０と同じ要素については同一符号が付されている。
図１７は、第５の実施の形態の受信回路の一例を示す図である。図１７において、図１６に示した受信回路６０と同じ要素については同一符号が付されている。
第５の実施の形態の受信回路７０のＣＤＲ回路７１には、第４の実施の形態の受信回路６０のＣＤＲ回路６１のクロック生成回路５２ｊと位相調整回路５２ｉ１の代わりに、ＶＣＯ（Voltage Controlled Oscillator）７１ａが設けられている。さらに、ＣＤＲ回路７１は、分周回路７１ｂ、位相調整回路７１ｃを有する。
ＶＣＯ７１ａは、フィルタ５２ｈが出力する調整信号に基づいて位相が調整されたクロック信号ＣＫｄ１，ＣＫｄ２を出力する。つまり、ＶＣＯ７１ａは、第４の実施の形態の受信回路６０のＣＤＲ回路６１のクロック生成回路５２ｊと位相調整回路５２ｉ１の機能を有している。
分周回路７１ｂは、クロック信号ＣＫｄ１，ＣＫｄ２を半分の周波数に分周し、４相のクロック信号を出力する。
位相調整回路７１ｃは、４相のクロック信号のうち１つのクロック信号の位相をオフセット値ＰＳｏｆｆに基づいて調整して、クロック信号ＣＫｅ１として比較回路５３に供給する。
位相調整回路７１ｃは、４相のクロック信号のうち１つのクロック信号の位相をオフセット値ＰＳｏｆｆに基づいて調整して、クロック信号ＣＫｅ１として比較回路５３に供給する。
デマルチプレクサ７２は、比較回路５３が出力する１ビットの比較結果をｎ／４ビットに逆多重化してデータ信号Ｅｏｂとして出力する。
アイモニタ回路７３において８：１セレクタ７３ａは、２ｎビットの期待値と選択信号ＳＥＬとを受ける。８：１セレクタ７３ａは、選択信号ＳＥＬに基づいて、データ信号Ｄｉａの連続する４シンボルの何れか１つのシンボルに対してデータ判定回路６１ａが出力する１シンボル当たり２ビットのデコード結果のうち１ビットを、期待値から選択する。これによって、８：１セレクタ７３ａから、ｎ／４ビットのデータ信号が出力される。
アイモニタ回路７３において８：１セレクタ７３ａは、２ｎビットの期待値と選択信号ＳＥＬとを受ける。８：１セレクタ７３ａは、選択信号ＳＥＬに基づいて、データ信号Ｄｉａの連続する４シンボルの何れか１つのシンボルに対してデータ判定回路６１ａが出力する１シンボル当たり２ビットのデコード結果のうち１ビットを、期待値から選択する。これによって、８：１セレクタ７３ａから、ｎ／４ビットのデータ信号が出力される。
エラー検出回路７３ｂは、デマルチプレクサ７２が出力するｎ／４ビットのデータ信号Ｅｏｂと、上記の８：１セレクタ７３ａの機能によって、データ信号Ｅｏｂの各ビットに対応するビットを有するｎ／４ビットのデータ信号とを受ける。そして、エラー検出回路７３ｂは、データ信号Ｅｏｂの各ビットの値と、その各ビットに対応した、８：１セレクタ７３ａが出力するデータ信号のビットの値とが一致しているか否かを判定する。
つまり、エラー検出回路７３ｂは、オフセット値ＰＳｏｆｆ，ＴＨｏｆｆを用いることで、データ信号Ｅｏｂと出力データ信号Ｄｏｂとの不一致が生じるか（エラーが発生するか）否かのエラー判定を行う。また、エラー検出回路７３ｂは、エラー判定を行うたびにエラー判定を行った旨を示す信号を出力するとともに、エラーが生じている場合には、エラーが発生したことを示す信号を出力する。
なお、エラー検出回路７３ｂは、スタート信号ＳＴを受け、スタート信号ＳＴが０から１になると、８：１セレクタ７３ａが出力するデータ信号とデータ信号Ｅｏｂとの位相の同期（ロック）の検出を行い、ロックの検出後に、エラー判定を開始する。
受信回路７０のその他の動作は、図９に示した受信回路５０と同様である。受信回路７０において比較回路５３では、４シンボル当たり１回のデータ判定を行うため、受信回路５０と比べて、データ判定が行われる頻度が下がり、さらに消費電力を削減できる。
なお、上記では、分周回路７１ｂは、クロック信号ＣＫｄ１，ＣＫｄ２を半分の周波数に分周するものとしたが、これに限定されず、１／４の周波数に分周するようにしてもよい。その場合、８：１セレクタ７３ａは、１６：１セレクタとすればよい。
ところで、上記第３乃至第５の実施の形態の受信回路５０，６０，７０では、ＰＡＭ４のデータ信号Ｄｒａを受信するものとして説明したが、これらの受信回路５０，６０，７０を、ＰＡＭ８など、より多値のデータ信号を受信する受信回路に拡張することができる。その場合、データ信号と比較するための閾値が増えるため、それに応じて比較回路などの回路が増えることになる。また、セレクタ（たとえば、図９の６：１セレクタ５５ａ）の入力と出力の比が変更される。ＰＡＭ８のデータ信号Ｄｒａを受信する受信回路では、たとえば、６：１セレクタ５５ａの代わりに、１４：１セレクタが用いられ、セレクタ５５ｃの代わりに、１：８セレクタが用いられる。
以上、実施の形態に基づき、本発明の受信回路及びアイモニタシステムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、
前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、
前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、
を有する受信回路。
前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、
前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、
を有する受信回路。
（付記２） 前記アイモニタ回路は、
前記第１の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記エラーの有無を判定するエラー検出回路と、
前記データ信号の前記各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の値を間引いて前記エラー検出回路に供給する前記第４の比較結果または前記第２の値を選択するセレクタと、
を有する付記１に記載の受信回路。
前記第１の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記エラーの有無を判定するエラー検出回路と、
前記データ信号の前記各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の値を間引いて前記エラー検出回路に供給する前記第４の比較結果または前記第２の値を選択するセレクタと、
を有する付記１に記載の受信回路。
（付記３） 前記セレクタは、前記ＣＤＲ回路において前記第１の比較結果が得られる頻度と、前記比較回路が前記第３の比較結果を出力する頻度の差に基づいて前記第１の比較結果または前記第１の値を間引き、前記エラー検出回路に供給する前記第４の比較結果または前記第２の値を選択する、付記２に記載の受信回路。
（付記４） 前記データ信号が１シンボル当たりｎ（ｎ≧４）値をもつ多値信号である場合、前記第１の閾値は、ｎに応じた数の複数の第４の閾値を含み、
前記セレクタは、前記第３の閾値の電位レベルに基づいて、前記複数の第４の閾値のうち何れか１つと前記データ信号とを比較した前記第４の比較結果または前記第２の値を選択し、前記エラー検出回路に供給する付記２または３に記載の受信回路。
前記セレクタは、前記第３の閾値の電位レベルに基づいて、前記複数の第４の閾値のうち何れか１つと前記データ信号とを比較した前記第４の比較結果または前記第２の値を選択し、前記エラー検出回路に供給する付記２または３に記載の受信回路。
（付記５） 前記アイモニタ回路は、前記第１のシンボルにおける前記エラーの発生を、前記第１のシンボルよりも前の第２のシンボルにおける、前記第１の比較結果の値ごと、または前記第１の値ごとに分けてカウントして、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの前記エラーの前記発生回数を出力するカウンタを、更に有する付記１乃至４の何れか一つに記載の受信回路。
（付記６） 予測可能なデータパターンで前記第１の比較結果を受け、前記データパターンに従って前記第１の値を出力する期待値生成回路を、更に有する付記１乃至５の何れか一つに記載の受信回路。
（付記７） 前記ＣＤＲ回路は、前記第１の比較結果に基づいて前記ｎ値の各値である前記第１の値をデコードし、前記アイモニタ回路に供給する、付記４に記載の受信回路。
（付記８） データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、を備えた受信回路と、
前記第１のオフセット値及び前記第２のオフセット値を調整し、前記エラーの前記発生回数を受け、前記第１のオフセット値または前記第２のオフセット値を調整するたびに得られる前記エラー発生回数に基づいて、前記データ信号のアイ波形を表示装置に表示させる制御装置と、
を有するアイモニタシステム。
（付記８） データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、を備えた受信回路と、
前記第１のオフセット値及び前記第２のオフセット値を調整し、前記エラーの前記発生回数を受け、前記第１のオフセット値または前記第２のオフセット値を調整するたびに得られる前記エラー発生回数に基づいて、前記データ信号のアイ波形を表示装置に表示させる制御装置と、
を有するアイモニタシステム。
（付記９） 前記アイモニタ回路は、前記第１のシンボルにおける前記エラーの発生を、前記第１のシンボルよりも前の第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとに分けてカウントして、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの前記エラーの前記発生回数を出力し、
前記制御装置は、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの前記エラーの前記発生回数と、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの補正値と、に基づいて、前記アイ波形を補正する、付記８に記載のアイモニタシステム。
前記制御装置は、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの前記エラーの前記発生回数と、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの補正値と、に基づいて、前記アイ波形を補正する、付記８に記載のアイモニタシステム。
１０ 受信回路
１１ 等化回路
１２ ＣＤＲ回路
１２ａ データ判定回路
１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２，１３ 比較回路
１２ｄ，１４ デマルチプレクサ
１２ｅ 位相検出回路
１２ｆ フィルタ
１２ｇ１，１２ｇ２ 位相調整回路
１２ｈ クロック生成回路
１５ アイモニタ回路
１５ａ ２：１セレクタ
１５ｂ エラー検出回路
１５ｃ セレクタ
１５ｄ エラーチェック数カウンタ
１５ｅ エラー数カウンタ
１６ 波形
ＣＫｄ１，ＣＫｄ２，ＣＫｅ クロック信号
Ｄｒ，Ｄｉ，Ｅｏ データ信号
Ｄｏ 出力データ信号
ＥＣｆｉｎ 信号
ＥＲＲｃｎｔ［１：０］ エラー信号
ｍ，ｍ＋１ シンボル
ＰＨ，ＰＬ 比較結果
ＰＳｏｆｆ，ＴＨｏｆｆ オフセット値
ＳＥＬ 選択信号
ＳＴ スタート信号
ＵＤ 位相差信号
ＶＨ，ＶＬ，ＴＨ，ＴＨ１，ＴＨ２ 閾値
１１ 等化回路
１２ ＣＤＲ回路
１２ａ データ判定回路
１２ｂ１，１２ｂ２，１２ｃ１，１２ｃ２，１３ 比較回路
１２ｄ，１４ デマルチプレクサ
１２ｅ 位相検出回路
１２ｆ フィルタ
１２ｇ１，１２ｇ２ 位相調整回路
１２ｈ クロック生成回路
１５ アイモニタ回路
１５ａ ２：１セレクタ
１５ｂ エラー検出回路
１５ｃ セレクタ
１５ｄ エラーチェック数カウンタ
１５ｅ エラー数カウンタ
１６ 波形
ＣＫｄ１，ＣＫｄ２，ＣＫｅ クロック信号
Ｄｒ，Ｄｉ，Ｅｏ データ信号
Ｄｏ 出力データ信号
ＥＣｆｉｎ 信号
ＥＲＲｃｎｔ［１：０］ エラー信号
ｍ，ｍ＋１ シンボル
ＰＨ，ＰＬ 比較結果
ＰＳｏｆｆ，ＴＨｏｆｆ オフセット値
ＳＥＬ 選択信号
ＳＴ スタート信号
ＵＤ 位相差信号
ＶＨ，ＶＬ，ＴＨ，ＴＨ１，ＴＨ２ 閾値
Claims (8)
- データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、
前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、
前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、
を有する受信回路。 - 前記アイモニタ回路は、
前記第１の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記エラーの有無を判定するエラー検出回路と、
前記データ信号の前記各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の値を間引いて前記エラー検出回路に供給する前記第４の比較結果または前記第２の値を選択するセレクタと、
を有する請求項１に記載の受信回路。 - 前記セレクタは、前記ＣＤＲ回路において前記第１の比較結果が得られる頻度と、前記比較回路が前記第３の比較結果を出力する頻度の差に基づいて前記第１の比較結果または前記第１の値を間引き、前記エラー検出回路に供給する前記第４の比較結果または前記第２の値を選択する、請求項２に記載の受信回路。
- 前記データ信号が１シンボル当たりｎ（ｎ≧４）値をもつ多値信号である場合、前記第１の閾値は、ｎに応じた数の複数の第４の閾値を含み、
前記セレクタは、前記第３の閾値の電位レベルに基づいて、前記複数の第４の閾値のうち何れか１つと前記データ信号とを比較した前記第４の比較結果または前記第２の値を選択し、前記エラー検出回路に供給する請求項２または３に記載の受信回路。 - 前記アイモニタ回路は、前記第１のシンボルにおける前記エラーの発生を、前記第１のシンボルよりも前の第２のシンボルにおける、前記第１の比較結果の値ごと、または前記第１の値ごとに分けてカウントして、前記第２のシンボルにおける前記第１の比較結果の値ごと、または前記第１の値ごとの前記エラーの前記発生回数を出力するカウンタを、更に有する請求項１乃至４の何れか一項に記載の受信回路。
- 予測可能なデータパターンで前記第１の比較結果を受け、前記データパターンに従って前記第１の値を出力する期待値生成回路を、更に有する請求項１乃至５の何れか一項に記載の受信回路。
- 前記ＣＤＲ回路は、前記第１の比較結果に基づいて前記ｎ値の各値である前記第１の値をデコードし、前記アイモニタ回路に供給する、請求項４に記載の受信回路。
- データ信号を受け、第１のクロック信号に同期した第１のタイミングで前記データ信号と第１の閾値とを比較した第１の比較結果と、前記第１のタイミングで前記データ信号と複数の第２の閾値とを比較した第２の比較結果に基づいて前記データ信号と前記第１のクロック信号の位相差を検出し、前記位相差に基づいて前記第１のクロック信号の位相の調整を行うＣＤＲ回路と、前記データ信号と、第１のオフセット値に基づいて大きさが調整される第３の閾値とを、前記位相差と第２のオフセット値に基づいて位相が調整される第２のクロック信号に同期した第２のタイミングで比較した第３の比較結果を出力する比較回路と、前記データ信号の各シンボルに対してそれぞれ得られる前記第１の比較結果または前記第１の比較結果に基づいて得られる第１の値を間引いて、前記第３の比較結果が得られる第１のシンボルにおける第４の比較結果または第２の値を選択し、前記第３の比較結果と前記第４の比較結果または前記第２の値とを比較することで、前記第１のオフセット値または前記第２のオフセット値によるエラーの有無を判定し、前記エラーの発生回数を出力するアイモニタ回路と、を備えた受信回路と、
前記第１のオフセット値及び前記第２のオフセット値を調整し、前記エラーの前記発生回数を受け、前記第１のオフセット値または前記第２のオフセット値を調整するたびに得られる前記エラー発生回数に基づいて、前記データ信号のアイ波形を表示装置に表示させる制御装置と、
を有するアイモニタシステム。
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